JPH0923065A - 薄膜多層配線基板及びその製法 - Google Patents
薄膜多層配線基板及びその製法Info
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Abstract
(57)【要約】
【目的】ビアスタッド接続方式の高密度配線,高信号伝
送特性の薄膜多層配線基板の提供にある。 【構成】有機絶縁層を介して形成された第1と第2の金
属配線層4を有する薄膜多層配線基板において、前記第
1と第2の金属配線層4のランド間がビアスタッド3に
よって電気的に接続され、前記ビアスタッドは無電解め
っきによる導電性金属の充填体からなり、該ビアスタッ
ドの上面径と底面径との差が10%以内か、もしくは、
ビアスタッドの絶縁層界面のテーパとビアスタッド軸と
のなす角度が5度以下である薄膜多層配線基板にある。
送特性の薄膜多層配線基板の提供にある。 【構成】有機絶縁層を介して形成された第1と第2の金
属配線層4を有する薄膜多層配線基板において、前記第
1と第2の金属配線層4のランド間がビアスタッド3に
よって電気的に接続され、前記ビアスタッドは無電解め
っきによる導電性金属の充填体からなり、該ビアスタッ
ドの上面径と底面径との差が10%以内か、もしくは、
ビアスタッドの絶縁層界面のテーパとビアスタッド軸と
のなす角度が5度以下である薄膜多層配線基板にある。
Description
【0001】
【産業上の利用分野】本発明は電子機器あるいは各種電
気装置の実装用の薄膜多層配線基板とその製法に関す
る。
気装置の実装用の薄膜多層配線基板とその製法に関す
る。
【0002】
【従来の技術】電子計算機の演算速度の高速化を図るに
は、用いられる実装用モジュール基板の信号伝送速度の
高速化が重要な課題となっている。
は、用いられる実装用モジュール基板の信号伝送速度の
高速化が重要な課題となっている。
【0003】従来、こうしたモジュール基板には、主と
してWやMo等からなる配線層をセラミックへの積層焼
結法により形成した厚膜基板が用いられてきた。しか
し、信号伝送速度の高速化を図るため、最近ではセラミ
ック基板上に誘電率の低いポリイミドを層間絶縁膜とし
て形成し、高導電性のCu,Al,Au等を導体層とし
た多層薄膜配線基板が注目されている。
してWやMo等からなる配線層をセラミックへの積層焼
結法により形成した厚膜基板が用いられてきた。しか
し、信号伝送速度の高速化を図るため、最近ではセラミ
ック基板上に誘電率の低いポリイミドを層間絶縁膜とし
て形成し、高導電性のCu,Al,Au等を導体層とし
た多層薄膜配線基板が注目されている。
【0004】しかし、近年、計算機の高性能化はますま
す進み、実装ゲート数の増大も顕著であり、これに対応
するためには薄膜配線方式における配線層数の増大が必
要とされる。
す進み、実装ゲート数の増大も顕著であり、これに対応
するためには薄膜配線方式における配線層数の増大が必
要とされる。
【0005】薄膜多層配線技術については、いくつか報
告されているが、一般に逐次積層方式が採用されてい
る。つまり、セラミック基板やSi基板上にCu,Al
などの導体層を形成し、ビアホール及び絶縁層のパター
ニングをフォトリソグラフィ技術によって形成し、電気
的接続を行うものである。
告されているが、一般に逐次積層方式が採用されてい
る。つまり、セラミック基板やSi基板上にCu,Al
などの導体層を形成し、ビアホール及び絶縁層のパター
ニングをフォトリソグラフィ技術によって形成し、電気
的接続を行うものである。
【0006】上記の層間接続には、直径100μm以下
のビアホールやスルーホールの形成技術が必要とされて
いる。また、薄膜配線にはライン幅やスペース幅が20
〜50μmと云うファインパターンが要求されており、
例えば、150〜500μmの接続パッド間に上記配線
を2〜5本敷設すると云うものである。この場合、ビア
ホール径としては、おおよそ20〜30μmが要求され
る。しかし、現状のドリルによる穴穿け技術では約70
μmが限界であり、それより小さい穴径のものは他の方
法を適用せざるを得ない。
のビアホールやスルーホールの形成技術が必要とされて
いる。また、薄膜配線にはライン幅やスペース幅が20
〜50μmと云うファインパターンが要求されており、
例えば、150〜500μmの接続パッド間に上記配線
を2〜5本敷設すると云うものである。この場合、ビア
ホール径としては、おおよそ20〜30μmが要求され
る。しかし、現状のドリルによる穴穿け技術では約70
μmが限界であり、それより小さい穴径のものは他の方
法を適用せざるを得ない。
【0007】
【発明が解決しようとする課題】上記のような微細穴の
加工に好適な方法として、近年、レーザ加工法、ドライ
エッチング法が注目されつつある。これらはいずれも微
細加工性に優れているが、加工された穴の形状に差異が
見られる。
加工に好適な方法として、近年、レーザ加工法、ドライ
エッチング法が注目されつつある。これらはいずれも微
細加工性に優れているが、加工された穴の形状に差異が
見られる。
【0008】エキシマレーザによる方法は、微小ビアホ
ールやスルーホール形成用として優れた加工法であるこ
とが知られている(特開昭60−261685号公
報)。但し、加工された穴の投影法による形状は、穴の
軸に対して約20〜30度のテーパ状になり、先端(底
部)が先細りの穴になるという傾向がある。
ールやスルーホール形成用として優れた加工法であるこ
とが知られている(特開昭60−261685号公
報)。但し、加工された穴の投影法による形状は、穴の
軸に対して約20〜30度のテーパ状になり、先端(底
部)が先細りの穴になるという傾向がある。
【0009】これを解消する方法として、有機絶縁層の
穴加工したいパターン部に金属膜に窓を空けたマスクを
用い、このマスク越しにレーザ加工する方法、いわゆる
コンフォーマルマスク法が有効である。これによれば、
図2で示すように、加工穴は軸に対してエキシマレーザ
のエネルギ密度が300〜1000mJ/cm2で約1
5〜5度のテーパ角(θ)となり、先端(底部)の先細
り現象をかなり抑えることができる。本発明者らの実験
結果によればエネルギ密度が高いほど加工テーパ角度θ
は小さくなり、穴のストレート性を向上することができ
る。
穴加工したいパターン部に金属膜に窓を空けたマスクを
用い、このマスク越しにレーザ加工する方法、いわゆる
コンフォーマルマスク法が有効である。これによれば、
図2で示すように、加工穴は軸に対してエキシマレーザ
のエネルギ密度が300〜1000mJ/cm2で約1
5〜5度のテーパ角(θ)となり、先端(底部)の先細
り現象をかなり抑えることができる。本発明者らの実験
結果によればエネルギ密度が高いほど加工テーパ角度θ
は小さくなり、穴のストレート性を向上することができ
る。
【0010】一方、上記レーザ加工法に対し、低い圧力
(例えば、5Pa以下)に制御された酸素プラズマによ
るドライエッチング法によれば、上記テーパ角(θ)が
5度以下のほとんどストレート状の穴を形成することが
できる。なお、一連の実験によれば、ポリイミドのよう
な有機絶縁層のドライエッチング加工で、プラズマガス
圧が5Paよりも高くなると、加工穴断面はビア樽状に
わん曲してくることが分かった。
(例えば、5Pa以下)に制御された酸素プラズマによ
るドライエッチング法によれば、上記テーパ角(θ)が
5度以下のほとんどストレート状の穴を形成することが
できる。なお、一連の実験によれば、ポリイミドのよう
な有機絶縁層のドライエッチング加工で、プラズマガス
圧が5Paよりも高くなると、加工穴断面はビア樽状に
わん曲してくることが分かった。
【0011】こうしたドライエッチング加工法は、従
来、LSI用半導体プロセスにおいて、配線や絶縁層の
パターン形成に用いられている。例えば、特開平4−1
50023号公報や特開平5−121371号公報に、
半導体基板上の層間絶縁膜に反応性ガス(CF4,CH
F3,Ar,O2,Cl等の混合ガス)を用いたドライエ
ッチング法により、コンタクト穴を形成する方法が開示
されているが、前者ではストレート状の穴を形成するた
めにエッチングガスの圧力を0.6Torr以下(80
Pa以下)、後者では10〜50mTorr(1.33
〜6.65Pa)と規定している。
来、LSI用半導体プロセスにおいて、配線や絶縁層の
パターン形成に用いられている。例えば、特開平4−1
50023号公報や特開平5−121371号公報に、
半導体基板上の層間絶縁膜に反応性ガス(CF4,CH
F3,Ar,O2,Cl等の混合ガス)を用いたドライエ
ッチング法により、コンタクト穴を形成する方法が開示
されているが、前者ではストレート状の穴を形成するた
めにエッチングガスの圧力を0.6Torr以下(80
Pa以下)、後者では10〜50mTorr(1.33
〜6.65Pa)と規定している。
【0012】本発明の目的は、有機絶縁層に形成された
直径(例えば、70μm以下)の微小ビアホール内に、
導電性金属が充填されたビアスタッドにより基板の上下
配線層が接続された薄膜多層配線基板およびその製法を
提供することにある。
直径(例えば、70μm以下)の微小ビアホール内に、
導電性金属が充填されたビアスタッドにより基板の上下
配線層が接続された薄膜多層配線基板およびその製法を
提供することにある。
【0013】
【課題を解決するための手段】前記課題を解決する本発
明の要旨は次のとおりである。
明の要旨は次のとおりである。
【0014】〔1〕 有機絶縁層を介して形成された第
1と第2の金属配線層を有する薄膜多層配線基板におい
て、前記第1と第2の金属配線層のランド間がビアスタ
ッドによって電気的に接続され、前記ビアスタッドは無
電解めっきによる導電性金属の充填体からなる薄膜多層
配線基板。
1と第2の金属配線層を有する薄膜多層配線基板におい
て、前記第1と第2の金属配線層のランド間がビアスタ
ッドによって電気的に接続され、前記ビアスタッドは無
電解めっきによる導電性金属の充填体からなる薄膜多層
配線基板。
【0015】〔2〕 前記第1と第2の金属配線層のラ
ンド間がビアスタッドによって電気的に接続され、前記
ビアスタッドは無電解めっきによる導電性金属の充填体
からなり、該ビアスタッドの上面径と底面径との差が1
0%以内か、もしくは、ビアスタッドの絶縁層界面のテ
ーパとビアスタッド軸とのなす角度が5度以下である薄
膜多層配線基板。
ンド間がビアスタッドによって電気的に接続され、前記
ビアスタッドは無電解めっきによる導電性金属の充填体
からなり、該ビアスタッドの上面径と底面径との差が1
0%以内か、もしくは、ビアスタッドの絶縁層界面のテ
ーパとビアスタッド軸とのなす角度が5度以下である薄
膜多層配線基板。
【0016】微細薄膜パターンを得るには、前記のよう
なテーパ角度のビアホールを配置し、できるだけ配線エ
リアを確保することが不可欠である。
なテーパ角度のビアホールを配置し、できるだけ配線エ
リアを確保することが不可欠である。
【0017】なお、上記のビアスタッドとは、学術用語
ではないが、プリント回路プロセス技術でしばしば用い
られている。つまり、スタッドの持つ意味「鋲、釘ある
いは栓」から、ビアホール内を鋲のようなもので完全に
埋めた(充填した)ものを意味する。本発明において
は、電気的接続を得るための柱状の金属層間接続体を云
う。
ではないが、プリント回路プロセス技術でしばしば用い
られている。つまり、スタッドの持つ意味「鋲、釘ある
いは栓」から、ビアホール内を鋲のようなもので完全に
埋めた(充填した)ものを意味する。本発明において
は、電気的接続を得るための柱状の金属層間接続体を云
う。
【0018】〔3〕 前記ビアスタッドが無電解めっき
によるCuの充填体である薄膜多層配線基板。
によるCuの充填体である薄膜多層配線基板。
【0019】〔4〕 前記第2の金属配線層が蒸着また
は/およびスパッタリングによる金属膜で形成されてい
る薄膜多層配線基板。
は/およびスパッタリングによる金属膜で形成されてい
る薄膜多層配線基板。
【0020】〔5〕 前記ビアスタッドと第2の金属配
線層との接続面のビアスタッド側が研磨面である薄膜配
線基板。
線層との接続面のビアスタッド側が研磨面である薄膜配
線基板。
【0021】〔6〕 表面に第1の金属配線層を有する
基板に絶縁性接着シートを接着して絶縁層を形成し、該
絶縁層にドライエッチングまたはレーザ加工によりビア
ホールを形成し、次いで前記ビアホール内を無電解めっ
きにより導電性金属を充填することによりビアスタッド
を形成し、前記ビアスタッドが絶縁層より突出した部分
を研磨することにより前記絶縁層面と平坦化し、次いで
第2の金属配線層を前記絶縁層上に前記ビアスタッドと
接続,形成する薄膜多層配線基板の製法。
基板に絶縁性接着シートを接着して絶縁層を形成し、該
絶縁層にドライエッチングまたはレーザ加工によりビア
ホールを形成し、次いで前記ビアホール内を無電解めっ
きにより導電性金属を充填することによりビアスタッド
を形成し、前記ビアスタッドが絶縁層より突出した部分
を研磨することにより前記絶縁層面と平坦化し、次いで
第2の金属配線層を前記絶縁層上に前記ビアスタッドと
接続,形成する薄膜多層配線基板の製法。
【0022】〔7〕 (1)キャリアシート上に接着層
が一体に形成されている複合シートの接着層面と、基板
面に予め第1の金属配線層が形成されている面とを積層
接着する工程、(2)前記キャリアシートを除去し、接
着層を硬化して絶縁層を形成する工程、(3)前記絶縁
層にビアホールを形成する工程、(4)前記ビアホール
内を無電解めっきにより導電性金属を充填する工程、
(5)前記ビアホールに充填した導電性金属が前記絶縁
層の表面より突出した部分を研磨し平坦化してビアスタ
ッドを形成する工程、(6)前記絶縁層上に第2の金属
配線層を形成し前記ビアスタッドと接続する工程を有す
る薄膜多層配線基板の製法。
が一体に形成されている複合シートの接着層面と、基板
面に予め第1の金属配線層が形成されている面とを積層
接着する工程、(2)前記キャリアシートを除去し、接
着層を硬化して絶縁層を形成する工程、(3)前記絶縁
層にビアホールを形成する工程、(4)前記ビアホール
内を無電解めっきにより導電性金属を充填する工程、
(5)前記ビアホールに充填した導電性金属が前記絶縁
層の表面より突出した部分を研磨し平坦化してビアスタ
ッドを形成する工程、(6)前記絶縁層上に第2の金属
配線層を形成し前記ビアスタッドと接続する工程を有す
る薄膜多層配線基板の製法。
【0023】本発明のビアスタッド接続型の薄膜多層基
板の一例を図1に示す。セラミックスまたはガラスエポ
キシからなる基板1上に絶縁層(例えばポリイミド等)
2を形成し、該絶縁層2にビアホールを形成し、金属配
線層4間を無電解めっきの導電性金属の充填体からなる
ビアスタッド3で接続しながら絶縁層2を積層し、上記
と同様にしてビアスタッド3で逐次接続した金属配線層
4を積層した薄膜多層配線基板である。
板の一例を図1に示す。セラミックスまたはガラスエポ
キシからなる基板1上に絶縁層(例えばポリイミド等)
2を形成し、該絶縁層2にビアホールを形成し、金属配
線層4間を無電解めっきの導電性金属の充填体からなる
ビアスタッド3で接続しながら絶縁層2を積層し、上記
と同様にしてビアスタッド3で逐次接続した金属配線層
4を積層した薄膜多層配線基板である。
【0024】図3は、2層の薄膜多層配線基板の製法
(製造工程)の一例を模式断面図で示すフロー図であ
る。金属配線層4を有する基板1上にレジスト11を形
成し、エッチング(図示せず)により第1の金属配線層
9を形成し、これの上に絶縁層2を形成してAlのエッ
チングマスク8を介してドライエッチングによりビアホ
ール7を形成する。
(製造工程)の一例を模式断面図で示すフロー図であ
る。金属配線層4を有する基板1上にレジスト11を形
成し、エッチング(図示せず)により第1の金属配線層
9を形成し、これの上に絶縁層2を形成してAlのエッ
チングマスク8を介してドライエッチングによりビアホ
ール7を形成する。
【0025】次いで、無電解めっきによりビアホール7
内に導電性金属を充填してビアスタッド3を形成する。
その後、金属配線膜4を蒸着またはスパッタリングによ
り形成し、ウエットエッチング法により第2の金属配線
層10を形成するものである。なお、図2の工程(d)
以下をくり返すことにより、3層以上の多層配線板を形
成することができる。
内に導電性金属を充填してビアスタッド3を形成する。
その後、金属配線膜4を蒸着またはスパッタリングによ
り形成し、ウエットエッチング法により第2の金属配線
層10を形成するものである。なお、図2の工程(d)
以下をくり返すことにより、3層以上の多層配線板を形
成することができる。
【0026】前記絶縁層2として、ポリイミド前駆体の
ワニスをコーテイングし熱硬化させた膜、あるいは、ポ
リイミド膜に接着層を形成しシート化した複合シートが
用いられるが、作業性の点では複合シートが優れてい
る。
ワニスをコーテイングし熱硬化させた膜、あるいは、ポ
リイミド膜に接着層を形成しシート化した複合シートが
用いられるが、作業性の点では複合シートが優れてい
る。
【0027】なお、上記絶縁層(ポリイミド)は、ドラ
イエッチング法(酸素ガスプラズマ)もしくはエキシマ
レーザ加工法により、第1の金属配線層(銅)のランド
部を終点とするビアホールを形成し、次いで、穴底のラ
ンド部から無電解めっき法によりビアスタッドを成長さ
せる。
イエッチング法(酸素ガスプラズマ)もしくはエキシマ
レーザ加工法により、第1の金属配線層(銅)のランド
部を終点とするビアホールを形成し、次いで、穴底のラ
ンド部から無電解めっき法によりビアスタッドを成長さ
せる。
【0028】
【作用】本発明において、ビアスタッド形成に無電解め
っき法を選んだ理由は、逐次積層法では基板上に形成さ
れた第1の金属配線層の上に絶縁層を形成するプロセス
をとるため、おおむね、上記金属配線パターンは独立し
たパターンであり、電解めっきのように共通電極を引き
出すことは容易ではない。この点無電解めっきはこうし
た共通電極を必要としない。
っき法を選んだ理由は、逐次積層法では基板上に形成さ
れた第1の金属配線層の上に絶縁層を形成するプロセス
をとるため、おおむね、上記金属配線パターンは独立し
たパターンであり、電解めっきのように共通電極を引き
出すことは容易ではない。この点無電解めっきはこうし
た共通電極を必要としない。
【0029】なお、両面多層プリント基板のスルーホー
ル内を無電解めっきにより形成する例として、特開平5
−335713号公報があるが、これは絶縁層の裏面が
銅箔で閉塞されたスルーホール内に円柱状導通めっきを
施して層間接続を形成すると同時に表面の導体箔に接続
するものである。この方法は、配線パターンが比較的大
きく、導体層も数十μmと厚い場合には有効な方法であ
る。
ル内を無電解めっきにより形成する例として、特開平5
−335713号公報があるが、これは絶縁層の裏面が
銅箔で閉塞されたスルーホール内に円柱状導通めっきを
施して層間接続を形成すると同時に表面の導体箔に接続
するものである。この方法は、配線パターンが比較的大
きく、導体層も数十μmと厚い場合には有効な方法であ
る。
【0030】しかし、絶縁層がこれよりも薄く微小なビ
アスタッドで接続する薄膜多層配線基板では、上記のよ
うな両面に導体箔を設けたものでは導体箔(配線層)を
薄くできないため、第2の金属配線層の微細パターンを
ウエットエッチング法で形成することは困難である。従
って、本発明では第1番目の配線層のみ導体箔(接続用
ランド)を用いている。
アスタッドで接続する薄膜多層配線基板では、上記のよ
うな両面に導体箔を設けたものでは導体箔(配線層)を
薄くできないため、第2の金属配線層の微細パターンを
ウエットエッチング法で形成することは困難である。従
って、本発明では第1番目の配線層のみ導体箔(接続用
ランド)を用いている。
【0031】また、微小ビアスタッドを形成するための
微小ビアホールの形成は、プラズマができる程度にガス
圧を低く(5Pa以下)制御することにより、図4に示
すように加工穴の軸に対する加工穴壁面のテーパ角が5
度以下(基板面とのテーパ角では85度以上)の極めて
ストレート性に優れた微小ビアホールを形成することが
できる。
微小ビアホールの形成は、プラズマができる程度にガス
圧を低く(5Pa以下)制御することにより、図4に示
すように加工穴の軸に対する加工穴壁面のテーパ角が5
度以下(基板面とのテーパ角では85度以上)の極めて
ストレート性に優れた微小ビアホールを形成することが
できる。
【0032】なお、図4は厚さ20μmのポリイミドシ
ートにビアホールを形成した場合の上記テーパ角とプラ
ズマの酸素ガス分圧との関係を示す。
ートにビアホールを形成した場合の上記テーパ角とプラ
ズマの酸素ガス分圧との関係を示す。
【0033】高周波(RF)出力を500W、酸素流量
を25ml/分と固定し、ドライエッチング加工した結
果、酸素分圧が1〜5Paではテーパ角が10〜15度
であるが、酸素分圧10Paでは15度以上になり加工
穴のストレート性が低下する。
を25ml/分と固定し、ドライエッチング加工した結
果、酸素分圧が1〜5Paではテーパ角が10〜15度
であるが、酸素分圧10Paでは15度以上になり加工
穴のストレート性が低下する。
【0034】上記に基づく薄膜多層配線基板は、ビアス
タッドの接続性(接続率で示す)も良好で、表1に示す
ように60μm以下の小径のものでも接続率が高く、ま
た、図5に示すように、ビアスタッド抵抗も小さいこと
が分かった。
タッドの接続性(接続率で示す)も良好で、表1に示す
ように60μm以下の小径のものでも接続率が高く、ま
た、図5に示すように、ビアスタッド抵抗も小さいこと
が分かった。
【0035】
【表1】
【0036】本発明によるビアスタッドの断面は、めっ
き終点となる上部においても水平にめっき銅が生長して
いることを確認した。こうしたビアスタッド表面の平坦
性は、第2の金属配線層を形成する上でフォトリソグラ
フィのパターン形成精度が良くなる他に、第2のビアス
タッドの垂直接続が可能となる。つまり、表面が平坦に
生長したビアスタッド面に次の層の接続用配線ランドを
形成し、更に、その直上に次層のビアスタッドを乗せる
ことができる。これによって、層間の配線長がより短縮
できるので、信号の高速伝送化を図ることができる。
き終点となる上部においても水平にめっき銅が生長して
いることを確認した。こうしたビアスタッド表面の平坦
性は、第2の金属配線層を形成する上でフォトリソグラ
フィのパターン形成精度が良くなる他に、第2のビアス
タッドの垂直接続が可能となる。つまり、表面が平坦に
生長したビアスタッド面に次の層の接続用配線ランドを
形成し、更に、その直上に次層のビアスタッドを乗せる
ことができる。これによって、層間の配線長がより短縮
できるので、信号の高速伝送化を図ることができる。
【0037】また、ビアスタッドの形成後に平坦化研
磨,ポリシング工程等を加えて、更にビアスタッド面の
平坦性を向上させることにより、層間接続抵抗をより小
さくすることができる。
磨,ポリシング工程等を加えて、更にビアスタッド面の
平坦性を向上させることにより、層間接続抵抗をより小
さくすることができる。
【0038】こうした、めっきによる導電性金属が充填
されたビアスタッドは、室温⇔300℃のヒートサイク
ル試験における接続の信頼性が優れ、また、300℃,
100時間の高温放置試験においても、その特性の変化
は殆ど見受けられなかった。
されたビアスタッドは、室温⇔300℃のヒートサイク
ル試験における接続の信頼性が優れ、また、300℃,
100時間の高温放置試験においても、その特性の変化
は殆ど見受けられなかった。
【0039】直径100μm以下のビアスタッドの形成
により、ライン幅およびスペース幅が20〜50μmと
云うファインパターンの敷設が実現できるので、150
〜500μmの接続パッド間に上記配線を2〜5本敷設
することが可能となる。
により、ライン幅およびスペース幅が20〜50μmと
云うファインパターンの敷設が実現できるので、150
〜500μmの接続パッド間に上記配線を2〜5本敷設
することが可能となる。
【0040】また、前記絶縁層としてポリイミドワニス
等の塗布による逐次積層方法に比べて、前記複合シート
を接着する方法は、ワニスのキュア工程がないので、製
造工程をより簡略化できると共に、高信頼性の高密度実
装が可能な薄膜多層配線基板を提供することができる。
等の塗布による逐次積層方法に比べて、前記複合シート
を接着する方法は、ワニスのキュア工程がないので、製
造工程をより簡略化できると共に、高信頼性の高密度実
装が可能な薄膜多層配線基板を提供することができる。
【0041】
〔実施例 1〕本発明の実施例を図面により詳細に説明
する。
する。
【0042】図6は、銅/ポリイミド薄膜多層配線基板
の製造工程の一例を示す各工程における基板の模式断面
図によるフロー図である。
の製造工程の一例を示す各工程における基板の模式断面
図によるフロー図である。
【0043】工程(a):厚さ6mmのガラスセラミック
の基板1上に第1の金属配線層となるCr/Cu/Cr
(Cr:500Å厚さ、Cu:5μm厚さ)からなる導
体膜をAr中スパッタリングにより形成した。
の基板1上に第1の金属配線層となるCr/Cu/Cr
(Cr:500Å厚さ、Cu:5μm厚さ)からなる導
体膜をAr中スパッタリングにより形成した。
【0044】工程(b):上記のCr/Cu/Cr導体膜
上にレジストパターン(ポジ型レジスト)を形成し、ウ
エットエッチング法により第1の金属配線層9を形成し
た。
上にレジストパターン(ポジ型レジスト)を形成し、ウ
エットエッチング法により第1の金属配線層9を形成し
た。
【0045】工程(c):第1の金属配線層9上に絶縁層
2として厚さ20μmの半硬化状態のポリイミド系接着
シートを250℃,15kg/cm2で加圧接着し、硬
化処理した。
2として厚さ20μmの半硬化状態のポリイミド系接着
シートを250℃,15kg/cm2で加圧接着し、硬
化処理した。
【0046】工程(d):次に、ドライエッチング用マス
クとして、厚さ2000ÅのAl膜12を真空蒸着法に
より形成した。
クとして、厚さ2000ÅのAl膜12を真空蒸着法に
より形成した。
【0047】工程(e):フォトエッチング法によりビア
ホール形成用のドライエッチング用マスク8を形成し、
次いで、ガス圧3Pa,RF出力500Wの酸素ガスプ
ラズマによる平行平板型ドライエッチング装置(図示せ
ず)によりビアホール7を形成した。
ホール形成用のドライエッチング用マスク8を形成し、
次いで、ガス圧3Pa,RF出力500Wの酸素ガスプ
ラズマによる平行平板型ドライエッチング装置(図示せ
ず)によりビアホール7を形成した。
【0048】このビアホール7の形成に要するドライエ
ッチング時間は約80分であるが、更に、そのまま20
〜25分エッチングを続行すると、ビアホール底のラン
ド13の面のCr層(500Å)が除去されてCu面が
露出する。なお、前記ポリイミドのドライエッチング速
度は0.2〜0.3μm/分であった。
ッチング時間は約80分であるが、更に、そのまま20
〜25分エッチングを続行すると、ビアホール底のラン
ド13の面のCr層(500Å)が除去されてCu面が
露出する。なお、前記ポリイミドのドライエッチング速
度は0.2〜0.3μm/分であった。
【0049】工程(f):ビアホール底のランド13の面
をCu面としたことにより、前処理等を施すことなく、
直接化学銅めっきを生長(通称パターンめっき法と呼ば
れる)させて、Cuからなるビアスタッド3を形成す
る。
をCu面としたことにより、前処理等を施すことなく、
直接化学銅めっきを生長(通称パターンめっき法と呼ば
れる)させて、Cuからなるビアスタッド3を形成す
る。
【0050】なお、直径30μmφ×高さ25μmのC
uビアスタッド形成に要する化学銅めっき時間は約5時
間であった。
uビアスタッド形成に要する化学銅めっき時間は約5時
間であった。
【0051】工程(g):上記絶縁層2上に、前記工程
(a)及び工程(b)と同様にしてCr/Cu/Cr(C
r:500Å厚さ、Cu:5μm厚さ)からなる導体膜
を形成しスパッタリング法により第2の金属配線層10
を形成した。
(a)及び工程(b)と同様にしてCr/Cu/Cr(C
r:500Å厚さ、Cu:5μm厚さ)からなる導体膜
を形成しスパッタリング法により第2の金属配線層10
を形成した。
【0052】このようにして上記を繰り返すことによっ
て3層以上の薄膜多層配線基板を製造することができ
る。
て3層以上の薄膜多層配線基板を製造することができ
る。
【0053】また、図7は上記実施例1で得た薄膜多層
配線基板24に、LSI14を搭載した実装基板の模式
断面図である。セラミックス基板15上にポリイミド/
銅からなる薄膜配線層を形成し、ビアスタッド接続した
薄膜多層配線基板24に、はんだバンプ16によりLS
I14を搭載,接続した。
配線基板24に、LSI14を搭載した実装基板の模式
断面図である。セラミックス基板15上にポリイミド/
銅からなる薄膜配線層を形成し、ビアスタッド接続した
薄膜多層配線基板24に、はんだバンプ16によりLS
I14を搭載,接続した。
【0054】〔実施例 2〕図8は、実施例1の工程
(c)で用いた半硬化状態のポリイミド系接着シートの代
わりに複合シートを用いて行った、銅/ポリイミド薄膜
多層配線基板の製造工程の一例を示す各工程における基
板の模式断面図によるフロー図である。
(c)で用いた半硬化状態のポリイミド系接着シートの代
わりに複合シートを用いて行った、銅/ポリイミド薄膜
多層配線基板の製造工程の一例を示す各工程における基
板の模式断面図によるフロー図である。
【0055】上記複合シート17としては、化学構造中
にキナゾリン環を有する脱水縮合型ポリイミド樹脂とフ
ッ素基を有する熱硬化性マレイミド樹脂からなる接着層
18を、予めポリイミドシート19上に塗布形成したも
ので、ポリイミドシート19の厚さが10μm、接着層
18の厚さが10μmである。
にキナゾリン環を有する脱水縮合型ポリイミド樹脂とフ
ッ素基を有する熱硬化性マレイミド樹脂からなる接着層
18を、予めポリイミドシート19上に塗布形成したも
ので、ポリイミドシート19の厚さが10μm、接着層
18の厚さが10μmである。
【0056】これを前記第1の金属配線層9上に280
℃,15kg/cm2で加圧し接着した工程(c)以外
は、実施例1と同様にして行った。
℃,15kg/cm2で加圧し接着した工程(c)以外
は、実施例1と同様にして行った。
【0057】なお、工程(e)におけるビアホールの形成
は、ガス圧3Pa,RF出力800Wの酸素ガスプラズ
マにより形成した。
は、ガス圧3Pa,RF出力800Wの酸素ガスプラズ
マにより形成した。
【0058】ちなみに、直径30μm×高さ20μmの
ビアホール7の形成に要するドライエッチング時間は約
100分であり、上記複合シート17のドライエッチン
グ速度は0.2μm/分で、実施例1のポリイミド層の
加工速度とほぼ同程度であった。
ビアホール7の形成に要するドライエッチング時間は約
100分であり、上記複合シート17のドライエッチン
グ速度は0.2μm/分で、実施例1のポリイミド層の
加工速度とほぼ同程度であった。
【0059】〔実施例 3〕図9は、実施例2で用いた
複合シート17の上面に銅箔を有する銅張り複合シート
20を用いた、銅/ポリイミド薄膜配線基板の製造工程
の一例を示す模式断面図である。
複合シート17の上面に銅箔を有する銅張り複合シート
20を用いた、銅/ポリイミド薄膜配線基板の製造工程
の一例を示す模式断面図である。
【0060】上記銅張り複合シート20としては、化学
構造中にキナゾリン環を有する脱水縮合型ポリイミド樹
脂とフッ素基を有する熱硬化性マレイミド樹脂からなる
接着剤を、予め銅張りポリイミドシートにコートしたも
ので、銅層,ポリイミドシートおよび接着層の厚さがい
ずれも10μmのもので、上記銅層はビアホール形成用
のドライエッチングマスク8となる。
構造中にキナゾリン環を有する脱水縮合型ポリイミド樹
脂とフッ素基を有する熱硬化性マレイミド樹脂からなる
接着剤を、予め銅張りポリイミドシートにコートしたも
ので、銅層,ポリイミドシートおよび接着層の厚さがい
ずれも10μmのもので、上記銅層はビアホール形成用
のドライエッチングマスク8となる。
【0061】これを前記第1の金属配線層9上に280
℃,15kg/cm2で加圧し接着した工程(c)以外
は、実施例1と同様にして行った。
℃,15kg/cm2で加圧し接着した工程(c)以外
は、実施例1と同様にして行った。
【0062】なお、工程(e)におけるビアホール7の形
成は、ガス圧3Pa,RF出力800Wの酸素ガスプラ
ズマにより形成した。
成は、ガス圧3Pa,RF出力800Wの酸素ガスプラ
ズマにより形成した。
【0063】なお、本実施における、直径30μm×高
さ20μmのビアホール7の形成に要するドライエッチ
ング時間は約100分(0.2μm/分)であり、実施
例1のポリイミド層の加工速度とほぼ同程度であった。
さ20μmのビアホール7の形成に要するドライエッチ
ング時間は約100分(0.2μm/分)であり、実施
例1のポリイミド層の加工速度とほぼ同程度であった。
【0064】〔実施例 4〕6層の金属配線層を有する
ビアスタッド接続基板の一例を図1の模式断面図に示
す。
ビアスタッド接続基板の一例を図1の模式断面図に示
す。
【0065】本実施例では、絶縁層2となる接着層成分
が化学構造中にキナゾリン環を有する脱水縮合型ポリイ
ミド樹脂とフッ素基を有する熱硬化性マレイミド樹脂か
らなる複合シートを用い、エキシマレーザによってビア
ホールを形成し、前記実施例と同様にビアスタッド接続
により多層化を図った薄膜多層配線基板の例である。
が化学構造中にキナゾリン環を有する脱水縮合型ポリイ
ミド樹脂とフッ素基を有する熱硬化性マレイミド樹脂か
らなる複合シートを用い、エキシマレーザによってビア
ホールを形成し、前記実施例と同様にビアスタッド接続
により多層化を図った薄膜多層配線基板の例である。
【0066】〔実施例 5〕図10は前記実施例1によ
って得られる薄膜多層配線基板を大型計算機用基板に用
いた実装例を示す模式断面図で、大型プリント配線基板
21上にピン挿入型のモジュール基板22を搭載した一
例である。
って得られる薄膜多層配線基板を大型計算機用基板に用
いた実装例を示す模式断面図で、大型プリント配線基板
21上にピン挿入型のモジュール基板22を搭載した一
例である。
【0067】モジュール基板22は、ガラスセラミック
スと銅層との多層焼結体からなり、下面に接続ピン23
が設けられている。このモジュール基板22上に本発明
になる薄膜多層配線基板24を形成して、はんだバンプ
16によりLSI14が接続搭載されている。
スと銅層との多層焼結体からなり、下面に接続ピン23
が設けられている。このモジュール基板22上に本発明
になる薄膜多層配線基板24を形成して、はんだバンプ
16によりLSI14が接続搭載されている。
【0068】本実施例の実装基板によれば、配線総数も
約1/4に減らすことができ、配線密度を上げることが
でた。また、信号伝送速度を従来のものに比べて約1.
5倍速くすることができる。
約1/4に減らすことができ、配線密度を上げることが
でた。また、信号伝送速度を従来のものに比べて約1.
5倍速くすることができる。
【0069】なお、実装基板の製造コストを全体で1/
2以下にすることが可能である。
2以下にすることが可能である。
【0070】
【発明の効果】本発明による薄膜多層配線基板は、実装
の高密度化と配線長の短縮による信号伝送の高速化を図
ることができる。また、シート状の絶縁層(例えば、前
記ポリイミド系複合シート)を採用することにより製造
工程を大幅に短縮することができる。
の高密度化と配線長の短縮による信号伝送の高速化を図
ることができる。また、シート状の絶縁層(例えば、前
記ポリイミド系複合シート)を採用することにより製造
工程を大幅に短縮することができる。
【0071】本発明による薄膜多層配線基板は、大型電
子計算機用基板、ワークステーション用実装基板、ビデ
オカメラ等の小型電子機器用実装基板として優れてい
る。
子計算機用基板、ワークステーション用実装基板、ビデ
オカメラ等の小型電子機器用実装基板として優れてい
る。
【図1】本発明のビアスタッド接続による薄膜多層基板
の模式断面図である。
の模式断面図である。
【図2】本発明のビアホールの模式断面図である。
【図3】本発明のビアスタッド接続型の薄膜2層配線基
板の製造工程の一例を模式断面図で示すフロー図であ
る。
板の製造工程の一例を模式断面図で示すフロー図であ
る。
【図4】本発明のエッチングによる加工テーパ角と酸素
ガス分圧との関係を示すグラフ図である。
ガス分圧との関係を示すグラフ図である。
【図5】本発明のビアスタッド径と抵抗値との関係を示
すグラフ図である。
すグラフ図である。
【図6】実施例1の薄膜多層配線基板の製造工程図であ
る。
る。
【図7】本発明の薄膜多層配線基板を用いた実装構造体
の模式断面図である。
の模式断面図である。
【図8】実施例2の薄膜多層配線基板の製造工程図であ
る。
る。
【図9】実施例3の薄膜多層配線基板の製造工程図であ
る。
る。
【図10】本発明による大型電子計算機用基板の実装例
を示す模式断面図である。
を示す模式断面図である。
1…基板、2…絶縁層、3…ビアスタッド、4…金属配
線層、5…接続用スルーホール、6…レーザマスク、7
…ビアホール、8…エッチングマスク、9…第1の金属
配線層、10…第2の金属配線層、11…レジスト、1
2…Al膜、13…ランド、14…LSI、15…セラ
ミックス基板、16…はんだバンプ、17…複合シー
ト、18…接着層、19…ポリイミドシート、20…銅
張り複合シート、21…大型プリント配線基板、22…
モジュール基板、23…接続ピン、24…薄膜多層配線
基板、25…スルホール。
線層、5…接続用スルーホール、6…レーザマスク、7
…ビアホール、8…エッチングマスク、9…第1の金属
配線層、10…第2の金属配線層、11…レジスト、1
2…Al膜、13…ランド、14…LSI、15…セラ
ミックス基板、16…はんだバンプ、17…複合シー
ト、18…接着層、19…ポリイミドシート、20…銅
張り複合シート、21…大型プリント配線基板、22…
モジュール基板、23…接続ピン、24…薄膜多層配線
基板、25…スルホール。
フロントページの続き (72)発明者 高橋 昭雄 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 大越 幸夫 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 鈴木 斉 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 鈴木 正博 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 今井 勉 神奈川県秦野市堀山下1番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (13)
- 【請求項1】 有機絶縁層を介して形成された第1と第
2の金属配線層を有する薄膜多層配線基板において、前
記第1と第2の金属配線層のランド間がビアスタッドに
よって電気的に接続され、前記ビアスタッドは無電解め
っきによる導電性金属の充填体からなることを特徴とす
る薄膜多層配線基板。 - 【請求項2】 有機絶縁層を介して形成された第1と第
2の金属配線層を有する薄膜多層配線基板において、前
記第1と第2の金属配線層のランド間がビアスタッドに
よって電気的に接続され、前記ビアスタッドは無電解め
っきによる導電性金属の充填体からなり、該ビアスタッ
ドの上面径と底面径との差が10%以内か、もしくは、
ビアスタッドの絶縁層界面のテーパとビアスタッド軸と
のなす角度が5度以下であることを特徴とする薄膜多層
配線基板。 - 【請求項3】 前記ビアスタッドが無電解めっきによる
Cuの充填体である請求項1または2に記載の薄膜多層
配線基板。 - 【請求項4】 前記第2の金属配線層が蒸着または/お
よびスパッタリングによる金属膜で形成されている請求
項1または2に記載の薄膜多層配線基板。 - 【請求項5】 前記ビアスタッドと第2の金属配線層と
の接続面のビアスタッド側が研磨面である請求項1また
は2に記載の薄膜多層配線基板。 - 【請求項6】 表面に第1の金属配線層を有する基板に
絶縁性接着シートを接着して絶縁層を形成し、該絶縁層
にドライエッチングまたはレーザ加工によりビアホール
を形成し、次いで前記ビアホール内を無電解めっきによ
り導電性金属を充填することによりビアスタッドを形成
し、前記ビアスタッドが絶縁層より突出した部分を研磨
することにより前記絶縁層面と平坦化し、次いで第2の
金属配線層を前記絶縁層上に前記ビアスタッドと接続,
形成することを特徴とする薄膜多層配線基板の製法。 - 【請求項7】 (1)キャリアシート上に接着層が一体
に形成されている複合シートの接着層面と、基板面に予
め第1の金属配線層が形成されている面とを積層接着す
る工程、(2)前記キャリアシートを除去し、接着層を
硬化して絶縁層を形成する工程、(3)前記絶縁層にビ
アホールを形成する工程、(4)前記ビアホール内を無
電解めっきにより導電性金属を充填する工程、(5)前
記ビアホールに充填した導電性金属が前記絶縁層の表面
より突出した部分を研磨し平坦化してビアスタッドを形
成する工程、(6)前記絶縁層上に第2の金属配線層を
形成し前記ビアスタッドと接続する工程を有することを
特徴とする薄膜多層配線基板の製法。 - 【請求項8】 前記複合シートが有機のキャリアシート
上に有機接着層が形成されている請求項7に記載の薄膜
多層配線基板の製法。 - 【請求項9】 前記ビアホールの形成は、O2,CF4ま
たはこれらの混合ガスのプラズマによるドライエッチン
グ法により行う請求項6,7または8に記載の薄膜多層
配線基板の製法。 - 【請求項10】 前記ビアホールを形成するO2,CF4
またはこれらの混合ガスのプラズマが、5Pa以下のガ
ス圧である請求項6〜9のいずれかに記載の薄膜多層配
線基板の製法。 - 【請求項11】 前記ビアホールをエキシマレーザによ
リ形成する請求項6,7または8のいずれかに記載の薄
膜多層配線基板の製法。 - 【請求項12】 前記ビアホールをエキシマレーザを用
いたコンフォーマルマスク加工法により形成する請求項
6,7または8に記載の薄膜多層配線基板の製法。 - 【請求項13】 前記接着層がキナゾリン環を有する脱
水縮合型ポリイミド樹脂と、フッ素基を有する熱硬化性
マレイミド樹脂からなる請求項6〜12のいずれかに記
載の薄膜多層配線基板の製法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07169656A JP3112059B2 (ja) | 1995-07-05 | 1995-07-05 | 薄膜多層配線基板及びその製法 |
| US08/675,069 US6326561B1 (en) | 1995-07-05 | 1996-07-03 | Thin-film multilayer wiring board with wiring and via holes in a thickness of an insulating layer |
| DE19626977A DE19626977A1 (de) | 1995-07-05 | 1996-07-04 | Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung |
| US08/975,172 US6190493B1 (en) | 1995-07-05 | 1997-11-20 | Thin-film multilayer wiring board and production thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07169656A JP3112059B2 (ja) | 1995-07-05 | 1995-07-05 | 薄膜多層配線基板及びその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923065A true JPH0923065A (ja) | 1997-01-21 |
| JP3112059B2 JP3112059B2 (ja) | 2000-11-27 |
Family
ID=15890510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07169656A Expired - Fee Related JP3112059B2 (ja) | 1995-07-05 | 1995-07-05 | 薄膜多層配線基板及びその製法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6326561B1 (ja) |
| JP (1) | JP3112059B2 (ja) |
| DE (1) | DE19626977A1 (ja) |
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| US6190493B1 (en) | 2001-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |