JPH09230967A - パワーセーブ機能付回路 - Google Patents

Abstract

(57)【要約】 【課題】 製造するに当たって特別な製造プロセスの適
用等が不要であり、簡単な回路構成で動作時の消費電力
を低減することができるパワーセーブ機能付回路を提供
する。 【解決手段】 回路ブロック１〜３は各々機能的に独立
しており、また、各々独立してパワーダウンモードとす
ることができる。オートパワーセーブ制御回路４は、ア
クセス信号ＡＣ１、ＡＣ２に基づき、信号Ｓ１またはＳ
２のうち動作モードにある回路ブロックの出力信号を選
択するための選択信号ＳＥＬを発生し、切替回路５へ供
給する。また、この選択に伴い、非動作モードにある回
路ブロックに対し、パワーダウン指示信号ＰＳ１，ＰＳ
２またはＰＳ３を出力し、各回路ブロックを各々独立に
パワーダウンモードとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、消費電力の節約
を図ったパワーセーブ機能付回路に関する。

【０００２】

【従来の技術】従来より、いわゆるパワーマネジメント
機能を有する回路が各種提供されているが、これまでの
ものは回路全体が動作していないときの消費電力の低減
を目的としたものが多った。例えば、マスタークロック
を停止させることにより回路全体のスイッチング動作を
停止させたり、電源そのものの供給を停止させたりする
制御がこの種のパワーマネジメント機能の実現のための
手段として知られている。

【０００３】しかし、最近は、ＬＳＩの高集積化・多機
能化に伴い、ＬＳＩが動作しているときの消費電力を如
何に低減するかが重要な課題となっており、かかる課題
を解決するための手段として、 ａ．ＬＳＩの動作電源電圧を下げる手段、 ｂ．スイッチング確率の高い（動作周波数が高い）ノー
ドについて、該ノードを駆動する回路の大きさを調整し
たり、配置配線による付加容量を低減する手段等が報告
されている（文献：低電力ＬＳＩの技術白書 日経ＢＰ
社1994年）。

【０００４】

【発明が解決しようとする課題】さて、上記の技術的手
段ａおよびｂは、その消費電力の低減効果のみに着目し
た場合には有効な手段であると考えられ、実施した場合
には十分な効果が期待できる。しかしながら、これらの
技術的手段は、実施をするために払う犠牲が大きく、実
施をした場合と実施をしなかった場合の総合的な利益を
比較考量すると、必ずしも有効な手段であるとは言い難
い。

【０００５】例えば上記技術的手段ａのようにＬＳＩの
動作電源電圧を下げるためには、そのような低電圧でも
各素子が動作するように、ＬＳＩの製造プロセスをコン
トロールする必要がある（例えば閾値電圧パラメータの
変更等）。また、ＬＳＩの電源電圧を低くした場合に
は、ＬＳＩ周辺の全構成部品の動作電源電圧をこれに合
わせて低下させるか、あるいは複数種類の電源を用意し
て、ＬＳＩとのインターフェース間に信号レベルシフト
回路を挿入するといった設計変更が必要になってくる。
このように消費電力の低減という利益を得るために、少
なからぬ不利益が生じてしまうのである。

【０００６】また、上記技術的手段ｂを実施するために
は、その対象となるＬＳＩの全ノードについてスイッチ
ング確率を求め、その上で、各トランジスタのサイズや
配置配線を最適化してゆかねばならない。従って、実施
するに当たっての設計の負担が極めて大きいという問題
がある。

【０００７】この発明は、以上説明した事情に鑑みてな
されたものであり、製造するに当たって特別な製造プロ
セスの適用等が不要であり、簡単な回路構成で動作時の
消費電力を低減することができるパワーセーブ機能付回
路を提供することを目的としている。

【０００８】

【課題を解決するための手段】請求項１に係る発明は、
各々機能的に独立し、かつ、独立してパワーダウンモー
ドとし得る複数の回路ブロックと、各回路ブロックのう
ち動作状態でない回路ブロックを選択的にパワーダウン
モードとするパワーセーブ制御手段を具備することを特
徴とするパワーセーブ機能付回路を要旨とする。

【０００９】請求項２に係る発明は、前記パワーセーブ
制御手段が、前記各回路ブロックを選択する信号に基づ
いて前記動作状態でない回路ブロックを検知する手段を
具備することを特徴とする請求項１記載のパワーセーブ
機能付回路を要旨とする。

【００１０】請求項３に係る発明は、各々機能的に独立
し、かつ、独立してパワーダウンモードとし得る複数の
回路ブロックと、各回路ブロックをパワーダウンモード
とするか否かを決定する情報を記憶する書込み可能な記
憶手段とを具備することを特徴とするパワーセーブ機能
付回路を要旨とする。

【００１１】

【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。

【００１２】Ａ．第１の実施形態 図１はこの発明を適用したＬＳＩの一実施形態を示すブ
ロック図である。本実施形態においては、このＬＳＩの
本来の機能を果すための回路が回路ブロック１、２およ
び３の３ブロックに分割されている。ここで、回路ブロ
ック１および２は、各々、アクセス信号ＡＣ１、ＡＣ２
が与えられることにより動作し、信号Ｓ１およびＳ２を
各々出力する。ただし、回路ブロック１および２の両方
の動作が同時に必要となることはない。従って、アクセ
ス信号ＡＣ１およびＡＣ２の両方が同時に入力されるこ
とはなく、回路ブロック１の動作が必要な場合にはアク
セス信号ＡＣ１によってその動作が行われ、回路ブロッ
ク２の動作が必要な場合にはアクセス信号ＡＣ２によっ
てその動作が行われ、という具合に一方の回路ブロック
の動作のみが選択される。回路ブロック３は、これらの
回路ブロックの出力信号に基づいて動作する回路であ
り、回路ブロック１および２のいずれが動作しているか
とは無関係に動作する。切替回路５は、各回路ブロック
１および２のうち動作モードにあるものの出力信号を選
択して回路ブロック３に供給する。

【００１３】オートパワーセーブ制御回路４は、この切
替回路５の切り替え制御を行う他、非動作モードにある
回路ブロックを選択的にパワーダウンモード（消費電力
の低下した状態）とするための制御を行う（なお、以下
では便宜上、この選択的にパワーダウンモードとする制
御をパワーセーブ制御という。）。

【００１４】すなわち、このオートパワーセーブ制御回
路４は、次の機能を果すものである。 ａ．アクセス信号ＡＣ１、ＡＣ２に基づき、上記信号Ｓ
１またはＳ２のうち動作モードにある回路ブロックの出
力信号を選択するための選択信号ＳＥＬを発生し、切替
回路５へ供給する。 ｂ．上記ａ．において、回路ブロック１の出力信号が選
択される場合には、非動作モードにある回路ブロック２
をパワーダウンモードとするパワーダウン指示信号ＰＳ
２を出力する。また、回路ブロック２の出力信号が選択
される場合には、非動作モードにある回路ブロック１を
パワーダウンモードとするパワーダウン指示信号ＰＳ１
を出力する。そして、回路ブロック１および２のいずれ
も非動作モードである場合には、回路ブロック３も非動
作モードであるため、上記パワーダウン指示信号ＰＳ１
およびＰＳ２を出力する他、回路ブロック３をパワーダ
ウンモードとするパワーダウン指示信号ＰＳ３を出力す
る。

【００１５】なお、パワーダウンモードを構成するため
の具体的実施手段は、本発明の主題事項ではないので詳
細には説明しないが、たとえば、回路ブロックがスタテ
ィック回路である場合にはクロックを止める、あるいは
リセットをかける等によって、回路内のノードのＨ／Ｌ
状態が変化しないように制御することで実現可能であ
る。また、回路ブロックがダイナミック回路である場合
は、上記スタティック回路の場合に実施する措置と合わ
せて、回路ブロック内のＮチャネル、Ｐチャネルの両ト
ランジスタ間に貫通電流が流れないよう（すなわち、両
トランジスタが同時にＯＮまたはＯＦＦとならないよ
う）制御したり、あるいは回路上のフィードバックルー
プをＯＦＦすることで実現することができる。

【００１６】次に、オートパワーセーブ制御回路４の具
体的な構成例を図２に示す。このオートパワーセーブ制
御回路４は、図示のように、セットリセットフリップフ
ロップ４１、ＯＲゲート４２および４３、ＡＮＤゲート
４４、インバータ４５〜４７により構成されている。

【００１７】セットリセットフリップフロップ４１は、
アクセス信号ＡＣ１がアクティブになることによりセッ
トされ、アクセス信号ＡＣ２がアクティブになることに
よりリセットされる。このセットリセットフリップフロ
ップ４１の出力信号が上述した選択信号ＳＥＬとして図
１における切替回路５に供給される。

【００１８】ＯＲゲート４２には、イネーブル信号ＥＮ
１をインバータ４６によって反転した信号とセットリセ
ットフリップフロップ４１の出力信号をインバータ４５
によって反転した信号が入力される。このＯＲゲート４
２の出力信号が上述したパワーダウン指示信号ＰＳ１と
して図１における回路ブロック１に入力される。ＯＲゲ
ート４３には、イネーブル信号ＥＮ２をインバータ４７
によって反転した信号とセットリセットフリップフロッ
プ４１の出力信号が入力される。このＯＲゲート４３の
出力信号が上述したパワーダウン指示信号ＰＳ２として
図１における回路ブロック１に入力される。なお、イネ
ーブル信号ＥＮ１およびＥＮ２は使用者の操作によりレ
ベルの切り換えが可能な信号である。ＡＮＤゲート４４
は、パワーダウン指示信号ＰＳ１およびＰＳ２の論理積
を上述したパワーダウン指示信号ＰＳ３として図１にお
ける回路ブロック３に供給する。

【００１９】本実施形態においては上述のようにアクセ
ス信号ＡＣ１およびＡＣ２により回路ブロックの動作が
選択されるが、パワーセーブ制御にはこの選択に連動し
て行う形態とこの選択に拘わらず強制的にパワーダウン
モードとする形態の２形態がある。以下、図３に示すタ
イムチャートを参照し、これらの各形態での動作につい
て説明する。

【００２０】（１）回路ブロックの選択と連動したパワ
ーセーブ制御 イネーブル信号ＥＮ１およびＥＮ２が共にＨレベルの状
態においては、回路ブロックの選択と連動したパワーセ
ーブ制御が行われる。すなわち、次の通りである。

【００２１】まず、アクセス信号ＡＣ１がアクティブ状
態となると、図１における回路ブロック１が動作モード
となる。また、アクセス信号ＡＣ１によりセットリセッ
トフリップフロップ４１がセットされ、選択信号ＳＥＬ
がＨレベルとなる。この結果、切替回路５により回路ブ
ロック１の出力信号Ｓ1が選択され、回路ブロック３に
供給される。

【００２２】一方、セットリセットフリップフロップの
出力信号がＨレベルとなるため、パワーダウン指示信号
ＰＳ２のみがＨレベルとなり、他のパワーダウン指示信
号ＰＳ１およびＰＳ３はＬレベルとなる。このため、非
動作モードにある回路ブロック２のみがパワーダウンモ
ードとなる（以上、図３（ａ）参照）。

【００２３】次に、アクセス信号ＡＣ２がアクティブ状
態となると、図１における回路ブロック２が動作モード
となる。また、アクセス信号ＡＣ２によりセットリセッ
トフリップフロップ４１がリセットされ、選択信号ＳＥ
ＬがＬレベルとなる。この結果、切替回路５により回路
ブロック２の出力信号Ｓ２が選択され、回路ブロック３
に供給される。

【００２４】一方、セットリセットフリップフロップ４
１の出力信号がＬレベルとなるため、パワーダウン指示
信号ＰＳ１のみがＨレベルとなり、他のパワーダウン指
示信号ＰＳ２およびＰＳ３はＬレベルとなる。このた
め、非動作モードにある回路ブロック１のみがパワーダ
ウンモードとなる（以上、図３（ｂ）参照）。

【００２５】（２）回路ブロックを強制的にパワーダウ
ンモードとする場合 本実施形態においては、外部からのスイッチ操作等によ
りイネーブル信号ＥＮ１またはＥＮ２のレベルを切り換
えることができ、この信号レベルの切り換えにより回路
ブロック１または２を強制的にパワーダウンモードとす
ることができる。

【００２６】図３（ｃ）は、選択信号ＳＥＬがＬレベル
であるときにイネーブル信号ＥＮ２がＬレベルとされた
状態を示している。この場合、選択信号ＳＥＬがＬレベ
ルであるため、パワーダウン指示信号ＰＳ１がＨレベル
となる。また、イネーブル信号ＥＮ２がＬレベルとされ
ることにより、パワーダウン指示信号ＰＳ２が強制的に
Ｈレベルとされる。そして、パワーダウン指示信号ＰＳ
１およびＰＳ２がＨレベルとなることにより、パワーダ
ウン指示信号ＰＳ３もＨレベルとされる。このため、回
路ブロック１、２および３がパワーダウンモードとな
る。

【００２７】この状態において、アクセス信号ＡＣ１が
アクティブ状態となると、回路ブロック１が動作モード
となり、切替回路５により回路ブロック１の出力信号Ｓ
1が選択され、回路ブロック３に供給される。また、セ
ットリセットフリップフロップ４１の出力信号がＨレベ
ルとなるため、パワーダウン指示信号ＰＳ２のみがＨレ
ベルとなり、他のパワーダウン指示信号ＰＳ１およびＰ
Ｓ３はＬレベルとなる。このため、非動作モードにある
回路ブロック２のみがパワーダウンモードとなる（以
上、図３（ｄ）参照）。このようにイネーブル信号ＥＮ
２がＬレベルとされている場合は、少なくとも回路ブロ
ック２についてはアクセス信号の発生とは無関係に強制
的にパワーダウンモードとされる。

【００２８】次に、イネーブル信号ＥＮ２に加えて、イ
ネーブル信号ＥＮ１もＬレベルとされると、パワーダウ
ン指示信号ＰＳ１〜ＰＳ３の全てがＨレベルとされる。
この結果、回路ブロック１〜３の全てがパワーダウンモ
ードとなる。

【００２９】以上のように、本実施形態によれば、非動
作モードにある回路ブロックのみがパワーダウン指示信
号ＰＳ１またはＰＳ２によってパワーダウンモードとさ
れるため、動作に影響を与えず、かつ、使用者が非動作
モードにある回路ブロックを意識して制御しなくても自
動的に効率よく低消費電力化を達成することができる。
また、使用者が特定の回路ブロックを強制的にパワーダ
ウンモードとすることもできる。なお、本実施形態では
使用者の便宜を考慮し、強制的にパワーダウンモードと
することが可能な構成としたが、その必要がない場合に
は、図２におけるインバータ４６および４７の各入力端
を電源にプルアップする等の措置を採ればよい。

【００３０】Ｂ．第２の実施形態 一般的にＣＰＵが周辺回路の動作を制御する際には、各
周辺回路に割り当てられたアドレスをアドレスバスに出
力することにより特定の周辺回路をアドレス指定し、こ
のアドレス指定された周辺回路との間でデータバスを介
して制御命令コード、ステータス情報の授受を行うとい
う手順がとられる。本実施形態は、このようなアクセス
の制御を行うためのアクセス制御回路を利用し、各周辺
回路単位で独立にパワーセーブ制御を行うようにしたも
のである。

【００３１】図４は本実施形態の構成を示すものであ
る。この実施形態においては、ＬＳＩ本来の機能を果す
全回路が回路ブロック１１〜１４に分割されている。各
回路ブロック１１〜１４は、各々、ＣＰＵ（図示略）に
よる制御の下で動作する周辺回路であり、アクセス信号
Ｒ／Ｗ１〜Ｒ／Ｗ４により各々独立して動作モードとさ
れる。また、各回路ブロック１１〜１４は、パワーダウ
ン制御用入力端子ＰＤに対してＬレベルの信号が与えら
れることにより、各々独立してパワーダウンモードとさ
れる。アクセス制御回路１０は、本来は各回路ブロック
１１〜１４に対して行われるアクセスを制御するための
回路であるが、本実施形態においてはこのアクセス制御
回路１０により回路ブロック１１〜１４のパワーセーブ
制御が行われる。

【００３２】図５は、アクセス制御回路１０の構成例を
示すものである。この図において、１０１〜１０５はア
ドレスデコーダ回路、１０６〜１１５はＡＮＤゲート、
１１６〜１１９はＮＯＲゲート、１２０はインバータ、
１２１はバスドライバ回路、１２２はレジスタである。

【００３３】アドレスデコード回路１０１〜１０５は、
ＣＰＵからアドレスバス上に出力されたアドレスを識別
するための回路である。この例では図４における回路ブ
ロック１１〜１４および図５におけるレジスタ１２２に
各々所定のアドレスが割り当てられており、これらの各
アドレスがアドレスバスに出力されるとアドレスデコー
ド回路１０１〜１０５からＨレベルの信号が各々出力さ
れる。レジスタ１２２には、５ビットの情報がデータバ
スを介して設定される。この情報により回路ブロック１
１〜１４をパワーダウンモードとするか否かが決定され
る。

【００３４】以下、本実施形態の動作を説明する。ＣＰ
Ｕが回路ブロック１１〜１４のいずれかをアクセスする
場合には、目的とする回路ブロックのアドレスをアドレ
スバスに出力し、リード信号Ｒまたはライト信号Ｗを出
力する。この結果、例えば回路ブロック１１のアドレス
が出力された場合には、アドレスデコード回路１０１か
らＨレベルの出力信号が得られ、リード信号Ｒ（ライト
信号Ｗ）はＡＮＤゲート１０６（１０７）を介しアクセ
ス信号Ｒ／Ｗ１として回路ブロック１１に供給される。
他の回路ブロックをアクセスする場合も同様である。

【００３５】本実施形態におけるパワーセーブ制御は、
レジスタ１２２へのデータ書込により行われる。すなわ
ち、次の通りである。まず、ＣＰＵにより、アドレスバ
ス上にレジスタ１２２に対応したアドレスが出力され、
レジスタ１２２に書込むべきデータがデータバス上に出
力される。この結果、アドレスデコード回路１０５の出
力信号がＨレベルとなる。次いでライト信号Ｗが出力さ
れ、このライト信号ＷがＡＮＤゲート１１５を介してレ
ジスタ１２２のクロック端子に入力される。この結果、
データバス上のデータがレジスタ１２２に書き込まれ
る。

【００３６】レジスタ１２２に書き込まれたデータのう
ち上位４ビットｂ4〜ｂ1は、ＮＯＲゲート１１６〜１１
９を介することにより反転され、回路ブロック１１〜１
４のパワーダウン制御用入力端子ＰＤに各々供給され
る。従って、このレジスタ１２２に所望の４ビットｂ4
〜ｂ1を設定することにより、所望の回路ブロックを強
制的にパワーダウンモードとすることができる。

【００３７】また、レジスタ１２２に記憶される最下位
のビットｂ0は、ＮＯＲゲート１１６〜１１９に供給さ
れる。この最下位ビットｂ0がＨレベルとされることに
より、ＮＯＲゲート１１６〜１１９の出力信号が全てＬ
レベルとなり、全ての回路ブロック１１〜１４が強制的
にパワーダウンモードとされる。

【００３８】そして、この最下位ビットｂ0がＨレベル
とされた状態においては、インバータ１２０の出力信号
がＬレベルとなるため、アドレスバス上のアドレスはア
ドレスデコード回路１０１〜１０４によって無視され
る。従って、この場合、回路ブロック１１〜１４のアク
セスはすべて拒否される。

【００３９】なお、第１の実施形態と同様、回路ブロッ
ク１１〜１４が並行して動作することのない回路ブロッ
クであるならば、所定回路ブロックのアドレスデコード
に連動して他の回路ブロックを自動的にパワーダウンモ
ードとするように構成してもよい。

【００４０】

【発明の効果】本発明によれば、以下の効果が得られ
る。 （１）本発明はアーキテキチュアレベルのパワーセーブ
回路であり、動作電源電圧、ＬＳＩマスク設計レベルの
対応は不要で、容易に動作時の平均消費電力を低減する
ことができる（請求項１〜３）。 （２）個々の回路ブロックが動作状態か否かを自動的に
判別し、判別結果に基づいて各回路ブロックをそれぞれ
自動的にパワーダウンモードに制御するため、回路を利
用するユーザーは特別にパワーマネージメントを意識し
て制御する必要がなく、容易に動作時の平均消費電力低
減を実現できる（請求項２）。 （３）個々の回路ブロック単位で、パワーダウン機能を
備えているので、回路全体の非動作時パワーダウン制御
を容易に実現できる（請求項１〜３）。

【図面の簡単な説明】

【図１】 この発明の第１の実施形態の構成を示すブロ
ック図である。

【図２】 同実施形態のオートパワーセーブ制御回路の
構成を示すブロック図である。

【図３】 同実施形態の動作を示すタイムチャートであ
る。

【図４】 この発明の第２の実施形態の構成を示すブロ
ック図である。

【図５】 同実施形態のアクセス制御回路の構成を示す
ブロック図である。

【符号の説明】

１，２，３，１１〜１４……回路ブロック、４……オー
トパワー制御回路、１０……アクセス制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 各々機能的に独立し、かつ、独立してパ
   ワーダウンモードとし得る複数の回路ブロックと、各回
   路ブロックのうち動作状態でない回路ブロックを選択的
   にパワーダウンモードとするパワーセーブ制御手段を具
   備することを特徴とするパワーセーブ機能付回路。
2. 【請求項２】 前記パワーセーブ制御手段が、前記各回
   路ブロックを選択する信号に基づいて前記動作状態でな
   い回路ブロックを検知する手段を具備することを特徴と
   する請求項１記載のパワーセーブ機能付回路。
3. 【請求項３】 各々機能的に独立し、かつ、独立してパ
   ワーダウンモードとし得る複数の回路ブロックと、各回
   路ブロックをパワーダウンモードとするか否かを決定す
   る情報を記憶する書込み可能な記憶手段とを具備するこ
   とを特徴とするパワーセーブ機能付回路。