JPH09231749A

JPH09231749A - 電圧供給回路

Info

Publication number: JPH09231749A
Application number: JP8034877A
Authority: JP
Inventors: Masayoshi Nomura; 政由野村
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1996-02-22
Filing date: 1996-02-22
Publication date: 1997-09-05
Anticipated expiration: 2016-02-22
Also published as: JP3933217B2

Abstract

(57)【要約】【課題】消費電力を低減でき、ＩＣチップ面積の増大
を制限できる電圧供給回路を実現する。【解決手段】電圧供給回路を内部メモリ用ＶＰＰ電圧
供給回路５０とアウトプット部用ＶＰＰＯ電圧供給回路
５１とに分割し、ＶＰＰＯ電圧供給回路５１にデータ変
化によるポンプ回路３０を設け、データ変化が検出され
たときのみに、それを示すデータ変化信号ＹＤＴＤ，Ｃ
ＤＴＤをＶＰＰＯ制御回路２０に出力し、ポンピングを
制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２を発
生し、ＶＰＰＯハイパワーポンプ２３，２４に出力し、
これらのポンピング回路によって高電圧のＶＰＰＯ電圧
を発生し、データアウトプットドライバに供給するの
で、データの変化が検出されたときのみにデータ出力部
にＶＰＰＯ電圧を供給し、無駄な電力の消費が抑えられ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば、半導体
記憶装置などに適用される電圧供給回路に関するもので
ある。

【０００２】

【従来の技術】近年、ＤＲＡＭの大容量化、高速化と低
消費電力化が進み、画像処理に利用されるケースが増え
て来ている。図６はＤＲＡＭによって構成されたフィル
ードメモリ８０の概念を示す図である。フィルードメモ
リはテレビジョン信号等の画像信号を１フィルード／１
フレーム単位で蓄積したり、遅延させたりするための画
像信号処理用メモリである。

【０００３】図６に示すように、Ｎ番目のフィルード／
フレームの画像信号がフィルードメモリ８０に蓄積さ
れ、一定の遅延時間後出力される。このようなフィルー
ドメモリ８０には高速なサンプリング周波数に対応する
サイクルおよびアクセス時間が要求され、また、画像デ
ータのリアルタイム処理が可能な非同期リード／ライト
が必要であり、さらに画像データを複数個蓄積するため
の大容量が求められている。

【０００４】図７はフィルードメモリ８０の構成を示す
図である。図７において、６０はメモリアレイ、６１は
書き込み（ライト）用アドレスポインタ、６２はライト
用データレジスタ、６３は読み出し（リード）用アドレ
スポインタ、６４はリード用データレジスタ、６５はラ
イト／リード／リフレッシュ制御回路、６６はリフレッ
シュタイマをそれぞれ示している。

【０００５】一般的に、膨大な量の画像データを記憶す
るためにメモリアレイ６０は高集積度のＤＲＡＭによっ
て構成されている。また、データの入出力部には高速な
サンプリング周波数に追従し、非同期リード／ライト動
作が可能なように、入力部と出力部とが分離され、それ
ぞれにデータレジスタが設けられている。さらに、自動
的に行アドレスを発生してリフレッシュを行うリフレッ
シュ動作およびライト／リード動作を制御するためのラ
イト／リード／リフレッシュ制御回路６５が設けられて
いる。また、リフレッシュのタイミングを制御するため
のリフレッシュタイマも設けられている。

【０００６】なお、図７に示すフィルードメモリ８０の
基本動作としては、ライト系およびリード系がそれぞれ
独立したクロック信号、イネーブル信号により制御さ
れ、ライト用データレジスタ６２およびリード用データ
レジスタ６３とメモリアレイ６０との間のデータの転送
が、内部で自動制御されている。

【０００７】フィルードメモリ８０には、メモリアレイ
６０のワード線、周辺回路のアウトプットドライバ（出
力系駆動回路）などのゲート電圧昇圧用高電圧ＶＰＰを
発生するために、ＶＰＰ電圧供給回路が設けられてい
る。図８はＶＰＰ電圧供給回路５０ａの構成を示すブロ
ック図である。図８において、１０はＶＰＰレベルセン
サ、１１はＶＰＰ制御回路、１２はＶＰＰスタンバイポ
ンプ、１３はＶＰＰハイパワーポンプ、１４はＡＴＤ
（Address Transition Detection）ポンプ、１５はＤＦ
Ｔ(Design Ｆor Test)ポンプ、１６はＶＰＰクランパ／
リミッタ(Clamper/Limiter) 、１００はＶＰＰ電圧出力
端子をそれぞれ示している。

【０００８】図８に示すように、ＶＰＰレベルセンサ１
０はＶＰＰ電圧出力端子１００からフィードバックされ
たＶＰＰ電圧を受け、ＶＰＰ電圧のレベルに応じてＶＰ
Ｐ制御回路１１に制御信号ＶＰＣを出力する。ＶＰＰ制
御回路１１はＶＰＰレベルセンサ１０からの制御信号Ｖ
ＰＣおよび外部回路からのＶＰＰ制御信号を受け、これ
らの信号に応じてＶＰＰスタンバイポンプ１２、ＶＰＰ
ハイパワーポンプ１３、ＡＴＤポンプ１４、ＤＦＴポン
プ１５およびＶＰＰクランパ／リミッタ１６にそれぞれ
オン／オフ制御信号を出力する。

【０００９】たとえば、スタンバイ時に、ＶＰＰ制御回
路１１がスタンバイポンプ１２にアクティブなオン／オ
フ制御信号を出力し、スタンバイポンプ１２にＶＰＰ電
圧を発生させる。そして、スタンバイポンプ１２によっ
て発生されたＶＰＰ電圧がＶＰＰ電圧出力端子１００に
出力される。

【００１０】メモリアレイがアクティブ時に、ＶＰＰ制
御回路１１がハイパワーポンプ１３にアクティブなオン
／オフ制御信号を出力し、ＶＰＰハイパワーポンプ１３
を動作させ、ＶＰＰ電圧を発生させ、ＶＰＰ電圧出力端
子１００に出力する。

【００１１】また、メモリのページモード時に、ＶＰＰ
制御回路１１がＡＴＤポンプ１４にアクティブなオン／
オフ制御信号を出力し、ＡＴＤポンプ１４を動作させ、
ＶＰＰ電圧を発生させる。

【００１２】テストモード時に、ＶＰＰ制御回路１１が
ＤＦＴポンプ１５にアクティブなオン／オフ制御信号を
出力し、ＤＦＴポンプ１５を動作させ、ＶＰＰ電圧を発
生させる。

【００１３】さらに、ＶＰＰ電圧出力端子１００に出力
されたＶＰＰ電圧が所定の電圧値を越えた場合、ＶＰＰ
制御回路１１がＶＰＰクランパ／リミッタ１６にアクテ
ィブな制御信号を出力し、ＶＰＰクランパ／リミッタ１
６が動作し、ＶＰＰ電圧出力端子１００に出力されたＶ
ＰＰ電圧が所定の範囲内に制御される。また、テストモ
ードなどのときに、ＶＰＰクランパ／リミッタ１６によ
って、ＶＰＰ電圧は電源電圧にクランプされる。

【００１４】このように、ＶＰＰレベルセンサ１０によ
ってＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧
が常に検出され、ＶＰＰ電圧が低くなったとき、ＶＰＰ
電圧供給回路５０ａのポンピング動作を強めるための制
御信号ＶＰＣがＶＰＰ制御回路１１に出力される。

【００１５】

【発明が解決しようとする課題】ところで、上述した従
来のＶＰＰ電圧供給回路５０ａにおいては、アウトプッ
トドライバ用のポンプ回路として、ＡＴＤポンプ１４が
設けられている。ＡＴＤポンプ１４はページモード、Ｓ
ＣＤ(Static Column Decoder) モード時にアドレス変化
検出信号を受け動作する。この場合、アドレスの変化に
対して、データも変化することが前提となっているが、
実際の場合、アドレスが変化する場合、データが変化す
るかしないかが分からない。同じデータが長く連続する
場合も考えられる。同じデータが続いた場合、アウトプ
ットドライバは動作しないので、ＶＰＰ電圧供給回路が
ポンプする必要がない。したがって、ＡＴＤポンプ１４
における制御方法では無駄な電力を消費してしまうとい
う問題がある。

【００１６】これを防ぐため、ＡＴＤポンプ１４を使用
せずに、ＶＰＰレベルの検出のみに依存する方法もある
が、レベル検出回路は潜在的に過渡特性が良くないの
で、ＶＰＰ電圧の変動を低減するための平滑化コンデン
サ容量を大きくしなければならず、ＩＣチップ面積を増
大させてしまうという問題点がある。

【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、消費電力を低減でき、ＩＣチッ
プ面積の増大を制限できる電圧供給回路を提供すること
にある。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の電圧供給回路は、データ出力系にデータ出
力用駆動電圧を供給する電圧供給回路であって、上記デ
ータ出力系への入力データの変化の有無を検出し、デー
タの変化があった場合にデータ変化検出信号を出力する
データ変化検出手段と、上記データ変化検出信号を受け
て、上記データ出力系へのデータ出力用駆動電圧を発生
し、当該データ出力系に供給する電圧発生手段とを有す
る。

【００１９】また、本発明では、上記データ変化検出手
段は、各データを構成するビット毎にその変化の有無を
検出して上記データ変化検出信号を出力する。

【００２０】さらに、本発明では、上記データ変化検出
手段は、データを構成するビット中の変化したデータビ
ットの数に対応した内容の上記データ変化検出信号を出
力し、上記電圧発生手段は、上記データ変化検出信号の
内容に対応したレベルの電圧を発生する。

【００２１】本発明によれば、電圧供給回路には、デー
タの変化の有無を検出するデータ変化検出手段が設けら
れ、当該データ変化検出手段によってデータ出力系に入
力されたデータの変化があったとき、それに応じたデー
タ変化検出信号が生成され、出力される。

【００２２】そして、電圧発生手段においては、データ
変化検出信号に応じて電圧が発生され、データ出力系の
駆動回路に供給される。その結果、データ出力部では、
出力データに変化があるときのみデータ出力駆動回路に
電圧が供給され、それ以外のとき電圧が供給されず、デ
ータ出力部の消費電力の低減が図れる。さらに、発生さ
れた電圧のレベル変動が少ないので、平滑用コンデンサ
の容量を小さくて済み、ＩＣチップのサイズの増加を抑
制できる。

【００２３】また、本発明によれば、出力データの変化
するビット数に応じた内容のデータ変化検出信号が生成
され、当該データ変化検出信号のレベルに応じたレベル
の電圧が電圧発生手段によって発生されるので、データ
変化のあったビット数に応じて電荷のチャージ量が調整
され、消費電力がさらに低減できる。

【００２４】

【発明の実施の形態】第１実施形態図１は、本発明に係る電圧供給回路の第１の実施形態を
示す概念図である。図１において、１０ａはＶＰＰレベ
ルセンサ（ＶＰＳ）、１１ａはＶＰＰ制御回路（ＶＰＰ
ＣＴＬ）、１２ａはＶＰＰスタンバイポンプ（ＶＰＳＰ
ＭＰ）、１３ａはＶＰＰハイパワーポンプ（ＶＰＨＰＭ
Ｐ）、１５ａはＶＰＰ緊急時ポンプ（ＶＰＥＭＰＭ
Ｐ）、１６ａはＶＰＰクランパ／リミッタ（ＶＰＰＣＬ
ＡＭＰ）、１０ｂはＶＰＰＯレベルセンサ（ＶＰＯ
Ｓ）、１２ｂはＶＰＰＯスタンバイポンプ（ＶＰＯＳＰ
ＭＰ）、１６ｂはＶＰＰＯクランパ／リミッタ（ＶＰＯ
ＣＬＡＭＰ）、１７はＶＰＰＯイネーブル制御回路、１
８はＹデータ変化検出回路（ＶＰＹＤＴＤ）、１９はＣ
データ変化検出回路（ＶＰＣＤＴＤ）、２０はＶＰＰＯ
制御回路（ＶＰＲＯＳＣ）、２１，２２はＶＰＰＯ緊急
時ポンプ（ＶＰＯＥＹＰＭＰ，ＶＰＯＥＣＰＭＰ）、２
３，２４はＶＰＰＯハイパワーポンプ（ＶＰＯＨＰＭＰ
−１，ＶＰＯＨＰＭＰ−２）、３０はデータ変化による
ポンプ回路、５０はＶＰＰ電圧供給回路、５１はＶＰＰ
Ｏ電圧供給回路、１００はＶＰＰ電圧出力端子、１０１
はＶＰＰＯ電圧出力端子をそれぞれ示している。

【００２５】図示のように、本実施形態におけるＶＰＰ
回路はＶＰＰ電圧供給回路５０とＶＰＰＯ電圧供給回路
５１の二つによって構成されている。フィルードメモリ
の場合、内部メモリ部とリードクロック信号によって制
御されたデータ出力部は、非同期動作するので、ノイズ
の相互干渉を防ぐため、メモリ部専用ＶＰＰ電圧とアウ
トプットドライバ（出力駆動回路）専用のＶＰＰＯ電圧
はそれぞれＶＰＰ電圧供給回路５０およびＶＰＰＯ電圧
供給回路５１によって発生される。そしてＶＰＰＯ電圧
供給回路５１の中にデータ変化に応じて昇圧電圧を得る
チャージポンプ回路３０が設けられ、このチャージポン
プ回路３０がデータの変化を検出し、データが変化した
ときのみにＶＰＰＯ電圧を発生するようにそのポンピン
グ回路を動作させ、ＶＰＰＯ電圧を発生させてＶＰＰＯ
電圧出力端子１０１に出力する。

【００２６】図１に示すように、データ変化によるポン
プ回路３０はＹデータ変化検出回路１８、Ｃデータ変化
検出回路１９、ＶＰＰＯ制御回路２０およびＶＰＰＯハ
イパワーポンプ２３，２４によって構成されている。Ｙ
データ変化検出回路１８は画像データの中のＹデータの
変化を検出し、Ｙデータの変化が検出されたとき、ＶＰ
ＰＯ制御回路２０にＹデータ変化信号ＹＤＴＤを出力す
る。Ｃデータ変化検出回路１９は画像データの中のＣデ
ータの変化を検出し、Ｃデータの変化が検出されたと
き、ＶＰＰＯ制御回路２０にＣデータ変化信号ＣＤＴＤ
を出力する。ＶＰＰＯ制御回路２０はＶＰＰＯレベルセ
ンサ１０ｂからの制御信号ＶＰＯＣおよびＹデータ変化
検出回路１８からのＹデータ変化信号ＹＤＴＤとＣデー
タ変化検出回路１９からのＣデータ変化信号ＣＤＴＤを
受け、これらの制御信号に応じてＶＰＰＯハイパワーポ
ンプ２３，２４にポンピングを制御する発振信号ＶＰＲ
ＯＳＣ１，ＶＰＲＯＳＣ２をそれぞれ出力する。

【００２７】ＶＰＰＯハイパワーポンプ２３，２４はＶ
ＰＰＯ制御回路２０からのポンピングを制御する発振信
号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２およびＶＰＰ制御回
路１１ａからのオン／オフ制御信号ＶＰＨＰＥＮを受
け、これらの制御信号に応じてポンピング動作を行い、
ＶＰＰＯ電圧を発生し、ＶＰＰＯ電圧出力端子１０１に
出力する。

【００２８】ＶＰＰ電圧供給回路５０はＶＰＰレベルセ
ンサ１０ａ、ＶＰＰ制御回路１１ａ、ＶＰＰスタンバイ
ポンプ１２ａ、ＶＰＰクランパ／リミッタ１６ａ、ＶＰ
Ｐハイパワーポンプ１３ａおよびＶＰＰ緊急時ポンプ１
５ａによって構成されている。

【００２９】ＶＰＰレベルセンサ１０ａはフィードバッ
クされたＶＰＰ電圧出力端子１００のＶＰＰ電圧を受
け、ＶＰＰ電圧レベルに応じてＶＰＰ制御回路１１ａに
制御信号ＶＰＣを出力する。ＶＰＰ制御回路１１ａはＶ
ＰＰレベルセンサ１０ａからの制御信号ＶＰＣを受け、
それに応じてＶＰＰスタンバイポンプ１２ａ、ＶＰＰク
ランパ／リミッタ１６ａ、ＶＰＰハイパワーポンプ１３
ａおよびＶＰＰ緊急時ポンプ１５ａにそれぞれオン／オ
フ制御信号ＶＰＳＥＮ，ＶＰＣＬＭＰ，ＶＰＨＰＥＮお
よびＶＰＥＭＥＮを出力する。

【００３０】たとえば、スタンバイ時に、ＶＰＰ制御回
路１１ａはアクティブなオン／オフ制御信号ＶＰＳＥＮ
をＶＰＰスタンバイポンプ１２ａに出力し、メモリアク
ティブ時に、ＶＰＰ制御回路１１ａはアクティブなオン
／オフ制御信号ＶＰＨＰＥＮをＶＰＰハイパワーポンプ
１３ａに出力し、緊急時にＶＰＰ制御回路１１ａはアク
ティブなオン／オフ制御信号ＶＰＥＭＥＮをＶＰＰ緊急
時ポンプ１５ａに出力する。また、ＶＰＰ電圧出力端子
１００に出力されたＶＰＰ電圧のレベルが所定の電圧値
を越えた場合、ＶＰＰ制御回路１１ａはＶＰＰクランパ
／リミッタ１６ａにアクティブなオン／オフ制御信号Ｖ
ＰＣＬＭＰを出力し、ＶＰＰクランパ／リミッタ１６ａ
を動作させ、ポンピング回路によって出力されたＶＰＰ
電圧のレベルを所定の範囲内に制限する。

【００３１】ＶＰＰスタンバイポンプ１２ａはＶＰＰ制
御回路１１ａからアクティブなオン／オフ制御信号ＶＰ
ＳＥＮを受けたときポンピング動作を行い、ＶＰＰ電圧
を発生し、ＶＰＰ電圧出力端子１００に出力する。ＶＰ
Ｐハイパワーポンプ１３ａはＶＰＰ制御回路１１ａから
アクティブなオン／オフ制御信号ＶＰＨＰＥＮを受けた
ときポンピング動作を行い、ＶＰＰ電圧を発生し、ＶＰ
Ｐ電圧出力端子１００に出力する。ＶＰＰ緊急時ポンプ
１５ａはＶＰＰ制御回路１１ａからアクティブなオン／
オフ制御信号ＶＰＥＭＥＮを受けたときポンピング動作
を行い、ＶＰＰ電圧を発生し、ＶＰＰ電圧出力端子１０
０に出力する。ＶＰＰクランパ／リミッタ１６ａはＶＰ
Ｐ制御回路１１ａからアクティブオン／オフ制御信号Ｖ
ＰＣＬＭＰを受けたとき、電圧クランパ／リミッタとし
て動作し、ＶＰＰ電圧のレベルを所定の範囲内に制限す
る。

【００３２】ＶＰＰＯ電圧供給回路５１はＶＰＰＯレベ
ルセンサ１０ｂ、ＶＰＰＯイネーブル制御回路１７、Ｖ
ＰＰＯスタンバイポンプ１２ｂ、ＶＰＰＯクランパ／リ
ミッタ１６ｂ、ＶＰＰＯ緊急時ポンプ２１，２２および
データ変化によるポンプ回路３０によって構成されてい
る。

【００３３】ＶＰＰＯレベルセンサ１０ｂはフィードバ
ックされたＶＰＰＯ電圧出力端子１０１のＶＰＰＯ電圧
を受け、ＶＰＰＯ電圧レベルに応じて制御信号ＶＰＯＣ
を発生し、ＶＰＰＯイネーブル制御回路１７およびデー
タ変化によるポンプ回路３０中のＶＰＰＯ制御回路２０
にそれぞれ出力する。

【００３４】ＶＰＰＯイネーブル制御回路１７はＶＰＰ
Ｏレベルセンサ１０ｂからの制御信号ＶＰＯＣを受け、
それに応じてポンピングを制御する発振信号ＶＰＯＥＹ
ＯＳＣ，ＶＰＯＥＣＯＳＣを発生し、ＶＰＰＯ緊急時ポ
ンプ２１，２２にそれぞれ出力する。

【００３５】ＶＰＰＯ緊急時ポンプ２１，２２はＶＰＰ
Ｏイネーブル制御回路１７からポンピングを制御する発
振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣおよびＶＰ
Ｐ制御回路１１ａからのオン／オフ制御信号ＶＰＯＥＥ
Ｎを受け、これらの信号に応じてポンピング動作を行
い、ＶＰＰＯ電圧を発生し、ＶＰＰＯ電圧出力端子１０
１に出力する。

【００３６】以下、上記のＶＰＰ電圧供給回路およびＶ
ＰＰＯ電圧供給回路の構成に基づき、本実施形態におけ
るこれらの回路の動作について説明する。ＶＰＰ電圧供
給回路５０において、ＶＰＰレベルセンサ１０ａによっ
てＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧の
レベルが検出され、ＶＰＰ電圧のレベルに応じて制御信
号ＶＰＣが発生され、ＶＰＰ制御回路１１ａに入力され
る。

【００３７】ＶＰＰ制御回路１１ａがＶＰＰレベルセン
サ１０ａからの制御信号ＶＰＣを受け、この制御信号Ｖ
ＰＣに応じてＶＰＰスタンバイポンプ１２ａ、ＶＰＰハ
イパワーポンプ１３ａ、ＶＰＰ緊急時ポンプ１５ａおよ
びＶＰＰクランパ／リミッタ１６ａにそれぞれオン／オ
フ制御信号が出力される。

【００３８】なお、ＶＰＰレベルセンサ１０ａ、ＶＰＰ
制御回路１１ａは外部回路からの制御信号ＲＡＳ１，Ｉ
ＳＹＳＥ２などを受け、これらの制御信号に制御され
る。たとえば、システム初期化イネーブル信号ＩＳＹＳ
Ｅ２がアクティブ状態に設定されたとき、ＶＰＰレベル
センサ１０ａおよびＶＰＰ制御回路１１ａが初期化され
る。

【００３９】ＶＰＰスタンバイポンプ１２ａ、ＶＰＰハ
イパワーポンプ１３ａ、ＶＰＰ緊急時ポンプ１５ａによ
って構成されたポンピング回路がＶＰＰ制御回路１１ａ
からのオン／オフ制御信号によって制御され、それぞれ
の制御信号に応じて、所定のポンピング回路が動作し、
ＶＰＰ電圧が発生され、ＶＰＰ電圧出力端子１００に出
力される。また、ポンピング回路によって発生されたＶ
ＰＰ電圧のレベルが所定値を越えたとき、ＶＰＰ制御回
路１１ａからの制御信号ＶＰＣＬＭＰによってＶＰＰク
ランパ／リミッタ１６ａが動作し、ＶＰＰ電圧のレベル
が所定の範囲内に制限される。なお、これらのポンピン
グ回路およびクランパ／リミッタは外部回路からの制御
信号ＶＢＨＬＯＳＣＥ２，ＲＡＳ１などを受け、これら
の制御信号によってそれぞれの動作が制御される。

【００４０】一方、ＶＰＰＯ電圧供給回路においては、
ＶＰＰＯレベルセンサ１０ｂによってＶＰＰＯ電圧出力
端子１０１に出力されたＶＰＰＯ電圧のレベルが検出さ
れ、ＶＰＰＯ電圧のレベルに応じてＶＰＰＯ制御信号Ｖ
ＰＯＣが発生され、ＶＰＰＯイネーブル制御回路１７お
よびＶＰＰＯ制御回路２０にそれぞれ入力される。

【００４１】ＶＰＰＯイネーブル制御回路１７によって
ポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰ
ＯＥＣＯＳＣが発生され、それぞれＶＰＰＯ緊急時ポン
プ２１、２２に出力される。そして、ＶＰＰＯ緊急時ポ
ンプ２１、２２がＶＰＰ制御回路１１ａからのオン／オ
フ制御信号ＶＰＯＥＥＮを受け、さらにＶＰＰＯイネー
ブル制御回路１７からのポンピングを制御する発振信号
ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣを受け、緊急時に
動作し、ＶＰＰＯ電圧が発生され、ＶＰＰＯ電圧出力端
子１０１に出力される。なお、ＶＰＰＯイネーブル制御
回路１７が外部回路からのクロック信号ＲＣＰ，制御信
号ＩＳＹＳＥ３などを受け、これらの制御信号によって
動作が制御される。たとえば、クロック信号ＲＣＰによ
って動作のタイミングが制御され、システム初期化イネ
ーブル信号ＩＳＹＳＥ３がアクティブ状態に設定された
とき初期化される。

【００４２】データ変化によるポンプ回路３０において
は、Ｙデータ変化検出回路１８およびＣデータ変化検出
回路１９によって、データを構成する二種類の信号、す
なわち、ＹデータおよびＣデータの変化が検出され、こ
れらのデータの変化が検出されたとき、それぞれのデー
タの変化を示すＹデータ変化信号ＹＤＴＤとＣデータ変
化信号ＣＤＴＤが発生され、ＶＰＰＯ制御回路２０に入
力される。

【００４３】ＶＰＰＯ制御回路２０によって、ＶＰＰＯ
レベルセンサ１０ｂおよびＹデータ変化検出回路１８、
Ｃデータ変化検出回路１９からの制御信号に応じてポン
ピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳ
Ｃ２が発生され、ＶＰＰＯハイパワーポンプ２３、２４
にそれぞれ入力される。なお、ＶＰＰＯ制御回路２０は
回路からのクロック信号ＲＣＰおよび制御信号ＩＳＹＳ
Ｅ３によって、動作が制御される。たとえば、クロック
信号ＲＣＰによって、動作がタイミングが制御され、シ
ステム初期化イネーブル信号ＩＳＹＳＥ３がアクティブ
状態に設定されたとき初期化される。

【００４４】ＶＰＰＯハイパワーポンプ２３、２４によ
って、ＶＰＰＯ制御回路２０からのポンピングを制御す
る発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２およびＶＰ
Ｐ制御回路１１ａからのオン／オフ制御信号ＶＰＨＰＥ
Ｎに応じて、ＶＰＰＯ電圧が発生され、ＶＰＰＯ電圧出
力端子１０１に出力される。

【００４５】上述したように、ＶＰＰ電圧供給回路５０
およびＶＰＰＯ電圧供給回路５１によって、ＶＰＰ電圧
およびＶＰＰＯ電圧がそれぞれ発生され、ＶＰＰ電圧出
力端子１００およびＶＰＰＯ電圧出力端子１０１に出力
される。さらに、ＶＰＰＯ電圧供給回路５１の中にデー
タ変化によるポンプ回路３０が設けられ、データの変化
が検出されたときのみに、ＶＰＰＯ電圧を発生するポン
ピング回路２３、２４が動作し、ＶＰＰＯ電圧が発生さ
れ、出力される。この結果、データの変化に応じてＶＰ
ＰＯが発生され、データのアウトプット部にＶＰＰＯ電
圧が供給されるので、データのアウトプットドライバな
どの出力部に無駄な電力の消費が抑えられる。

【００４６】図２は本実施形態におけるＹデータ変化検
出回路（ＶＰＹＤＴＤ）１８、Ｃデータ変化検出回路
（ＶＰＣＤＴＤ）１９およびＶＰＰＯ制御回路（ＶＰＲ
ＯＳＣ）２０の構成を示す回路図である。図２におい
て、ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７
はエクスクルーシブ・オア（Ｅｘ．ＯＲ）回路によって
構成された比較回路、ＹＤＬＹ０〜ＹＤＬＹ７、ＣＤＬ
Ｙ０〜ＣＤＬＹ７はＤフリップフロップによって構成さ
れた遅延回路、ＯＲＧはオア回路、ＴＦＦはＴフリップ
フロップをそれぞれ示している。

【００４７】なお、図２に示すように、本実施形態にお
いては、データがＹデータとＣデータの属性の異なる２
種類の信号から構成され、それぞれのデータが８ビット
を有する。さらに、８ビットのＹデータはＹデータ変化
検出回路１８の入力端子ＹＤＯ＿０〜ＹＤＯ＿７に入力
され、８ビットのＣデータはＣデータ変化検出回路１９
の入力端子ＣＤＯ＿０〜ＣＤＯ＿７にそれぞれ入力され
る。

【００４８】入力されたＹデータおよびＣデータのデー
タがエクスクルーシブ・オア回路によって構成された比
較回路ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ
７の一方の入力端子に入力され、さらにＤフリップフロ
ップによって構成された遅延回路ＹＤＬＹ０〜ＹＤＬＹ
７、ＣＤＬＹ０〜ＣＤＬＹ７を介して比較回路ＹＣＭＰ
０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７のもう一方の
入力端子に入力される。なお、これらの遅延回路ＹＤＬ
Ｙ０〜ＹＤＬＹ７、ＣＤＬＹ０〜ＣＤＬＹ７の遅延タイ
ミングはリード系のクロック信号ＲＣＰによって制御さ
れる。

【００４９】比較回路ＹＣＭ５０〜ＹＣＭＰ７、ＣＣＭ
Ｐ０〜ＣＣＭＰ７の出力信号ＹＤＴＤ０〜ＹＤＴＤ７お
よびＣＤＴＤ０〜ＣＤＴＤ７はオア回路ＯＲＧの入力端
子に入力され、オア回路ＯＲＧの出力端子がＴフリップ
フロップＴＦＦのＴ入力端子に接続されている。Ｔフリ
ップフロップＴＦＦの出力端子にポンピングを制御する
発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２がそれぞれ出
力される。なお、ＴフリップフロップＴＦＦの動作タイ
ミングもクロック信号ＲＣＰによって制御される。

【００５０】図２に示すように、Ｙデータ変化検出回路
１８において、Ｙデータの各ビットと遅延回路ＹＤＬＹ
０〜ＹＤＬＹ７によってクロック信号ＲＣＰの１周期分
遅延された前回のＹデータの各ビットとがそれぞれ比較
回路ＹＣＭＰ０〜ＹＣＭＰ７に入力され、エクスクルー
シブ・オア回路によって構成された比較回路ＹＣＭＰ０
〜ＹＣＭＰ７によって比較される。Ｙデータの変化があ
る場合、所定の比較回路ＹＣＭＰｘ（ｘ＝０，１，…，
７）の出力端子にハイレベルの信号ＹＤＴＤｘが出力さ
れる。一方、Ｙデータの変化がない場合、比較回路ＹＣ
ＭＰ０〜ＹＣＭＰ７はローレベルの信号ＹＤＴＤ０〜Ｙ
ＤＴＤ７が出力される。

【００５１】Ｃデータ変化検出回路１９において、Ｃデ
ータの各ビットと遅延回路ＣＤＬＹ０〜ＣＤＬＹ７によ
ってクロック信号ＲＣＰ１周期分遅延された前回のＣデ
ータの各ビットとがそれぞれ比較回路ＣＣＭＰ０〜ＣＣ
ＭＰ７に入力され、エクスクルーシブ・オア回路によっ
て構成された比較回路ＹＣＭＰ０〜ＹＣＭＰ７によって
比較される。Ｃデータの変化がある場合、所定の比較回
路ＣＣＭＰｘ（ｘ＝０，１，…，７）の出力端子にハイ
レベルの信号ＣＤＴＤｘが出力される。一方、Ｃデータ
の変化がない場合、比較回路ＣＣＭＰ０〜ＣＣＭＰ７は
ローレベルの信号ＣＤＴＤ０〜ＣＤＴＤ７が出力され
る。

【００５２】ＶＰＰＯ制御回路２０において、比較回路
ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７によ
って出力された信号がオア回路ＯＲＧの入力端子に入力
され、ＹデータまたはＣデータに変化がある場合、オア
回路ＯＲＧの出力端子にハイレベルの信号が出力され、
ＴフリップフロップＴＦＦのＴ入力端子に入力されるの
で、ＴフリップフロップＴＦＦの出力端子にハイレベル
とローレベルを相互にとるポンピングを制御する発振信
号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２が出力されるので、
ＶＰＰＯハイパワーポンプ２３，２４が動作し、ＶＰＰ
Ｏ電圧が発生され、アウトプットドライバにＶＰＰＯ電
圧が供給される。。

【００５３】一方、ＹデータとＣデータに変化がない場
合、オア回路ＯＲＧの出力端子にローレベルの信号が出
力され、ＴフリップフロップＴＦＦのＴ入力端子に入力
されるので、ＴフリップフロップＴＦＦの出力信号レベ
ルが保持されるので、ＶＰＰＯハイパワーポンプ２３，
２４が動作せず、アウトプットドライバにＶＰＰＯ電圧
が供給されることなく、無駄な電力の消費が抑えられ
る。

【００５４】図３がデータ変化によるポンプ回路３０に
おける動作のタイミングを示すタイミングチャートであ
る。図示のように、クロック信号ＲＣＰはハイレベルと
ローレベルを相互にとる信号である。そして、Ｙ信号変
化検出回路１８に入力された、たとえば、８ビットのＹ
データまたはＣ信号変化検出回路１９に入力された、た
とえば、８ビットのＣデータのあるデータＹＤＯ＿ｘあ
るいはＣＤＯ＿ｘが変化したとき、Ｙ信号変化検出回路
１８またはＣ信号変化検出回路１９の出力信号ＹＤＴＤ
ｘまたはＣＤＴＤｘがハイレベルとなる。

【００５５】ＶＰＰＯ制御回路２０において、オア回路
ＯＲＧによってハイレベルの信号が出力され、Ｔフリッ
プフロップＴＦＦのＴ端子に入力される結果、図３に示
すように、クロック信号ＲＣＰの次回の立ち上がりエッ
ジで、ＴフリップフロップＴＦＦの出力信号が反転され
る。

【００５６】一方、ＹデータおよびＣデータが変化しな
いとき、Ｙ信号変化検出回路１８およびＣ信号変化検出
回路１９によってローレベルの信号が出力される。そし
て、ＶＰＰＯ制御回路２０において、オア回路ＯＲＧに
よってローレベルの信号が出力され、Ｔフリップフロッ
プＴＦＦのＴ端子に入力される。その結果、Ｔフリップ
フロップＴＦＦの出力信号レベルが一定に保持される。

【００５７】ＴフリップフロップＴＦＦの出力信号およ
び反転出力信号がポンピングを制御する発振信号ＶＰＲ
ＯＳＣ１，ＶＰＲＯＳＣ２としてＶＰＰＯハイパワーポ
ンプ２３，２４に入力されるので、ポンピングを制御す
る発振信号ＶＰＲＯＳＣ１の立ち上がりエッジでＶＰＰ
Ｏハイパワーポンプ（ＶＰＯＨＰＭＰ−１）２３がポン
ピング動作が行われ、ＶＰＰＯ電圧が発生される。ま
た、ポンピングを制御する発振信号ＶＰＲＯＳＣ２の立
ち上がりエッジでＶＰＰＯハイパワーポンプ（ＶＰＯＨ
ＰＭＰ−２）２４がポンピング動作が行われ、ＶＰＰＯ
電圧が発生される。

【００５８】図４はチャージポンプ回路によって構成さ
れたＶＰＰＯハイパワーポンプ２３，２４の構成を示す
回路図である。なお、ＶＰＰＯハイパワーポンプ２３と
ＶＰＰＯハイパワーポンプ２４とが同様な構成を有する
ので、図４はその一つ、たとえば、ＶＰＰＯハイパワー
ポンプ（ＶＰＯＨＭＰＭ−１）２３の回路図のみを示し
ている。

【００５９】図４において、１は電源電圧Ｖ_CC供給線、
２は接地線、２００はポンピングを制御する発振信号Ｖ
ＰＲＯＳＣ１の入力端子、２０１はオン／オフ制御信号
ＶＰＨＰＥＮの入力端子、２０２はナンド（ＮＡＮＤ）
回路、２０３，２０４はインバータ、２０５，２０６は
遅延回路で、たとえば、１ナノ秒（１ｎｓ）の遅延時間
を提供する遅延回路、２０７はインバータ、２０８はノ
ア（ＮＯＲ）回路、２０９はＮＡＮＤ回路、２１０，２
１１，…，２１５はインバータ、Ｄ₁，Ｄ₂，Ｄ₃はダ
イオード、Ｃ₁，Ｃ₂，Ｃ₃，Ｃ₄はキャパシタ、ＳＷ
₁，ＳＷ₂，ＳＷ₃，ＳＷ₄はスイッチ回路、ＮＴ₁，
ＮＴ₂，…，ＮＴ₈はｎＭＯＳトランジスタ、２２０は
出力端子をそれぞれ示している。

【００６０】ポンピングを制御する発振信号ＶＰＲＯＳ
Ｃ１の入力端子２００およびオン／オフ制御信号ＶＰＨ
ＰＥＮの入力端子２０１がそれぞれＮＡＮＤ回路２０２
の入力端子に接続され、ＮＡＮＤ回路２０２の出力端子
とインバータ２０３の入力端子とが接続されている。

【００６１】インバータ２０３の出力端子であるノード
ＮＤ₁がインバータ２０４の入力端子に接続され、イン
バータ２０４の出力端子が遅延回路２０５の入力端子に
接続され、遅延回路２０５の出力端子が遅延回路２０６
の入力端子に接続され、これらの接続点によってノード
ＮＤ₂が構成される。遅延回路２０６の出力端子がイン
バータ２０７を介して、ノードＮＤ₃に接続されてい
る。

【００６２】ＮＯＲ回路２０８の入力端子がそれぞれノ
ードＮＤ₁とノードＮＤ₃に接続され、ＮＯＲ回路２０
８の出力端子がノードＮＤ₄に接続されている。ダイオ
ードＤ₁のカソードがノードＮＤ₄に接続され、アノー
ドが接地されている。また、キャパシタＣ₁の一方の端
子がノードＮＤ₄に接続され、他方の端子がノードＮＤ
₅に接続されている。

【００６３】ｎＭＯＳトランジスタＮＴ₁のゲート電極
とドレイン電極が電源電圧Ｖ_CCの供給線１に接続され、
ソース電極がノードＮＤ₅に接続されている。ｎＭＯＳ
トランジスタＮＴ₂，ＮＴ₃，ＮＴ₄のゲート電極とソ
ース電極が接続され、これらのｎＭＯＳトランジスタが
電源電圧Ｖ_CCの供給線１とノードＮＤ₅との間に直列に
接続されている。

【００６４】ＮＡＮＤ回路２０９の入力端子がそれぞれ
ノードＮＤ₁とノードＮＤ₃に接続され、ＮＡＮＤ回路
２０９の出力端子がインバータ２１０を介して、ノード
ＮＤ ₆に接続されている。ダイオードＤ₂のカソードが
ノードＮＤ₆に接続され、アノードが接地されている。
また、キャパシタＣ₂の一方の端子がノードＮＤ₆に接
続され、他方の端子がノードＮＤ₇に接続されている。

【００６５】ｎＭＯＳトランジスタＮＴ₆のゲート電極
がノードＮＤ₅に接続され、ドレイン電極が電源電圧Ｖ
_CCの供給線１に接続され、ソース電極がノードＮＤ₇に
接続されている。

【００６６】インバータ２１１，２１２，…，２１５が
ノードＮＤ₂とノードＮＤ₈との間に直列に接続されて
いる。ダイオードＤ₃のカソードがノードＮＤ₈に接続
され、アノードが接地されている。キャパシタＣ₃の一
方の端子がノードＮＤ₈に接続され、他方の端子がノー
ドＮＤ₉に接続されている。キャパシタＣ₄の一方の端
子がノードＮＤ₈に接続され、他方の端子がノードＮＤ
₁₀に接続されている。また、ノードＮＤ₈とノードＮＤ
₉との間に、スイッチ回路ＳＷ₁が接続され、ノードＮ
Ｄ₈とノードＮＤ₁₀との間に、スイッチ回路ＳＷ₂が接
続されている。

【００６７】さらにノードＮＤ₉がスイッチ回路ＳＷ₃
を介して、ノードＮＤ₁₁に接続され、ノードＮＤ₁₀がス
イッチ回路ＳＷ₄を介して、ノードＮＤ₁₁に接続されて
いる。

【００６８】ｎＭＯＳトランジスタＮＴ₅のゲート電極
がノードＮＤ₅に接続され、ドレイン電極が電源電圧Ｖ
_CCの供給線１に接続され、ソース電極がノードＮＤ₁₁に
接続されている。ｎＭＯＳトランジスタＮＴ₇のゲート
電極が出力端子２２０に接続され、ドレイン電極がノー
ドＮＤ₇に接続され、ソース電極がノードＮＤ₁₁に接続
されている。ｎＭＯＳトランジスタＮＴ₈のゲート電極
がノードＮＤ₇に接続され、ドレイン電極がノードＮＤ
₁₁に接続され、ソース電極が出力端子２２０に接続され
ている。

【００６９】また、本回路においては、スイッチ回路Ｓ
Ｗ₁が非導通状態にあり、スイッチ回路ＳＷ₂が導通状
態となっているので、キャパシタＣ₄がバイパスされ、
機能せず、キャパシタＣ₃が機能する。また、スイッチ
回路ＳＷ₃が導通状態にあり、スイッチ回路ＳＷ₄が非
導通状態にあるので、ノードＮＤ₁₀とノードＮＤ₁₁が絶
縁されており、ノードＮＤ₉とノードＮＤ₁₁が導通され
ている。なお、ここでスイッチ回路ＳＷ₂を非導通状態
に設定し、スイッチ回路ＳＷ₄を導通状態に設定するこ
とによって、ノードＮＤ₈とノードＮＤ₁₁との間に、キ
ャパシタＣ₃とキャパシタＣ₄とが並列に接続され、本
チャージポンプ回路のポンピング能力をさらに高めるこ
とができる。

【００７０】以下、上記の回路構成に基づき、ハイパワ
ーポンプ２３の動作について説明する。オン／オフ制御
信号ＶＰＨＰＥＮの入力端子にハイレベルの信号が入力
されているとき、ポンピングを制御する発振信号ＶＰＲ
ＯＳＣ１の入力端子２００に入力された信号がＮＡＮＤ
回路２０２を介して、内部回路に転送される。一方、オ
ン／オフ制御信号ＶＰＨＰＥＮの入力端子にローレベル
の信号が入力されているとき、ポンピングを制御する発
振信号ＶＰＲＯＳＣ１の入力端子２００に入力された信
号が内部回路に転送されず、ハイパワーポンプ２３の動
作が停１される。すなわち、オン／オフ制御信号ＶＰＨ
ＰＥＮがハイレベルでアクティブ状態となる。

【００７１】データの変化が検出されていない場合に、
入力端子２００に入力されたポンピングを制御する発振
信号ＶＰＲＯＳＣ１が一定のレベルに保持されたまま
で、オン／オフ制御信号ＶＰＨＰＥＮがローレベルに保
持されているとき、ノードＮＤ ₄がハイレベル、ＮＤ₆
およびＮＤ₈がローレベルに保持される。

【００７２】オン／オフ制御信号ＶＰＨＰＥＮがハイレ
ベルであってデータの変化が検出された場合には、入力
端子２００に入力されたポンピングを制御する発振信号
ＶＰＲＯＳＣ１がハイレベルとローレベルを相互的にと
る発振信号となる。この入力信号がＮＡＮＤ回路２０
２、インバータ２０３を介して、ノードＮＤ₁に入力さ
れる。

【００７３】ノードＮＤ₁の信号がインバータ２０４に
よって反転され、さらに遅延回路２０５によって所定の
遅延時間が経た後、ノードＮＤ₂に入力される。ノード
ＮＤ₂の信号が遅延回路２０６によってさらに遅延され
た後、インバータ２０７によって反転され、ノードＮＤ
₃に入力される。これによって、入力端子２００に入力
された信号と同相の信号がノードＮＤ₁に入力され、ノ
ードＮＤ₂にはノードＮＤ₁の反転信号の遅延信号が入
力される。ノードＮＤ₃にはノードＮＤ₂の反転信号の
遅延信号が入力される。

【００７４】また、ノードＮＤ₂の信号がインバータ２
１１〜２１５を介して、ノードＮＤ ₈に入力されるの
で、ノードＮＤ₈の信号はノードＮＤ₂の反転信号に一
定の遅延時間が与えられた信号となる。すなわち、ノー
ドＮＤ₈の信号はノードＮＤ₁の信号に一定の遅延時間
を与えた信号である。

【００７５】ＮＯＲ回路２０８の入力端子にノードＮＤ
₁およびノードＮＤ₃の信号がそれぞれ入力され、ま
た、ＮＡＮＤ回路２０９の入力端子にノードＮＤ₁およ
びノードＮＤ₃の信号がそれぞれ入力される。この結
果、ノードＮＤ₁とノードＮＤ₃がともにローレベルの
とき、ＮＯＲ回路２０８、すなわちノードＮＤ₄にハイ
レベルの信号が入力され、それ以外のときに、ノードＮ
Ｄ₄にローレベルの信号が入力される。また、ノードＮ
Ｄ₁とノードＮＤ₃の信号がともにハイレベルのとき、
ノードＮＤ₆にハイレベルの信号が入力され、それ以外
のとき、ノードＮＤ ₆にローレベルの信号が入力され
る。

【００７６】ノードＮＤ₄がローレベルに保持されてい
るとき、ノードＮＤ₅がＶ_CC以上の電圧であると、キャ
パシタＣ₁がｎＭＯＳトランジスタＮＴ₁によって、
（Ｖ_CC−Ｖ_th）までにチャージされ、ノードＮＤ₆がロ
ーレベルに保持されているときノードＮＤ₅がＶ_CC以上
の電圧であると、キャパシタＣ₂がｎＭＯＳトランジス
タＮＴ₆によって電源電圧Ｖ_CCのレベルにチャージされ
る。なお、ここで、Ｖ_thはｎＭＯＳトランジスタＮＴ₁
のしきい値電圧を示す。また、ノードＮＤ₈がローレベ
ルに保持されているとき、ノードＮＤ₅がＶ_CC以上の電
圧であると、キャパシタＣ₃がｎＭＯＳトランジスタＮ
Ｔ₅によって電源電圧Ｖ_CCのレベルにチャージされる。

【００７７】上述したように、ノードＮＤ₄とノードＮ
Ｄ₆が相互にハイレベルとローレベルをとり、それぞれ
のノードに接続されたキャパシタＣ₁およびＣ₂が相互
にチャージされる。また、ノードＮＤ₈のレベルに応じ
て、キャパシタＣ₃もｎＭＯＳトランジスタＮＴ₅を介
してチャージされる。

【００７８】たとえば、ノードＮＤ₈がローレベルのと
き、キャパシタＣ₃が電源電圧Ｖ_CCレベルまでにチャー
ジされ、その後、ノードＮＤ₈がハイレベル、たとえ
ば、電源電圧Ｖ_CCレベルまでに上昇したとき、キャパシ
タＣ₃によって、ノードＮＤ₁₁が電源電圧Ｖ_CCの倍のレ
ベルまで昇圧される。そして、ノードＮＤ₇がキャパシ
タＣ₂によって昇圧され、電源電圧Ｖ_CCの倍のレベルま
でに達すると、ｎＭＯＳトランジスタＮＴ₈が導通状態
となり、ノードＮＤ₁₁の高電圧が出力端子２２０に出力
される。そして、ノードＮＤ₆のレベルがローレベルに
下がったとき、ノードＮＤ₇のレベルも下がり、キャパ
シタＣ₂がｎＭＯＳトランジスタＮＴ₆を介して電源電
圧Ｖ_CCレベルにチャージされ、ノードＮＤ₇が電源電圧
Ｖ_CCレベルに戻るので、ｎＭＯＳトランジスタＮＴ₈が
非導通状態となり、ノードＮＤ₁₁と出力端子２２０が絶
縁状態となる。また、ノードＮＤ₆が下がると同期に、
ノードＮＤ₈のレベルも下がるので、キャパシタＣ₃が
ｎＭＯＳトランジスタＮＴ₅を介して電源電圧Ｖ_CCレベ
ルにチャージされ、ノードＮＤ₁₁が電源電圧Ｖ_CCレベル
に戻る。

【００７９】このように、ＶＰＰＯハイパワーポンプ２
３において、ポンピングを制御する発振信号ＶＰＲＯＳ
Ｃ１信号入力端子２００に発振信号が入力されたとき、
入力信号の立ち上がりエッジに同期して、ポンピング動
作が行われ、出力端子２２０に高電圧が出力され、そし
て、入力信号の立ち下がりエッジに同期して、出力端子
２２０への高電圧の出力が停止される。

【００８０】出力端子２２０が図１に示すＶＰＰＯ電圧
出力端子１０１に接続され、メモリのアウトプット部へ
高電圧のＶＰＰＯ電圧を提供する。

【００８１】以上説明したように、本実施形態によれ
ば、電圧供給回路を内部メモリ用ＶＰＰ電圧供給回路と
アウトプット部用ＶＰＰＯ電圧供給回路とに分割し、Ｖ
ＰＰＯ電圧供給回路５１にデータ変化によるポンプ回路
３０を設け、データ変化が検出されたときのみに、それ
を示すデータ変化信号ＹＤＴＤ，ＣＤＴＤをＶＰＰＯ制
御回路２０に出力し、ポンピングを制御する発振信号Ｖ
ＰＲＯＳＣ１，ＶＰＲＯＳＣ２を発生し、ＶＰＰＯハイ
パワーポンプ２３，２４に出力し、これらポンピング回
路によって高電圧のＶＰＰＯ電圧を発生し、ＶＰＰＯ電
圧出力端子１０１に出力するので、データの変化が検出
されたときのみにデータ出力部にＶＰＰＯ電圧を供給
し、無駄な電力消費が抑えられる。

【００８２】第２実施形態図５は、本発明に係る電圧供給回路の第２の実施形態を
示す回路図であり、データ変化検出回路の回路図であ
る。図５において、ＤＴ₀〜ＤＴ_Xはデータ入力端子、
ＤＬＹ₀〜ＤＬＹ_Xは遅延回路、ＤＣＭＰ₀〜ＤＣＭＰ
_Xはエクスクルーシブ・オア回路によって構成された比
較回路、ＮＴＲ₀〜ＮＴＲ_XはｎＭＯＳトランジスタ、
Ｒは負荷抵抗、ＢＡＭＰは出力増幅器、Ｔ_OUTは出力端
子をそれぞれ示している。

【００８３】本第２の実施形態においては、データ変化
の検出は、すべてのデータのビットの論理和をとること
せずに、ビットを分割して制御する。図示のように、ｘ
ビットのデータがデータ入力端子ＤＴ₀〜ＤＴ_Xに入力
され、入力されたデータがそれぞれ遅延回路ＤＬＹ₀〜
ＤＬＹ_Xを介して、元のデータとともに比較回路ＤＣＭ
Ｐ０〜ＤＣＭＰ_Xに入力される。

【００８４】遅延回路ＤＬＹ₀〜ＤＬＹ_Xの出力端子が
ｎＭＯＳトランジスタＮＴＲ₀〜ＮＴＲ_Xのゲート電極
にそれぞれ接続され、ｎＭＯＳトランジスタＮＴＲ₀〜
ＮＴＲ_Xのドレイン電極が共通接続され、これらの接続
点によってノードＮＤ₁が構成され、さらにノードＮＤ
₁が抵抗Ｒ₁を介して電源電圧Ｖ_CCの供給線１に接続さ
れている。ｎＭＯＳトランジスタＮＴＲ₀〜ＮＴＲ_Xの
ソース電極は接地され、ノードＮＤ₁が増幅器ＢＡＭＰ
を介して出力端子Ｔ_OUTに接続されている。

【００８５】遅延回路ＤＬＹ₀〜ＤＬＹ_Xによって、入
力されたデータがクロック信号１周期分遅延され、出力
されるので、現在の入力データとクロック信号１周期分
前の入力データとが比較され、データの変化がある場
合、比較回路の出力端子にハイレベルの信号が出力さ
れ、データの変化がない場合、比較回路の出力端子にロ
ーレベルの信号が出力される。

【００８６】図５に示す回路において、データのビット
が変化した場合、それに応じてｎＭＯＳトランジスタＮ
ＴＲ₀〜ＮＴＲ_Xの内所定のトランジスタが導通状態と
なり、導通状態にあるｎＭＯＳトランジスタに導通電流
が流れるので、入力されたデータの内、変化したデータ
のビット数に応じて、抵抗Ｒに流れる電流値が決まり、
ノードＮＤ₁の電圧も決まる。

【００８７】ノードＮＤ₁の電圧が増幅器ＢＡＭＰを介
して出力端子Ｔ_OUTに出力され、ポンプ回路の制御信号
として、ポンプ回路に入力される。そして、ポンプ回路
がこの制御信号に応じてポンピング動作が行い、ＶＰＰ
Ｏ電圧を発生し、データ出力部に供給する。

【００８８】このように、データが変化したビット数に
応じて、ポンプ回路に入力された制御信号のレベルが変
化するので、必要な電荷のチャージ量に応じて、ＶＰＰ
Ｏ電圧がデータ出力部に供給され、アウトプット部の消
費電力がさらに抑えられる。

【００８９】

【発明の効果】以上説明したように、本発明の電圧供給
回路によれば、大容量なメモリ装置におけるデータ出力
部の消費電力を低減することができ、ＩＣチップサイズ
の増加を抑制できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る電圧供給回路の第１実施形態を示
す回路図である。

【図２】データ変化検出回路の回路図である。

【図３】データ変化によるポンプ回路のフローチャート
である。

【図４】ハイパワーポンプ回路の回路図である。

【図５】本発明に係る電圧供給回路の第２の実施形態を
示す回路図である。

【図６】フィルードメモリの概念図である。

【図７】フィルードメモリの構成を示すブロック図であ
る。

【図８】従来の電圧供給回路の構成を示すブロック図で
ある。

【符号の説明】

１…電源電圧Ｖ_CC供給線２…接地線１０，１０ａ…ＶＰＰレベルセンサ１０ｂ…ＶＰＰＯレベルセンサ１１，１１ａ…ＶＰＰ制御回路１１ｂ…ＶＰＰＯ制御回路１２，１２ａ…ＶＰＰスタンバイポンプ１２ｂ…ＶＰＰＯスタンバイポンプ１３，１３ａ…ＶＰＰハイパワーポンプ１３ｂ…ＶＰＰＯハイパワーポンプ１４…ＡＴＤポンプ１５…ＤＦＴポンプ１６，１６ａ…ＶＰＰクランパ／リミッタ１６ｂ…ＶＰＰＯクランパ／リミッタ１７…ＶＰＰＯイネーブル制御回路１８…Ｙデータ変化検出回路１９…Ｃデータ変化検出回路２０…ＶＰＰＯ制御回路２１，２２…ＶＰＰＯ緊急時ポンプ２３，２４…ＶＰＰＯハイパワーポンプ３０…データ変化によるポンプ回路５０、５０ａ…ＶＰＰ電圧供給回路５１…ＶＰＰＯ電圧供給回路６０…メモリアレイ６１…ライト用アドレスポインタ６２…ライト用データレジスタ６３…リード用アドレスポインタ６４…リード用データレジスタ６５…ライト／リード／リフレッシュ制御回路６６…リフレッシュタイマ８０…フィルードメモリ１００…ＶＰＰ電圧出力端子１０１…ＶＰＰＯ電圧出力端子２００…発振信号入力端子２０１…オン／オフ制御信号ＶＰＨＰＥＮの入力端子２０２，２０９…ＮＡＮＤ回路２０３，２０４，２０７，２１０〜２１５…インバータ２０５，２０６…遅延回路２０８…ＮＯＲ回路２２０…出力端子ＹＣＭＰ０〜ＹＣＭＰ７，ＣＣＭＰ０〜ＣＣＭＰ７，Ｄ
ＣＭＰ₀〜ＤＣＭＰ_X…比較回路ＹＤＬＹ０〜ＹＤＬＹ７，ＣＤＬＹ０〜ＣＤＬＹ７，Ｄ
ＬＹ₀〜ＤＬＹ_X…遅延回路ＯＲＧ…オア回路ＴＦＦ…ＴフリップフロップＤ₁，Ｄ₂，Ｄ₃…ダイオードＣ₁，Ｃ₂，Ｃ₃，Ｃ₄…キャパシタＳＷ₁，ＳＷ₂，ＳＷ₃，ＳＷ₄…スイッチ回路ＮＴ₁，ＮＴ₂〜ＮＴ₈…ｎＭＯＳトランジスタＹＤＯ＿０〜ＹＤＯ＿７，ＣＤＯ＿０〜ＣＤＯ＿７，Ｄ
Ｔ₀〜ＤＴ_X…データ入力端子ＮＴＲ₀〜ＮＴＲ_X…ｎＭＯＳトランジスタＲ…抵抗ＢＡＭＰ…出力増幅器Ｔ_OUT…出力端子Ｖ_CC…電源電圧ＧＮＤ…接地電位

Claims

【特許請求の範囲】

【請求項１】データ出力系にデータ出力用駆動電圧を
供給する電圧供給回路であって、上記データ出力系への入力データの変化の有無を検出
し、データの変化があった場合にデータ変化検出信号を
出力するデータ変化検出手段と、上記データ変化検出信号を受け、上記データ出力系への
データ出力用駆動電圧を発生して上記データ出力系に供
給する電圧発生手段とを有する電圧供給回路。
【請求項２】上記データ変化検出手段はデータを構成
するビット毎にその変化の有無を検出して上記データ変
化検出信号を出力する請求項１に記載の電圧供給回路。
【請求項３】上記データ変化検出手段はデータを構成
するビット中の変化したビットの数に対応した内容の上
記データ変化検出信号を出力し、上記電圧発手段は上記
データ変化検出信号の内容に対応したレベルの電圧を供
給する請求項１に記載の電圧供給回路。