JPH09232115A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09232115A JPH09232115A JP8037746A JP3774696A JPH09232115A JP H09232115 A JPH09232115 A JP H09232115A JP 8037746 A JP8037746 A JP 8037746A JP 3774696 A JP3774696 A JP 3774696A JP H09232115 A JPH09232115 A JP H09232115A
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- Japan
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- trimming
- integrated circuit
- semiconductor integrated
- conductivity type
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ツェナーザップトリミングを行う際に、抵抗
間がパンチスルーによって短絡してしまい、ツェナーダ
イオードの破壊、短絡ができず、安定したトリミングを
行えない場合がある。 【解決手段】 第１導電型の半導体層１に形成された第
１の島領域内３に第２導電型の半導体層で形成された複
数個の抵抗素子５のそれぞれに対して、前記第１の島領
域とは別の第２の島領域内に形成された複数個のツェナ
ーダイオードＤ１乃至３が各々１対１となるよう並列に
接続されたトリミング抵抗部を有する半導体集積回路に
おいて、前記複数個の抵抗素子５，５の素子間隔Ｗを、
各抵抗素子５からそれぞれ広がる空乏層が互いに接触し
ないよう離間してなることを特徴とする。
間がパンチスルーによって短絡してしまい、ツェナーダ
イオードの破壊、短絡ができず、安定したトリミングを
行えない場合がある。 【解決手段】 第１導電型の半導体層１に形成された第
１の島領域内３に第２導電型の半導体層で形成された複
数個の抵抗素子５のそれぞれに対して、前記第１の島領
域とは別の第２の島領域内に形成された複数個のツェナ
ーダイオードＤ１乃至３が各々１対１となるよう並列に
接続されたトリミング抵抗部を有する半導体集積回路に
おいて、前記複数個の抵抗素子５，５の素子間隔Ｗを、
各抵抗素子５からそれぞれ広がる空乏層が互いに接触し
ないよう離間してなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にツェナーザップトリミングによる抵抗トリミン
グ構成を有する半導体集積回路に関する。
し、特にツェナーザップトリミングによる抵抗トリミン
グ構成を有する半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路内の例えばフィルタ回路
の周波数等を高精度に制御する方法として、抵抗のトリ
ミングを行う場合がある。この抵抗トリミングとして
は、複数のトリミング抵抗のそれぞれに並行に接続され
た複数のツェナーダイオードを各々設けておき、必要と
する抵抗値に合わせるためにツェナーダイオードを選択
的に破壊して抵抗トリミングを行うツェナーザップトリ
ミングが多く利用されている。
の周波数等を高精度に制御する方法として、抵抗のトリ
ミングを行う場合がある。この抵抗トリミングとして
は、複数のトリミング抵抗のそれぞれに並行に接続され
た複数のツェナーダイオードを各々設けておき、必要と
する抵抗値に合わせるためにツェナーダイオードを選択
的に破壊して抵抗トリミングを行うツェナーザップトリ
ミングが多く利用されている。
【０００３】図１に従来例によるトリミング回路の等価
回路図を示す。図中のＲ１，Ｒ２，Ｒ３はそれぞれトリ
ミング抵抗を表し、この各トリミング抵抗にはそれぞ
れ、ツェナーダイオードＤ１，Ｄ２，Ｄ３が各々並列に
接続されている。ここでは、各抵抗を構成する抵抗素子
単位Ｒ０を５００Ωとしており、各抵抗Ｒ１乃至Ｒ３の
抵抗値はそれぞれ、５００Ω、１０００Ω、１５００Ω
である。
回路図を示す。図中のＲ１，Ｒ２，Ｒ３はそれぞれトリ
ミング抵抗を表し、この各トリミング抵抗にはそれぞ
れ、ツェナーダイオードＤ１，Ｄ２，Ｄ３が各々並列に
接続されている。ここでは、各抵抗を構成する抵抗素子
単位Ｒ０を５００Ωとしており、各抵抗Ｒ１乃至Ｒ３の
抵抗値はそれぞれ、５００Ω、１０００Ω、１５００Ω
である。
【０００４】そして、この回路のツェナーザップトリミ
ングは、トリミングしたい抵抗に並列接続されたツェナ
ーダイオードに対して、カソード側が＋電位、アノード
側が−電位となるように高電圧の電流パルスを印加し、
このツェナーダイオードを破壊、短絡させて抵抗トリミ
ングを行う。例えば、ツェナーダイオードを全く破壊し
ない状態においては、このトリミング抵抗部全体の抵抗
値は（Ｒ１＋Ｒ２＋Ｒ３）＝３０００Ωであるが、今、
ツェナーダイオードＤ１を破壊したとすると、このツェ
ナーダイオードＤ１は短絡され、トリミング抵抗部全体
の抵抗値は（Ｒ２＋Ｒ３）＝２５００Ωとなる。
ングは、トリミングしたい抵抗に並列接続されたツェナ
ーダイオードに対して、カソード側が＋電位、アノード
側が−電位となるように高電圧の電流パルスを印加し、
このツェナーダイオードを破壊、短絡させて抵抗トリミ
ングを行う。例えば、ツェナーダイオードを全く破壊し
ない状態においては、このトリミング抵抗部全体の抵抗
値は（Ｒ１＋Ｒ２＋Ｒ３）＝３０００Ωであるが、今、
ツェナーダイオードＤ１を破壊したとすると、このツェ
ナーダイオードＤ１は短絡され、トリミング抵抗部全体
の抵抗値は（Ｒ２＋Ｒ３）＝２５００Ωとなる。
【０００５】図２及び図３はそれぞれ、半導体装置内に
おける実際のトリミング抵抗素子の平面図及びそのＡ−
Ａ’断面図である。図１と同一機能部分には同一記号を
付している。
おける実際のトリミング抵抗素子の平面図及びそのＡ−
Ａ’断面図である。図１と同一機能部分には同一記号を
付している。
【０００６】図３において、１はＰ型基板、２はＮ+埋
め込み拡散層、３はＮ型エピタキシャル層、４はＮ型エ
ピタキシャル層３を島領域とするＰ型分離拡散層であ
る。５は各トリミング抵抗Ｒ１，Ｒ２，Ｒ３となるＰ型
ベース拡散層、６はメタル配線、７は酸化膜である。各
トリミング抵抗Ｒ１，Ｒ２，Ｒ３はメタル配線６を介し
てツェナーダイオードＤ１，Ｄ２，Ｄ３に接続されてい
る。
め込み拡散層、３はＮ型エピタキシャル層、４はＮ型エ
ピタキシャル層３を島領域とするＰ型分離拡散層であ
る。５は各トリミング抵抗Ｒ１，Ｒ２，Ｒ３となるＰ型
ベース拡散層、６はメタル配線、７は酸化膜である。各
トリミング抵抗Ｒ１，Ｒ２，Ｒ３はメタル配線６を介し
てツェナーダイオードＤ１，Ｄ２，Ｄ３に接続されてい
る。
【０００７】
【発明が解決しようとする課題】ところで、トリミング
を行う場合、上述したようにツェナーダイオードのカソ
ード側が＋電位、アノード側が−電位となるように高電
圧の電流パルスを印加し、これを破壊、短絡させる訳で
あるが、ここで以下のような問題が生じる可能性を発明
者は見出した。
を行う場合、上述したようにツェナーダイオードのカソ
ード側が＋電位、アノード側が−電位となるように高電
圧の電流パルスを印加し、これを破壊、短絡させる訳で
あるが、ここで以下のような問題が生じる可能性を発明
者は見出した。
【０００８】即ち、図３を参照すれば、例えばトリミン
グ抵抗Ｒ１をトリミングするためにツェナーダイオード
Ｄ１を破壊しようとする場合において、トリミング抵抗
Ｒ１の−電位となるＰ型ベース拡散層５Ａとトリミング
抵抗Ｒ２の＋電位となるＰ型ベース拡散層５Ａ’の間に
は電位差が生じる。
グ抵抗Ｒ１をトリミングするためにツェナーダイオード
Ｄ１を破壊しようとする場合において、トリミング抵抗
Ｒ１の−電位となるＰ型ベース拡散層５Ａとトリミング
抵抗Ｒ２の＋電位となるＰ型ベース拡散層５Ａ’の間に
は電位差が生じる。
【０００９】ここで、Ｐ型ベース拡散層５Ａ，５Ａ’間
が狭いと、Ｐ型拡散層５Ａから空乏層が広がりＰ型拡散
層５Ａ’に到達してＰ型拡散層５Ａ−５Ａ’間がパンチ
スルーにより短絡するため、トリミング対象である抵抗
Ｒ１が短絡してしまう可能性がある。
が狭いと、Ｐ型拡散層５Ａから空乏層が広がりＰ型拡散
層５Ａ’に到達してＰ型拡散層５Ａ−５Ａ’間がパンチ
スルーにより短絡するため、トリミング対象である抵抗
Ｒ１が短絡してしまう可能性がある。
【００１０】このように、ツェナーザップトリミングの
対象である抵抗Ｒ１が短絡してしまうとインピーダンス
が低くなるために、電流はほとんど短絡したトリミング
抵抗Ｒ１に流れてしまう。
対象である抵抗Ｒ１が短絡してしまうとインピーダンス
が低くなるために、電流はほとんど短絡したトリミング
抵抗Ｒ１に流れてしまう。
【００１１】この結果、ツェナーダイオードＤ１には低
電流しか流れず、ツェナーダイオードＤ１の破壊、短絡
ができなくなり、トリミング抵抗Ｒ１の抵抗成分が残留
してしまう。そして、このように残留した抵抗成分は容
易に変動するので信頼性に欠ける。つまり、安定したツ
ェナーザップトリミングができないという問題が起きる
恐れがある。
電流しか流れず、ツェナーダイオードＤ１の破壊、短絡
ができなくなり、トリミング抵抗Ｒ１の抵抗成分が残留
してしまう。そして、このように残留した抵抗成分は容
易に変動するので信頼性に欠ける。つまり、安定したツ
ェナーザップトリミングができないという問題が起きる
恐れがある。
【００１２】このような問題は、集積度が進み、特にＰ
型拡散層５Ａ，５Ａ’間の層間間隔が狭くなりつつある
近年の集積回路において問題となることが考えられる。
型拡散層５Ａ，５Ａ’間の層間間隔が狭くなりつつある
近年の集積回路において問題となることが考えられる。
【００１３】本発明は上記点に鑑み実現されたもので、
ツェナーザップトリミングを行う際に、抵抗間がパンチ
スルーにより短絡してしまう事なく、確実にツェナーダ
イオードを破壊、短絡できる安定したトリミングができ
るトリミング抵抗素子を備えた半導体集積回路を提供す
ることを目的とする。
ツェナーザップトリミングを行う際に、抵抗間がパンチ
スルーにより短絡してしまう事なく、確実にツェナーダ
イオードを破壊、短絡できる安定したトリミングができ
るトリミング抵抗素子を備えた半導体集積回路を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１は、第１導電型の半導体層に形成さ
れた第１の島領域内に第２導電型の半導体層で形成され
た複数個の抵抗素子のそれぞれに対して、前記第１の島
領域とは別の第２の島領域内に形成された複数個のツェ
ナーダイオードが各々１対１となるよう並列に接続され
たトリミング抵抗部を有する半導体集積回路において、
前記複数個の抵抗素子の素子間隔を、各抵抗素子からそ
れぞれ広がる空乏層が互いに接触しないよう離間してな
ることを特徴とする。
に本発明の請求項１は、第１導電型の半導体層に形成さ
れた第１の島領域内に第２導電型の半導体層で形成され
た複数個の抵抗素子のそれぞれに対して、前記第１の島
領域とは別の第２の島領域内に形成された複数個のツェ
ナーダイオードが各々１対１となるよう並列に接続され
たトリミング抵抗部を有する半導体集積回路において、
前記複数個の抵抗素子の素子間隔を、各抵抗素子からそ
れぞれ広がる空乏層が互いに接触しないよう離間してな
ることを特徴とする。
【００１５】請求項２は、第１導電型の半導体層に形成
された第１の島領域内に第２導電型の半導体層で形成さ
れた複数個の抵抗素子単位を設け、該抵抗素子単位を１
単位として各々重み付けをされた複数の抵抗素子を有
し、該抵抗素子のそれぞれに対して、前記第１の島領域
とは別の第２の島領域内に形成された複数個のツェナー
ダイオードが各々１対１となるよう並列に接続されたト
リミング抵抗部を有する半導体集積回路において、前記
抵抗素子単位間の間隔を、両抵抗素子単位からそれぞれ
広がる空乏層が互いに接触しないよう離間してなること
を特徴とする。
された第１の島領域内に第２導電型の半導体層で形成さ
れた複数個の抵抗素子単位を設け、該抵抗素子単位を１
単位として各々重み付けをされた複数の抵抗素子を有
し、該抵抗素子のそれぞれに対して、前記第１の島領域
とは別の第２の島領域内に形成された複数個のツェナー
ダイオードが各々１対１となるよう並列に接続されたト
リミング抵抗部を有する半導体集積回路において、前記
抵抗素子単位間の間隔を、両抵抗素子単位からそれぞれ
広がる空乏層が互いに接触しないよう離間してなること
を特徴とする。
【００１６】請求項３は、請求項２に記載の半導体集積
回路において、前記抵抗素子単位間の間隔の内の最小間
隔を、両抵抗素子単位からそれぞれ広がる空乏層が互い
に接触しないよう離間してなることを特徴とする。
回路において、前記抵抗素子単位間の間隔の内の最小間
隔を、両抵抗素子単位からそれぞれ広がる空乏層が互い
に接触しないよう離間してなることを特徴とする。
【００１７】請求項４は、請求項１乃至３のいづれかに
記載の半導体集積回路において、前記抵抗素子の間隔Ｗ
を
記載の半導体集積回路において、前記抵抗素子の間隔Ｗ
を
【００１８】
【数２】
【００１９】ここで、ＫS＝誘電率（１１．８） ε0＝真空誘電率（８．８５４×１０-14） ｑ＝電荷量（１．６×１０-19） Ｖ＝トリミング電圧 φB＝拡散電圧 ＮA＝アクセプタ不純物濃度（第２導電型の抵抗素子に
対応） ＮD＝ドナー不純物濃度（第１導電型の第１の島領域に
対応） の式で設定される距離より大きくとることを特徴とす
る。
対応） ＮD＝ドナー不純物濃度（第１導電型の第１の島領域に
対応） の式で設定される距離より大きくとることを特徴とす
る。
【００２０】上記各請求項１乃至４の発明によれば、抵
抗素子間の間隔を空乏層の広がりが接触しないように離
間させているので、ツェナーダイオード間に逆電圧をか
けた時に、ツェナーダイオードが破壊、短絡せずに抵抗
素子の方がパンチスルーによって短絡してしまうという
問題を回避できる。
抗素子間の間隔を空乏層の広がりが接触しないように離
間させているので、ツェナーダイオード間に逆電圧をか
けた時に、ツェナーダイオードが破壊、短絡せずに抵抗
素子の方がパンチスルーによって短絡してしまうという
問題を回避できる。
【００２１】
【発明の実施の形態】本発明は、今後さらに集積化が進
行することが予想される半導体集積回路におけるツェナ
ーザップトリミング抵抗素子において生じ得る問題点を
考察し、且つそれを解決する構造を提供しようとするも
のである。
行することが予想される半導体集積回路におけるツェナ
ーザップトリミング抵抗素子において生じ得る問題点を
考察し、且つそれを解決する構造を提供しようとするも
のである。
【００２２】具体的には、図１乃至図３に示したような
トリミング抵抗素子においては、トリミング抵抗Ｒ１を
トリミングするためにツェナーダイオードＤ１を破壊し
ようとする場合において、トリミング抵抗Ｒ１の−電位
となるＰ型ベース拡散層５Ａとトリミング抵抗Ｒ２の＋
電位となるＰ型ベース拡散層５Ａ’の間には電位差が生
じる。
トリミング抵抗素子においては、トリミング抵抗Ｒ１を
トリミングするためにツェナーダイオードＤ１を破壊し
ようとする場合において、トリミング抵抗Ｒ１の−電位
となるＰ型ベース拡散層５Ａとトリミング抵抗Ｒ２の＋
電位となるＰ型ベース拡散層５Ａ’の間には電位差が生
じる。
【００２３】ここで、Ｐ型ベース拡散層５Ａ−５Ａ’間
が狭いと、Ｐ型拡散層５Ａから空乏層が広がりＰ型拡散
層５Ａ’に到達してＰ型拡散層５Ａ−５Ａ’間がパンチ
スルーにより短絡するためトリミング対象である抵抗Ｒ
１が短絡してしまう可能性があることを発明者は見い出
した。
が狭いと、Ｐ型拡散層５Ａから空乏層が広がりＰ型拡散
層５Ａ’に到達してＰ型拡散層５Ａ−５Ａ’間がパンチ
スルーにより短絡するためトリミング対象である抵抗Ｒ
１が短絡してしまう可能性があることを発明者は見い出
した。
【００２４】上記のように、ツェナーザップトリミング
の対象であるツェナーダイオードが短絡してしまうとイ
ンピーダンスが低くなるために、電流はほとんど短絡し
たトリミング抵抗Ｒ１に流れてしまう。
の対象であるツェナーダイオードが短絡してしまうとイ
ンピーダンスが低くなるために、電流はほとんど短絡し
たトリミング抵抗Ｒ１に流れてしまう。
【００２５】この結果、ツェナーダイオードＤ１には低
電流しか流れず、ツェナーダイオードＤ１の破壊、短絡
ができなくなり、安定したツェナーザップトリミングが
できないという問題が起きる恐れがある。
電流しか流れず、ツェナーダイオードＤ１の破壊、短絡
ができなくなり、安定したツェナーザップトリミングが
できないという問題が起きる恐れがある。
【００２６】ここで、定量的にこの問題について考察す
る。
る。
【００２７】例えば、今、ツェナーダイオードを破壊、
短絡させるために必要なトリミング電圧が約４０Ｖで、
比抵抗１Ωｃｍ（不純物濃度５×１０15atoms/cm2）の
Ｎ型エピタキシャル層の島領域３に、不純物濃度１×１
０18atoms/cm2のＰ型ベース拡散層からなるトリミング
抵抗５（Ｒ１，Ｒ２，Ｒ３）が形成されているものとす
る。
短絡させるために必要なトリミング電圧が約４０Ｖで、
比抵抗１Ωｃｍ（不純物濃度５×１０15atoms/cm2）の
Ｎ型エピタキシャル層の島領域３に、不純物濃度１×１
０18atoms/cm2のＰ型ベース拡散層からなるトリミング
抵抗５（Ｒ１，Ｒ２，Ｒ３）が形成されているものとす
る。
【００２８】ここで、トリミング抵抗Ｒ１をトリミング
する場合、Ｐ型ベース拡散層５ＡからＰ型ベース拡散層
５Ａ’へ空乏層が３．２μｍ広がるため、両拡散層５
Ａ、５Ａ’間の間隔が３．２μｍ以下の場合には、両拡
散層間が短絡し対象トリミング抵抗Ｒ１が短絡してしま
う。
する場合、Ｐ型ベース拡散層５ＡからＰ型ベース拡散層
５Ａ’へ空乏層が３．２μｍ広がるため、両拡散層５
Ａ、５Ａ’間の間隔が３．２μｍ以下の場合には、両拡
散層間が短絡し対象トリミング抵抗Ｒ１が短絡してしま
う。
【００２９】この空乏層の広がりは以下の式において、
各定数、条件を入れることによって導出される。
各定数、条件を入れることによって導出される。
【００３０】
【数３】
【００３１】ここで、ＫS＝誘電率（１１．８） ε0＝真空誘電率（８．８５４×１０-14） ｑ＝電荷量（１．６×１０-19） Ｖ＝トリミング電圧 φB＝拡散電圧 ＮA＝アクセプタ不純物濃度（第２導電型の抵抗素子５
に対応） ＮD＝ドナー不純物濃度（第１導電型の第１の島領域３
に対応） この式（１）は例えば、「半導体デバイスの基礎」グロ
ーブ著、垂井康夫訳マグロウヒル出版社 １９８６、Ｐ
１７６の（６．２１）式を参考にして求められる。この
（６．２１）式はバイアス（トリミング電圧）をかけて
いない時の空乏層幅を求めるものであるが、これよりト
リミング時のバイアスがかかった時の空乏層幅を求める
と式（１）のようになる。
に対応） ＮD＝ドナー不純物濃度（第１導電型の第１の島領域３
に対応） この式（１）は例えば、「半導体デバイスの基礎」グロ
ーブ著、垂井康夫訳マグロウヒル出版社 １９８６、Ｐ
１７６の（６．２１）式を参考にして求められる。この
（６．２１）式はバイアス（トリミング電圧）をかけて
いない時の空乏層幅を求めるものであるが、これよりト
リミング時のバイアスがかかった時の空乏層幅を求める
と式（１）のようになる。
【００３２】以上のように、ツェナーザップトリミング
においては、空乏層の広がりによるトリミング抵抗の短
絡の恐れがあるため、本発明においては、トリミング抵
抗間の距離を上記式（１）によって求められる距離より
大きく離間させたことを特徴とする。
においては、空乏層の広がりによるトリミング抵抗の短
絡の恐れがあるため、本発明においては、トリミング抵
抗間の距離を上記式（１）によって求められる距離より
大きく離間させたことを特徴とする。
【００３３】具体的には、上記と同じ条件であれば、ト
リミング抵抗間の距離を３．２μｍより大きく離間する
ことによって、トリミング抵抗の短絡の問題は回避でき
る。つまり、抵抗トリミングの際には常に、ツェナーダ
イオードが破壊、短絡して対象のトリミング抵抗が短絡
することのない安定した高信頼性のトリミングを行うこ
とができる。
リミング抵抗間の距離を３．２μｍより大きく離間する
ことによって、トリミング抵抗の短絡の問題は回避でき
る。つまり、抵抗トリミングの際には常に、ツェナーダ
イオードが破壊、短絡して対象のトリミング抵抗が短絡
することのない安定した高信頼性のトリミングを行うこ
とができる。
【００３４】実際には、ツェナーザップトリミング抵抗
素子の小型化を図りつつ、且つトリミング抵抗短絡を回
避しようとするので、トリミング抵抗間の距離は４．０
μｍと設定すればよい。
素子の小型化を図りつつ、且つトリミング抵抗短絡を回
避しようとするので、トリミング抵抗間の距離は４．０
μｍと設定すればよい。
【００３５】ところで、上記考察したような問題は、従
来のように比較的層間の間隔が広い場合には問題はなか
ったが、近年のように層間が狭く、また今後さらに狭く
なることが予想される構造において上記問題が起こる可
能性が高くなり、本発明の適用が非常に有効である。
来のように比較的層間の間隔が広い場合には問題はなか
ったが、近年のように層間が狭く、また今後さらに狭く
なることが予想される構造において上記問題が起こる可
能性が高くなり、本発明の適用が非常に有効である。
【００３６】
【発明の効果】以上説明したようにツェナーザップトリ
ミングを行う際に、抵抗間がパンチスルーにより短絡し
てしまう事なく、確実にツェナーダイオードを破壊、短
絡できる安定したトリミングができるトリミング抵抗素
子を備えた半導体集積回路を提供できる。
ミングを行う際に、抵抗間がパンチスルーにより短絡し
てしまう事なく、確実にツェナーダイオードを破壊、短
絡できる安定したトリミングができるトリミング抵抗素
子を備えた半導体集積回路を提供できる。
【図１】ツェナーザップトリミングの回路図である。
【図２】図１に対応する半導体装置のトリミング部の上
面図である。
面図である。
【図３】図２のＡ−Ａ’断面図である。
１ 第１導電型の半導体層 ３ 第１の島領域 ５ 抵抗素子 Ｄ１〜３ ツェナーダイオード Ｗ 抵抗素子間距離
Claims (4)
- 【請求項１】 第１導電型の半導体層に形成された第１
の島領域内に第２導電型の半導体層で形成された複数個
の抵抗素子のそれぞれに対して、前記第１の島領域とは
別の第２の島領域内に形成された複数個のツェナーダイ
オードが各々１対１となるよう並列に接続されたトリミ
ング抵抗部を有する半導体集積回路において、 前記複数個の抵抗素子の素子間隔を、各抵抗素子からそ
れぞれ広がる空乏層が互いに接触しないよう離間してな
ることを特徴とする半導体集積回路。 - 【請求項２】 第１導電型の半導体層に形成された第１
の島領域内に第２導電型の半導体層で形成された複数個
の抵抗素子単位を設け、該抵抗素子単位を１単位として
各々重み付けをされた複数の抵抗素子を有し、該抵抗素
子のそれぞれに対して、前記第１の島領域とは別の第２
の島領域内に形成された複数個のツェナーダイオードが
各々１対１となるよう並列に接続されたトリミング抵抗
部を有する半導体集積回路において、 前記抵抗素子単位間の間隔を、両抵抗素子単位からそれ
ぞれ広がる空乏層が互いに接触しないよう離間してなる
ことを特徴とする半導体集積回路。 - 【請求項３】 請求項２に記載の半導体集積回路におい
て、前記抵抗素子単位間の間隔の内の最小間隔を、両抵
抗素子単位からそれぞれ広がる空乏層が互いに接触しな
いよう離間してなることを特徴とする半導体集積回路。 - 【請求項４】 請求項１乃至３のいづれかに記載の半導
体集積回路において、前記抵抗素子の間隔Ｗを 【数１】 ここで、ＫS＝誘電率（１１．８） ε0＝真空誘電率（８．８５４×１０-14） ｑ＝電荷量（１．６×１０-19） Ｖ＝トリミング電圧 φB＝拡散電圧 ＮA＝アクセプタ不純物濃度（第２導電型の抵抗素子に
対応） ＮD＝ドナー不純物濃度（第１導電型の第１の島領域に
対応） の式で設定される距離より大きくとることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03774696A JP3402901B2 (ja) | 1996-02-26 | 1996-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03774696A JP3402901B2 (ja) | 1996-02-26 | 1996-02-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232115A true JPH09232115A (ja) | 1997-09-05 |
| JP3402901B2 JP3402901B2 (ja) | 2003-05-06 |
Family
ID=12506052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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1996
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| JP3402901B2 (ja) | 2003-05-06 |
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