JPH09232378A - 半導体チップ搭載の構造 - Google Patents

半導体チップ搭載の構造

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JPH09232378A
JPH09232378A JP8065395A JP6539596A JPH09232378A JP H09232378 A JPH09232378 A JP H09232378A JP 8065395 A JP8065395 A JP 8065395A JP 6539596 A JP6539596 A JP 6539596A JP H09232378 A JPH09232378 A JP H09232378A
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JP
Japan
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semiconductor chip
insulating substrate
conductive
semiconductor
mounting
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JP8065395A
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Sota Shimizu
惣太 清水
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Toyo Communication Equipment Co Ltd
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Toyo Communication Equipment Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】半導体チップを絶縁性基板に搭載する構造が有
する欠点を除去する為になされたものであって、複数の
半導体チップが絶縁性基板を占有する面積を狭くする構
造を提供することを目的とする。 【解決手段】本発明に係わる半導体チップの搭載法は、
絶縁性基板の表面に形成された導電性パターンと、半導
体チップの外部端子に形成された導電性突起物とを電気
的に導通するように接合した半導体チップ部品に於い
て、前記半導体チップ上面に新たに半導体チップを接着
剤にて固定し、導電性ワイヤーにて、絶縁性基板表面に
形成された導電パターンと、新たに設置した半導体チッ
プ外部端子とを電気的に導通するように接続する事を特
徴としたものである。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体チップを絶縁
性基板に搭載するための構造、特に複数の半導体チップ
を絶縁性基板に搭載するための構造に関する。
【0002】
【従来の技術】従来、半導体チップを絶縁性基板に搭載
する構造としては、例えば図5の断面図に示すような構
造が一般的に用いられている。同図に於いて1は半導体
チップであって絶縁性の接着剤2によって絶縁性基板3
にその底面を固定している。前記絶縁性基板3には外部
接続用の導電性パターン4、5が設けてあり、該導電性
パターン4、5と前記半導体チップ1上面の外部端子
(図示せず)とは導電性ワイヤー6、7によって夫々電
気的に接続している。更に、前記半導体チップ1の外部
端子の酸化防止、導電性ワイヤー6、7の変形または切
断等を防止することを目的として、半導体チップ1及び
導電性ワイヤー6、7を絶縁性の樹脂8により覆う構造
となっている。
【0003】また図5に示したような半導体チップ搭載
の構造とは異なる、例えば図6に示すような半導体チッ
プの搭載構造が提案されている。同図に於いては、半導
体チップ1の外部端子(図示せず)に、導電性突起物
9、10を形成しておき、それらを絶縁性基板3の表面
に設けた導電性パターン4、5に、例えばはんだ付け、
熱圧着、或いは溶融する等の手段によって、電気的接続
すると共に機械的保持している。更に、必要に応じて半
導体チップ1と絶縁性基板3との間に絶縁性の樹脂8を
充填しており、この樹脂8は半導体チップ1と絶縁性基
板3との機械的接続を強固なものとするよう作用する。
即ち、半導体チップ1及び絶縁性基板3の周囲の温度が
変化した場合、前記半導体チップ1と絶縁性基板3との
熱膨張係数の違いから前記導電性突起物9、10に歪み
が発生することとなるが、樹脂8を備えることによって
前記歪みを緩和するという効果がある。また樹脂8を充
填する事により水分の侵入を防止し、前記半導体チップ
1の外部端子(一般にアルミニウムで構成されている)
の腐食を防ぐという効果も有している。
【0004】
【発明が解決しようとする課題】しかしながら、図5或
いは図6に示した従来の構造によって複数の半導体チッ
プを絶縁性基板に搭載する際、図7(a)、(b)に示
すように半導体チップが占有する面積はその搭載する数
に比例し、その数が多くなるほど絶縁性基板に広い実装
面積が必要になるという欠点があった。従って、近年各
種電子機器の小型化が要求されているのに対して、従来
の半導体チップ搭載の構造では実装面積の小面積化に限
界があるという欠点があった。
【0005】本発明は上述した如き半導体チップを絶縁
性基板に搭載する構造が有する欠点を除去する為になさ
れたものであって、複数の半導体チップが絶縁性基板を
占有する面積を狭くする構造を提供することを目的とす
る。
【0006】
【課題を解決するための手段】上述の目的を達成するた
め本発明に係わる半導体チップの搭載法は、絶縁性基板
の表面に形成された導電性パターンと、半導体チップの
外部端子に形成された導電性突起物とを電気的に導通す
るように接合した半導体チップ部品に於いて、前記半導
体チップ上面に新たに半導体チップを接着剤にて固定
し、導電性ワイヤーにて、絶縁性基板表面に形成された
導電パターンと、新たに設置した半導体チップ外部端子
とを電気的に導通するように接続する事を特徴としたも
のである。
【0007】
【発明の実施の形態】以下、本発明を実施の形態例を示
す図面に基づいて詳細に説明する。
【0008】図1、図2、図3は夫々本発明に係わる複
数の半導体チップを絶縁性基板に搭載する構造の一形態
例を示す、外観斜視図、上面図、A−A’断面図であっ
て、複数の半導体チップを積層とし、それを絶縁性基板
に搭載する構造を示したものである。
【0009】即ち、第1の半導体チップ1はその外部端
子(図示せず)に例えば半田、金等の金属からなる導電
性突起物9、10を設けるとともに、半導体チップ1の
外部端子を設けた面と絶縁性基板3の導電パターン4、
5を設けた面を対向させ、更に導電性突起物9、10と
導電パターン4、5とを電気的に接続することによっ
て、半導体チップ1を絶縁性基板3に機械的に保持する
構造としている。
【0010】更に、前記半導体チップ1の外部端子を設
けていない面に、例えばディスペンサー等を用いて絶縁
性の接着剤2を塗布した後、第2の半導体チップ11を
固定する。尚、その半導体チップ11と前記半導体チッ
プ1とは外部端子を設けていない面同士が対向するよう
に固定する。その後、前記半導体チップ11上面に設け
ている外部端子14、14、……と絶縁性基板上に形成
した導電パターン12、13とを、例えば金、銀、銅、
アルミニウム等の導電性ワイヤー6、7によって電気的
に接続するよう構成したものである。
【0011】前述のように構成することによって、複数
の半導体チップを絶縁性基板に搭載する際に、その複数
の半導体チップが占める実装面積を狭く構成することが
できる。
【0012】尚、前記の構造において、導電性突起物
9、10と導電パターン4、5との接合方法は、当該導
電性突起物9、10を例えば半田で構成した場合は熱圧
着或いは溶融して接続する方法とし、金属で構成した場
合は熱圧着または導電性接着剤を介して接続する方法が
一般的である。また、前記導電性ワイヤー6、7と半導
体チップ11の外部端子または導電性パターン4、5と
の接続は、ワイヤーボンダー等を用いて行えばよい。
【0013】図4は、更に半導体チップ1、11と絶縁
性基板との機械的保持を強固とする、或いは前記半導体
チップ11の外部端子の酸化防止、または導電性ワイヤ
ー6、7の変形または切断等を防止すること等を目的と
した形態例であり、ディスペンサ装置等を用いて半導体
チップ11上方側面、また半導体チップ1と絶縁性基板
3との隙間に絶縁性の樹脂8を適量適下充填し、前記半
導体チップ1、11を覆う構造としたものである。
【0014】また、半導体チップ1、11の外部電極と
絶縁性基板3上の導電性パターン4、5、12、13と
を夫々電気的に接続した後、樹脂8で覆う構造として説
明したが、本発明はこれに限定されるものではなく、半
導体チップ1を搭載した後、半導体チップ1と絶縁性基
板3との間を樹脂封止し、その後、半導体チップ11を
搭載してから、該半導体チップ11の外周を樹脂8で覆
うようにしてもよく、工程上任意の順番に於いて任意の
箇所に樹脂封止を実施したものであってもよい。
【0015】尚、上記形態例において半導体チップを搭
載する基板を絶縁性基板として説明したが、具体的には
プリント基板、TABテープ、セラミック基板、シリコ
ン基板、または半導体パッケージの母体基板等、表面に
導電性パターンが形成可能な絶縁性基板ならいかなる材
料であってもよいことは説明するまでもない。
【0016】
【発明の効果】本発明は以上説明した如く構成するもの
であるから、複数の半導体チップを絶縁性基板に搭載す
る構造に於いて、絶縁性基板を占有する面積を狭くする
上で著しい効果を発揮する。
【図面の簡単な説明】
【図1】本発明に係わる半導体チップを搭載した構造の
一形態例を示す外観斜視図
【図2】本発明に係わる半導体チップを搭載した構造の
一形態例を示す上面図
【図3】本発明に係わる半導体チップを搭載した構造の
一形態例を示す断面図
【図4】本発明に係わる半導体チップを搭載した構造の
一形態例を示す断面図
【図5】従来の半導体チップを搭載した構造を示す断面
図
【図6】従来の半導体チップを搭載した構造を示す断面
図
【図7】(a)、(b)は従来の半導体チップを複数個
搭載した構造を示す断面図
【符号の説明】
1……半導体チップ 2……接着剤 3……絶縁性基板 4、5、12、13……導電性パターン 6、7……導電性ワイヤー 8……樹脂 9、10……導電性突起 11……半導体チップ 14……外部端子

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】絶縁性基板の表面に形成された導電性パタ
    ーンと、半導体チップの外部端子に形成された導電性突
    起物とを電気的に導通するように接合した半導体チップ
    部品に於いて、前記半導体チップ上面に新たに半導体チ
    ップを接着剤にて固定し、導電性ワイヤーにて、絶縁性
    基板表面に形成された導電パターンと、新たに設置した
    半導体チップ外部端子とを電気的に導通するように接続
    する事を特徴とした半導体チップ搭載の構造。
JP8065395A 1996-02-27 1996-02-27 半導体チップ搭載の構造 Pending JPH09232378A (ja)

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JP8065395A JPH09232378A (ja) 1996-02-27 1996-02-27 半導体チップ搭載の構造

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JP8065395A JPH09232378A (ja) 1996-02-27 1996-02-27 半導体チップ搭載の構造

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124238A (ja) * 2001-10-12 2003-04-25 Matsushita Electric Ind Co Ltd 電子部品実装装置および電子部品実装方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124238A (ja) * 2001-10-12 2003-04-25 Matsushita Electric Ind Co Ltd 電子部品実装装置および電子部品実装方法

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