JPH09232445A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH09232445A JPH09232445A JP8041156A JP4115696A JPH09232445A JP H09232445 A JPH09232445 A JP H09232445A JP 8041156 A JP8041156 A JP 8041156A JP 4115696 A JP4115696 A JP 4115696A JP H09232445 A JPH09232445 A JP H09232445A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- transistor
- film
- type
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
- H10D84/0179—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ゲート多結晶シリコンに空乏層を生じないｎＭ
ＯＳトランジスタとボロンの突き抜けを生じないｐＭＯ
Ｓトランジスタとによる相補型ＭＯＳトランジスタを提
供し、またそのようなトランジスタを充分プロセスマー
ジンで製造することが可能な製造方法を提供する。 【解決手段】ＣＭＯＳ構造の半導体装置において、ｎＭ
ＯＳトランジスタの多結晶シリコンゲートはｎ型であ
り、ｐＭＯＳトランジスタの多結晶シリコンゲートはｐ
型であり、かつｎＭＯＳトランジスタの砒素含有の多結
晶シリコンゲートの膜厚はｐＭＯＳトランジスタのボロ
ン含有の多結晶シリコンゲートの膜厚より薄く形成す
る。
ＯＳトランジスタとボロンの突き抜けを生じないｐＭＯ
Ｓトランジスタとによる相補型ＭＯＳトランジスタを提
供し、またそのようなトランジスタを充分プロセスマー
ジンで製造することが可能な製造方法を提供する。 【解決手段】ＣＭＯＳ構造の半導体装置において、ｎＭ
ＯＳトランジスタの多結晶シリコンゲートはｎ型であ
り、ｐＭＯＳトランジスタの多結晶シリコンゲートはｐ
型であり、かつｎＭＯＳトランジスタの砒素含有の多結
晶シリコンゲートの膜厚はｐＭＯＳトランジスタのボロ
ン含有の多結晶シリコンゲートの膜厚より薄く形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係わり、特に相補型の絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタ、と称す）お
よびその製造方法に関わるものである。
の製造方法に係わり、特に相補型の絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタ、と称す）お
よびその製造方法に関わるものである。
【０００２】
【従来の技術】半導体回路の大規模化・多機能化のため
には、その回路を構成する半導体素子の微細化が必須と
なっている。
には、その回路を構成する半導体素子の微細化が必須と
なっている。
【０００３】現在の半導体素子の主流であるＭＯＳトラ
ンジスタにおいて、素子寸法の微細化、即ち、ゲート寸
法の微細化に対してスイッチング素子として機能するよ
う短チャネル特性を得るためには、ソース及びドレイン
領域を浅くすること、及びゲート酸化膜を薄くすること
が必要である。
ンジスタにおいて、素子寸法の微細化、即ち、ゲート寸
法の微細化に対してスイッチング素子として機能するよ
う短チャネル特性を得るためには、ソース及びドレイン
領域を浅くすること、及びゲート酸化膜を薄くすること
が必要である。
【０００４】また、ＭＯＳトランジスタの構造自体も微
細化に適した表面チャネル型のＭＯＳトランジスタ構造
にすることも必要である。
細化に適した表面チャネル型のＭＯＳトランジスタ構造
にすることも必要である。
【０００５】この表面チャネル構造は、ｎチャネル型の
ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ、と
称す）ではゲート電極の導電型をトランジスタがオン状
態の、即ち、反転時のチャネルの導電型とが同じとなる
ようｎ型にする構造であり、同様にｐチャネル型のＭＯ
Ｓトランジスタ（以下、ｐＭＯＳトランジスタ、と称
す）ではゲート電極の導電型をｐ型とする構造である。
ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ、と
称す）ではゲート電極の導電型をトランジスタがオン状
態の、即ち、反転時のチャネルの導電型とが同じとなる
ようｎ型にする構造であり、同様にｐチャネル型のＭＯ
Ｓトランジスタ（以下、ｐＭＯＳトランジスタ、と称
す）ではゲート電極の導電型をｐ型とする構造である。
【０００６】尚、この表面チャネル型構造に対して、埋
め込みチャネル型のトランジスタ構造があるが、微細化
には適していないので設計ルールがクオーターミクロン
以下の素子に対しては適用は困難である。すなわち例え
ば、ｐチャネルの埋め込みチャネル型トランジスタで
は、ｎ型ドープドポリシリコンゲート電極下のチャネル
領域に埋め込みボロン層を設けているが、この埋め込み
層を浅くしなければ、短チャネル特性が良くならない。
しかしながら、埋め込みチャネル型のｐＭＯＳトランジ
スタでは、上記したように埋め込みチャネル層として拡
散しやすいボロンを用いているため、浅くすることが困
難である。従って一般的に埋め込みチャネル型のトラン
ジスタは微細化に不向きである。
め込みチャネル型のトランジスタ構造があるが、微細化
には適していないので設計ルールがクオーターミクロン
以下の素子に対しては適用は困難である。すなわち例え
ば、ｐチャネルの埋め込みチャネル型トランジスタで
は、ｎ型ドープドポリシリコンゲート電極下のチャネル
領域に埋め込みボロン層を設けているが、この埋め込み
層を浅くしなければ、短チャネル特性が良くならない。
しかしながら、埋め込みチャネル型のｐＭＯＳトランジ
スタでは、上記したように埋め込みチャネル層として拡
散しやすいボロンを用いているため、浅くすることが困
難である。従って一般的に埋め込みチャネル型のトラン
ジスタは微細化に不向きである。
【０００７】又、表面チャネル型のＭＯＳトランジスタ
と埋め込みチャネル型トランジスタとの製造プロセス上
の相違は、ゲート多結晶シリコンへの不純物の導入方法
が、後者がゲート電極となる多結晶シリコン成膜後のリ
ンガラスソースからの拡散押し込みでｎＭＯＳ及びｐＭ
ＯＳのゲートへの不純物導入を一括して行うのに対し
て、前者の表面チャネルトランジスタでは、ゲート電極
エッチング後に、それぞれのトランジスタにおいてソー
ス・ドレイン拡散層形成時のイオン注入工程でゲート多
結晶シリコンへの不純物導入も同時に行うという点にあ
る。
と埋め込みチャネル型トランジスタとの製造プロセス上
の相違は、ゲート多結晶シリコンへの不純物の導入方法
が、後者がゲート電極となる多結晶シリコン成膜後のリ
ンガラスソースからの拡散押し込みでｎＭＯＳ及びｐＭ
ＯＳのゲートへの不純物導入を一括して行うのに対し
て、前者の表面チャネルトランジスタでは、ゲート電極
エッチング後に、それぞれのトランジスタにおいてソー
ス・ドレイン拡散層形成時のイオン注入工程でゲート多
結晶シリコンへの不純物導入も同時に行うという点にあ
る。
【０００８】図４（Ａ）乃至図５（Ｂ）に従来の製法に
よる表面チャネル型のｎＭＯＳ及びｐＭＯＳを用いた場
合の、相補型ＭＯＳトラジスタ回路の形成方法の概略を
示す。
よる表面チャネル型のｎＭＯＳ及びｐＭＯＳを用いた場
合の、相補型ＭＯＳトラジスタ回路の形成方法の概略を
示す。
【０００９】まず図４（Ａ）において、シリコン基板１
に対して、ｎＭＯＳトランジスタとｐＭＯＳトランジス
タに対するそれぞれのウェル領域をＬＯＣＯＳ法によっ
て形成したフィールドシリコン酸化膜４によって素子分
離する。その後、レジスト材によってｐウェル領域２に
はボロンを、ｎウェル領域３にはリンやヒ素を設計のし
きい値電圧または耐圧特性を確保するように、イオン注
入法などによって形成し分ける。例えば、ｐウェル領域
２にはボロンを３００ｋｅＶ、１５０ｋｅＶ、４０ｋｅ
Ｖでそれぞれ１×１０13ｃｍ-2、３×１０12ｃｍ-2、７
×１０12ｃｍ-2注入する。又、ｎウェル領域３にはリン
を７００ｋｅＶ、３００ｋｅＶ、６０ｋｅＶでそれぞれ
１．５×１０13ｃｍ-2、４×１０12ｃｍ-2、５×１０12
ｃｍ-2注入する。
に対して、ｎＭＯＳトランジスタとｐＭＯＳトランジス
タに対するそれぞれのウェル領域をＬＯＣＯＳ法によっ
て形成したフィールドシリコン酸化膜４によって素子分
離する。その後、レジスト材によってｐウェル領域２に
はボロンを、ｎウェル領域３にはリンやヒ素を設計のし
きい値電圧または耐圧特性を確保するように、イオン注
入法などによって形成し分ける。例えば、ｐウェル領域
２にはボロンを３００ｋｅＶ、１５０ｋｅＶ、４０ｋｅ
Ｖでそれぞれ１×１０13ｃｍ-2、３×１０12ｃｍ-2、７
×１０12ｃｍ-2注入する。又、ｎウェル領域３にはリン
を７００ｋｅＶ、３００ｋｅＶ、６０ｋｅＶでそれぞれ
１．５×１０13ｃｍ-2、４×１０12ｃｍ-2、５×１０12
ｃｍ-2注入する。
【００１０】次に図４（Ｂ）に示すように、ｎウェル領
域、ｐウェル領域を形成し分けるのに用いたレジスト材
を剥離した後、ゲート酸化膜５を形成する。これは、例
えば、基板をドライ酸素雰囲気中の酸化によって行う。
酸化の温度は８５０℃で厚さは６ｎｍ程度とする。
域、ｐウェル領域を形成し分けるのに用いたレジスト材
を剥離した後、ゲート酸化膜５を形成する。これは、例
えば、基板をドライ酸素雰囲気中の酸化によって行う。
酸化の温度は８５０℃で厚さは６ｎｍ程度とする。
【００１１】その後、ゲート電極となる多結晶シリコン
膜６を化学気相堆積法によってゲートシリコン酸化膜５
の上に形成する。このとき、多結晶シリコン膜６の成長
温度は６５０℃で原料ガスはシランやジシラン等を用い
る。多結晶シリコン６の膜厚は１５０〜２００ｎｍとす
る。この多結晶シリコンは不純物がドーピングされてい
ないノンドープの多結晶シリコンとする。
膜６を化学気相堆積法によってゲートシリコン酸化膜５
の上に形成する。このとき、多結晶シリコン膜６の成長
温度は６５０℃で原料ガスはシランやジシラン等を用い
る。多結晶シリコン６の膜厚は１５０〜２００ｎｍとす
る。この多結晶シリコンは不純物がドーピングされてい
ないノンドープの多結晶シリコンとする。
【００１２】その後レジスト材１２を塗布し紫外線光も
しくはエキシマレーザー光を用いたリソグラフィー法に
よってトランジスタのゲート電極を形成したいところに
レジスト材を残し、プラズマエッチング法によってゲー
ト電極となる多結晶シリコン６をパターニングする。こ
の時のエッチングは酸化シリコンと多結晶シリコンとの
エッチング比が充分ある条件で行う。
しくはエキシマレーザー光を用いたリソグラフィー法に
よってトランジスタのゲート電極を形成したいところに
レジスト材を残し、プラズマエッチング法によってゲー
ト電極となる多結晶シリコン６をパターニングする。こ
の時のエッチングは酸化シリコンと多結晶シリコンとの
エッチング比が充分ある条件で行う。
【００１３】次に図４（Ｃ）に示すように、パターニン
グに用いたレジスト材を剥離した後、被覆性のよいシリ
コン酸化膜を１００〜１５０ｎｍ化学気相法によって堆
積する。このシリコン酸化膜は例えば原料ガスはシラン
と酸素で、堆積温度は８００℃の高温で形成する。その
後、異方性のプラズマエッチングによて多結晶シリコン
の側面部のみにシリコン酸化膜が残るようにエッチング
することでサイドウォール７を形成する。
グに用いたレジスト材を剥離した後、被覆性のよいシリ
コン酸化膜を１００〜１５０ｎｍ化学気相法によって堆
積する。このシリコン酸化膜は例えば原料ガスはシラン
と酸素で、堆積温度は８００℃の高温で形成する。その
後、異方性のプラズマエッチングによて多結晶シリコン
の側面部のみにシリコン酸化膜が残るようにエッチング
することでサイドウォール７を形成する。
【００１４】次に図５（Ａ）に示すように、化学気相堆
積法によって基板全面に膜厚５〜１０ｎｍの酸化シリコ
膜１３を形成した後に、レジスト材を用いてｐウェル領
域２に向かってのｎＭＯＳトランジスタを形成するため
に砒素を、ｎウェル領域３に向かってのｐＭＯＳトラン
ジスタを形成するためにＢＦ2 をそれぞれイオン注入法
によって打ち分ける。
積法によって基板全面に膜厚５〜１０ｎｍの酸化シリコ
膜１３を形成した後に、レジスト材を用いてｐウェル領
域２に向かってのｎＭＯＳトランジスタを形成するため
に砒素を、ｎウェル領域３に向かってのｐＭＯＳトラン
ジスタを形成するためにＢＦ2 をそれぞれイオン注入法
によって打ち分ける。
【００１５】この工程での不純物の導入はソース・ドレ
イン領域のｎ型拡散層８およびｐ型拡散層９の形成とそ
れぞれのゲートの多結晶シリコン６，６への不純物のド
ーピングである。
イン領域のｎ型拡散層８およびｐ型拡散層９の形成とそ
れぞれのゲートの多結晶シリコン６，６への不純物のド
ーピングである。
【００１６】砒素とＢＦ2 は、それぞれ５０ｋｅＶ、５
×１０15ｃｍ-2及び３０ｋｅＶ、３×１０15ｃｍ-2とす
る。
×１０15ｃｍ-2及び３０ｋｅＶ、３×１０15ｃｍ-2とす
る。
【００１７】イオン注入の打ち分けに用いたレジスト材
を剥離した後、不純物の活性化として、ハロゲンランプ
等を用いたランプアニール装置によって窒素雰囲気中で
活性化する。このときの活性化の条件は１０００℃、１
０秒である。
を剥離した後、不純物の活性化として、ハロゲンランプ
等を用いたランプアニール装置によって窒素雰囲気中で
活性化する。このときの活性化の条件は１０００℃、１
０秒である。
【００１８】次に図５（Ｂ）において、全面にボロンや
リンがドープされた平坦性の良い絶縁膜１０を化学気相
法などによって堆積し、ソース、ドレイン、ゲートと配
線電極との接続するために、コンタクト孔を絶縁膜の所
定の位置に形成し、配線材となるアルミニウムを主成分
とする金属１１をスパッタ法などによって形成し、この
配線金属をパターンニングする。
リンがドープされた平坦性の良い絶縁膜１０を化学気相
法などによって堆積し、ソース、ドレイン、ゲートと配
線電極との接続するために、コンタクト孔を絶縁膜の所
定の位置に形成し、配線材となるアルミニウムを主成分
とする金属１１をスパッタ法などによって形成し、この
配線金属をパターンニングする。
【００１９】以上が典型的な従来技術による相補型ＭＯ
Ｓトランジスタ（ＣＭＯＳ）回路の形成方法である。
Ｓトランジスタ（ＣＭＯＳ）回路の形成方法である。
【００２０】
【発明が解決しようとする課題】しかし、上記の製法を
用いた場合、ソース・ドレイン領域とゲート電極への不
純物の導入は同一のイオン注入で行われる。
用いた場合、ソース・ドレイン領域とゲート電極への不
純物の導入は同一のイオン注入で行われる。
【００２１】浅いソース・ドレイン拡散層領域形成の目
的からイオン注入のエネルギーを低く、更に、トランジ
スタの寄生抵抗が影響しない程度の量を注入しなければ
ならない。ｎＭＯＳの場合では浅い接合形成の目的から
不純物に砒素を用いるが、ゲート多結晶シリコン電極中
でも、この不純物の砒素は拡散しにくいため、ゲート多
結晶シリコン／ゲート酸化膜界面まで砒素が到達せずゲ
ート多結晶シリコン／ゲート酸化膜界面で不純物濃度が
下がってしまい、トランジスタ動作時に空乏層が拡がっ
て、実効的にゲート酸化膜が厚くなり、短チャネル特性
を劣化させたり、オン電流を低下させたりする弊害があ
る。
的からイオン注入のエネルギーを低く、更に、トランジ
スタの寄生抵抗が影響しない程度の量を注入しなければ
ならない。ｎＭＯＳの場合では浅い接合形成の目的から
不純物に砒素を用いるが、ゲート多結晶シリコン電極中
でも、この不純物の砒素は拡散しにくいため、ゲート多
結晶シリコン／ゲート酸化膜界面まで砒素が到達せずゲ
ート多結晶シリコン／ゲート酸化膜界面で不純物濃度が
下がってしまい、トランジスタ動作時に空乏層が拡がっ
て、実効的にゲート酸化膜が厚くなり、短チャネル特性
を劣化させたり、オン電流を低下させたりする弊害があ
る。
【００２２】これに対してはゲート多結晶シリコンの膜
厚を薄くすればこの問題は解決できるが、一方、ｐＭＯ
Ｓトランジスタに対しては新たな問題を生じさせる。と
いうのは、ｐＭＯＳでは浅いソース・ドレイン拡散層領
域形成のために、イオン種にＢＦ2 を用いているがボロ
ンは砒素より拡散しやすく、微細化のために薄くしたゲ
ート酸化膜中を活性化等の熱処理工程時に拡散によって
チャネル領域へ突き抜けてしまう。このようなボロンの
突き抜けが起きた場合、トランジスタのチャネル不純物
濃度が変わり設計したしきい値からずれる、しきい値が
ばらつく、更に、ボロンが突き抜けることで信頼性が低
下する、等の弊害が生じる。
厚を薄くすればこの問題は解決できるが、一方、ｐＭＯ
Ｓトランジスタに対しては新たな問題を生じさせる。と
いうのは、ｐＭＯＳでは浅いソース・ドレイン拡散層領
域形成のために、イオン種にＢＦ2 を用いているがボロ
ンは砒素より拡散しやすく、微細化のために薄くしたゲ
ート酸化膜中を活性化等の熱処理工程時に拡散によって
チャネル領域へ突き抜けてしまう。このようなボロンの
突き抜けが起きた場合、トランジスタのチャネル不純物
濃度が変わり設計したしきい値からずれる、しきい値が
ばらつく、更に、ボロンが突き抜けることで信頼性が低
下する、等の弊害が生じる。
【００２３】即ち、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタとでの最適な性能を発揮する最適プロセス条
件は、トランジスタの微細化に伴って非常に狭く、かつ
マージンが少ないことが根本的な問題であり、微細な相
補型ＭＯＳトランジスタ製造の課題である。
ランジスタとでの最適な性能を発揮する最適プロセス条
件は、トランジスタの微細化に伴って非常に狭く、かつ
マージンが少ないことが根本的な問題であり、微細な相
補型ＭＯＳトランジスタ製造の課題である。
【００２４】したがって本発明の目的は工程を複雑にせ
ずに、ゲート多結晶シリコンに空乏層を生じないｎＭＯ
Ｓトランジスタとボロンの突き抜けを生じないｐＭＯＳ
トランジスタとによる相補型ＭＯＳトランジスタを提供
することであり、またそのようなトランジスタを充分プ
ロセスマージンで製造することが可能な製造方法を提供
することである。
ずに、ゲート多結晶シリコンに空乏層を生じないｎＭＯ
Ｓトランジスタとボロンの突き抜けを生じないｐＭＯＳ
トランジスタとによる相補型ＭＯＳトランジスタを提供
することであり、またそのようなトランジスタを充分プ
ロセスマージンで製造することが可能な製造方法を提供
することである。
【００２５】
【課題を解決するための手段】本発明の特徴は、半導体
基板上にｎＭＯＳトランジスタおよびｐＭＯＳトランジ
スタを設けたＣＭＯＳ構造の半導体装置において、前記
ｎＭＯＳトランジスタの多結晶シリコンゲートはｎ型で
あり、前記ｐＭＯＳトランジスタの多結晶シリコンゲー
トはｐ型であり、かつ前記ｎＭＯＳトランジスタの多結
晶シリコンゲートの膜厚は前記ｐＭＯＳトランジスタの
多結晶シリコンゲートの膜厚より薄い半導体装置にあ
る。ここで、前記ｎＭＯＳトランジスタの多結晶シリコ
ンゲートは砒素の含有によりｎ型になっており、前記ｐ
ＭＯＳトランジスタの多結晶シリコンゲートはボロンの
含有によりｐ型になっていることが出来る。
基板上にｎＭＯＳトランジスタおよびｐＭＯＳトランジ
スタを設けたＣＭＯＳ構造の半導体装置において、前記
ｎＭＯＳトランジスタの多結晶シリコンゲートはｎ型で
あり、前記ｐＭＯＳトランジスタの多結晶シリコンゲー
トはｐ型であり、かつ前記ｎＭＯＳトランジスタの多結
晶シリコンゲートの膜厚は前記ｐＭＯＳトランジスタの
多結晶シリコンゲートの膜厚より薄い半導体装置にあ
る。ここで、前記ｎＭＯＳトランジスタの多結晶シリコ
ンゲートは砒素の含有によりｎ型になっており、前記ｐ
ＭＯＳトランジスタの多結晶シリコンゲートはボロンの
含有によりｐ型になっていることが出来る。
【００２６】本発明の他の特徴は、半導体基板表面領域
に絶縁物、例えばフィールド酸化膜で隔離されたｐ型お
よびｎ型の領域を形成する工程と、前記半導体基板上に
チャネル領域上でゲート絶縁膜となる第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜上に第２の絶
縁膜を形成する工程と、前記ｐ型およびｎ型の領域上の
前記第２の絶縁膜および前記多結晶シリコン膜をｎＭＯ
ＳおよびｐＭＯＳトランジスタのゲート構造にパターニ
ングする工程と、前記半導体基板の全面に第３の絶縁膜
を堆積する工程と、前記トランジスタのゲート構造の側
面のみに前記第３の絶縁膜を残す工程と、前記両トラン
ジスタのうち選択的に前記ｐＭＯＳトランジスタが形成
される箇所を第１のマスク材によりマスクし、前記両ト
ランジスタのうち前記ｎＭＯＳトランジスタのみのゲー
ト構造の前記第２の絶縁膜を除去し、それにより露出し
た前記ｎＭＯＳトランジスタのゲート構造の前記多結晶
シリコン膜を薄くする工程と、前記ｐＭＯＳトランジス
タが形成される箇所が前記第１のマスク材によりマスク
された状態で前記ｎＭＯＳトランジスタが形成される箇
所にｎ型不純物を導入する工程と、前記両トランジスタ
のうち選択的に前記ｎＭＯＳトランジスタが形成される
箇所を第２のマスク材によりマスクし、前記ｐＭＯＳト
ランジスタが形成される箇所にｐ型不純物を導入する工
程とを有する半導体装置の製造方法にある。ここで、前
記第１および第３の絶縁膜は酸化シリコン膜であり、前
記第２に絶縁膜は窒化シリコン膜であることが出来る。
また、前記多結晶シリコン膜は、含有不純物濃度が１×
１０16ｃｍ-3以下の実質的にノンドープの状態で前記第
１の絶縁膜上に形成されることが好ましい。また、前記
第３の絶縁膜を堆積する前に半導体基板を酸化する工程
を有することが出来る。
に絶縁物、例えばフィールド酸化膜で隔離されたｐ型お
よびｎ型の領域を形成する工程と、前記半導体基板上に
チャネル領域上でゲート絶縁膜となる第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に多結晶シリコン膜
を形成する工程と、前記多結晶シリコン膜上に第２の絶
縁膜を形成する工程と、前記ｐ型およびｎ型の領域上の
前記第２の絶縁膜および前記多結晶シリコン膜をｎＭＯ
ＳおよびｐＭＯＳトランジスタのゲート構造にパターニ
ングする工程と、前記半導体基板の全面に第３の絶縁膜
を堆積する工程と、前記トランジスタのゲート構造の側
面のみに前記第３の絶縁膜を残す工程と、前記両トラン
ジスタのうち選択的に前記ｐＭＯＳトランジスタが形成
される箇所を第１のマスク材によりマスクし、前記両ト
ランジスタのうち前記ｎＭＯＳトランジスタのみのゲー
ト構造の前記第２の絶縁膜を除去し、それにより露出し
た前記ｎＭＯＳトランジスタのゲート構造の前記多結晶
シリコン膜を薄くする工程と、前記ｐＭＯＳトランジス
タが形成される箇所が前記第１のマスク材によりマスク
された状態で前記ｎＭＯＳトランジスタが形成される箇
所にｎ型不純物を導入する工程と、前記両トランジスタ
のうち選択的に前記ｎＭＯＳトランジスタが形成される
箇所を第２のマスク材によりマスクし、前記ｐＭＯＳト
ランジスタが形成される箇所にｐ型不純物を導入する工
程とを有する半導体装置の製造方法にある。ここで、前
記第１および第３の絶縁膜は酸化シリコン膜であり、前
記第２に絶縁膜は窒化シリコン膜であることが出来る。
また、前記多結晶シリコン膜は、含有不純物濃度が１×
１０16ｃｍ-3以下の実質的にノンドープの状態で前記第
１の絶縁膜上に形成されることが好ましい。また、前記
第３の絶縁膜を堆積する前に半導体基板を酸化する工程
を有することが出来る。
【００２７】このような本発明によれば、工程を煩雑に
しないで、異なる（ｐＭＯＳトランジスタよりｎＭＯＳ
トランジスタの方が薄い）ゲート多結晶シリコン厚さを
もつｎＭＯＳトランジスタとｐＭＯＳトランジスタと
を、同一基板上に形成するから、ソース・ドレイン活性
化の熱処理工程を、ｎＭＯＳトランジスタに対しては多
結晶シリコン全体に砒素が拡散するような条件にして
も、ｐＭＯＳトランジスタに対してボロンがゲート酸化
膜を突き抜けてチャネル領域に拡散することがなく、即
ち、プロセスマージンが大きくできる。
しないで、異なる（ｐＭＯＳトランジスタよりｎＭＯＳ
トランジスタの方が薄い）ゲート多結晶シリコン厚さを
もつｎＭＯＳトランジスタとｐＭＯＳトランジスタと
を、同一基板上に形成するから、ソース・ドレイン活性
化の熱処理工程を、ｎＭＯＳトランジスタに対しては多
結晶シリコン全体に砒素が拡散するような条件にして
も、ｐＭＯＳトランジスタに対してボロンがゲート酸化
膜を突き抜けてチャネル領域に拡散することがなく、即
ち、プロセスマージンが大きくできる。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
明する。
【００２９】図１および図２は、表面チャネル型のｎＭ
ＯＳ及びｐＭＯＳを用いた場合の、本発明の実施の形態
による相補型ＭＯＳトランジスタの形成方法を工程順に
示した断面図であり、図３はそれにより得られた本発明
の実施の形態による相補型ＭＯＳトランジスタ回路を示
す断面図である。
ＯＳ及びｐＭＯＳを用いた場合の、本発明の実施の形態
による相補型ＭＯＳトランジスタの形成方法を工程順に
示した断面図であり、図３はそれにより得られた本発明
の実施の形態による相補型ＭＯＳトランジスタ回路を示
す断面図である。
【００３０】まず図１（Ａ）に示すように、シリコン基
板１に対して、ｎＭＯＳトランジスタとｐＭＯＳトラン
ジスタとが形成されるｐ型ウェル領域２とｎ型ウェル領
域３とをＬＯＣＯＳ法によってフィールドシリコン酸化
膜４を形成して、素子分離する。
板１に対して、ｎＭＯＳトランジスタとｐＭＯＳトラン
ジスタとが形成されるｐ型ウェル領域２とｎ型ウェル領
域３とをＬＯＣＯＳ法によってフィールドシリコン酸化
膜４を形成して、素子分離する。
【００３１】その後、レジスト材によってｐウェル領域
２にはボロンを、ｎウェル領域３にはリンや砒素を設計
のしきい値電圧または耐圧特性を確保するように、イオ
ン注入法などによって形成し分ける。
２にはボロンを、ｎウェル領域３にはリンや砒素を設計
のしきい値電圧または耐圧特性を確保するように、イオ
ン注入法などによって形成し分ける。
【００３２】例えばｐウェル領域２にはボロンを３００
ｋｅＶ、１５０ｋｅＶ、４０ｋｅＶでそれぞれ１×１０
13ｃｍ-2、３×１０12ｃｍ-2、７×１０12ｃｍ-2注入す
る。又、ｎウェル領域３にはリンを７００ｋｅＶ、３０
０ｋｅＶ、６０ｋｅＶでそれぞれ１．５×１０13ｃ
ｍ-2、４×１０12ｃｍ-2、５×１０12ｃｍ-2注入する。
ｋｅＶ、１５０ｋｅＶ、４０ｋｅＶでそれぞれ１×１０
13ｃｍ-2、３×１０12ｃｍ-2、７×１０12ｃｍ-2注入す
る。又、ｎウェル領域３にはリンを７００ｋｅＶ、３０
０ｋｅＶ、６０ｋｅＶでそれぞれ１．５×１０13ｃ
ｍ-2、４×１０12ｃｍ-2、５×１０12ｃｍ-2注入する。
【００３３】次に図１（Ｂ）に示すように、ｎウェル領
域、ｐウェル領域を形成し分けるのに用いたレジスト材
を剥離した後、ゲートシリコン酸化膜５を基板をドライ
酸素雰囲気中の酸化することによって形成する。酸化の
温度は８５０℃で厚さは６ｎｍ程度とする。その後、ゲ
ート電極となる多結晶シリコン膜６を化学気相堆積法に
よってゲート酸化膜５の上に形成する。このとき、多結
晶シリコン膜の成長温度は６５０℃で原料ガスはシラン
やジシラン等を用いる。
域、ｐウェル領域を形成し分けるのに用いたレジスト材
を剥離した後、ゲートシリコン酸化膜５を基板をドライ
酸素雰囲気中の酸化することによって形成する。酸化の
温度は８５０℃で厚さは６ｎｍ程度とする。その後、ゲ
ート電極となる多結晶シリコン膜６を化学気相堆積法に
よってゲート酸化膜５の上に形成する。このとき、多結
晶シリコン膜の成長温度は６５０℃で原料ガスはシラン
やジシラン等を用いる。
【００３４】この多結晶シリコンは不純物がドーピング
されていないノンドープの多結晶シリコンとする。すな
わち意図しないｐ型もしくはｎ型の不純物が含まれてい
ても1×１０16ｃｍ-3以下の、実質的にノンドープの多
結晶シリコンである。又、この多結晶シリコンの厚さは
後のｐ型のソース・ドレイン拡散層を活性化する熱処理
条件でボロンが突き抜けないような厚さ、例えばソース
・ドレイン形成のためにＢＦ2 を３０ｋｅＶ、３×１０
15ｃｍ-2のイオン注入で、その活性化を、１０００℃、
１０秒とするならば、多結晶シリコンの膜厚は２００〜
３００ｎｍとする。
されていないノンドープの多結晶シリコンとする。すな
わち意図しないｐ型もしくはｎ型の不純物が含まれてい
ても1×１０16ｃｍ-3以下の、実質的にノンドープの多
結晶シリコンである。又、この多結晶シリコンの厚さは
後のｐ型のソース・ドレイン拡散層を活性化する熱処理
条件でボロンが突き抜けないような厚さ、例えばソース
・ドレイン形成のためにＢＦ2 を３０ｋｅＶ、３×１０
15ｃｍ-2のイオン注入で、その活性化を、１０００℃、
１０秒とするならば、多結晶シリコンの膜厚は２００〜
３００ｎｍとする。
【００３５】その後、２０〜４０ｎｍの膜厚の窒化シリ
コン膜１４を化学気相法などによって、ゲート多結晶シ
リコン６上に堆積する。窒化シリコン膜１４の堆積温度
は７００℃程度で、原料ガスにはシランとアンモニアの
混合ガスを用いる。
コン膜１４を化学気相法などによって、ゲート多結晶シ
リコン６上に堆積する。窒化シリコン膜１４の堆積温度
は７００℃程度で、原料ガスにはシランとアンモニアの
混合ガスを用いる。
【００３６】そして、レジスト材１２を塗布し紫外線光
もしくはエキシマレーザー光を用いたリソグラフィー法
によってトランジスタのゲート電極を形成したいところ
にレジスト材を残し、プラズマエッチング法によってゲ
ート電極となる多結晶シリコン６及びその上の窒化シリ
コン膜１４をパターニングする。尚、このときのエッチ
ングは酸化シリコン膜と多結晶シリコン膜との選択比が
良い条件でエッチングを行うが、厳密には選択比は無限
大ではないので、拡散層領域上のゲート酸化膜は膜減り
をしている。
もしくはエキシマレーザー光を用いたリソグラフィー法
によってトランジスタのゲート電極を形成したいところ
にレジスト材を残し、プラズマエッチング法によってゲ
ート電極となる多結晶シリコン６及びその上の窒化シリ
コン膜１４をパターニングする。尚、このときのエッチ
ングは酸化シリコン膜と多結晶シリコン膜との選択比が
良い条件でエッチングを行うが、厳密には選択比は無限
大ではないので、拡散層領域上のゲート酸化膜は膜減り
をしている。
【００３７】次に図１（Ｃ）に示すように、パターニン
グに用いたレジスト材を剥離した後、被覆性のよい酸化
シリコン膜を１００〜１５０ｎｍ化学気相法によって堆
積する。この酸化シリコン膜は、例えば原料ガスはシラ
ンと酸素で、堆積温度は８００℃の高温で形成する。そ
の後、異方性のプラズマエッチングによって多結晶シリ
コン／窒化シリコン膜の２層ゲートの側面部のみに酸化
シリコン膜が残るようにエッチングし、サイドウォール
７を形成する。
グに用いたレジスト材を剥離した後、被覆性のよい酸化
シリコン膜を１００〜１５０ｎｍ化学気相法によって堆
積する。この酸化シリコン膜は、例えば原料ガスはシラ
ンと酸素で、堆積温度は８００℃の高温で形成する。そ
の後、異方性のプラズマエッチングによって多結晶シリ
コン／窒化シリコン膜の２層ゲートの側面部のみに酸化
シリコン膜が残るようにエッチングし、サイドウォール
７を形成する。
【００３８】ここではサイドウォール材として酸化シリ
コンを用いた場合を説明したが、酸化シリコン以外の絶
縁膜をサイドウォール材として用いる場合は、基板の熱
酸化処理を行ってパターニングされた多結晶シリコンゲ
ートの側面に熱酸化シリコン膜を形成した後でサイドウ
ォール材を堆積した方が密着性を良好のする点から好ま
しい。
コンを用いた場合を説明したが、酸化シリコン以外の絶
縁膜をサイドウォール材として用いる場合は、基板の熱
酸化処理を行ってパターニングされた多結晶シリコンゲ
ートの側面に熱酸化シリコン膜を形成した後でサイドウ
ォール材を堆積した方が密着性を良好のする点から好ま
しい。
【００３９】次に図２（Ａ）に示すように、酸化法によ
って基板全面に５〜１０ｎｍの酸化シリコン膜１３を形
成する。その後に、レジスト材１５を用いてｎＭＯＳト
ランジスタが形成されるｐウェル領域以外の領域を覆
う。このとき、ｎＭＯＳトランジスタのゲート表面は酸
化シリコン膜１３の形成の際に酸化されずに窒化シリコ
ン膜である。
って基板全面に５〜１０ｎｍの酸化シリコン膜１３を形
成する。その後に、レジスト材１５を用いてｎＭＯＳト
ランジスタが形成されるｐウェル領域以外の領域を覆
う。このとき、ｎＭＯＳトランジスタのゲート表面は酸
化シリコン膜１３の形成の際に酸化されずに窒化シリコ
ン膜である。
【００４０】ここでｎＭＯＳトランジスタのゲート上の
窒化シリコン膜１４のみをエッチング除去する。このエ
ッチングには６５℃程度に加熱されたリン酸等を用いる
ことで、他の酸化膜や多結晶シリコンに対する全く影響
はなく窒化シリコン膜のみを選択的にエッチングするこ
とができる。
窒化シリコン膜１４のみをエッチング除去する。このエ
ッチングには６５℃程度に加熱されたリン酸等を用いる
ことで、他の酸化膜や多結晶シリコンに対する全く影響
はなく窒化シリコン膜のみを選択的にエッチングするこ
とができる。
【００４１】次に図２（Ｂ）に示すように、図２（Ａ）
の状態でシリコンのみを選択的にエッチングする条件で
ｎＭＯＳトランジスタの多結晶シリコンをエッチングす
る。このときのエッチング量、エッチング後の多結晶シ
リコンの残膜が、ソース・ドレイン拡散層の活性化の熱
処理条件でｎＭＯＳでゲート多結晶シリコン／ゲート酸
化膜で空乏化しないようなゲート多結晶シリコン膜厚に
なるようにする。
の状態でシリコンのみを選択的にエッチングする条件で
ｎＭＯＳトランジスタの多結晶シリコンをエッチングす
る。このときのエッチング量、エッチング後の多結晶シ
リコンの残膜が、ソース・ドレイン拡散層の活性化の熱
処理条件でｎＭＯＳでゲート多結晶シリコン／ゲート酸
化膜で空乏化しないようなゲート多結晶シリコン膜厚に
なるようにする。
【００４２】その後の砒素のイオ注入条件を５０ｋｅ
Ｖ、５×１０15ｃｍ-2とし、その活性化の条件を１００
０℃、１０秒としたとき、典型的には１５０ｎｍの残膜
となるようにエッチングする。
Ｖ、５×１０15ｃｍ-2とし、その活性化の条件を１００
０℃、１０秒としたとき、典型的には１５０ｎｍの残膜
となるようにエッチングする。
【００４３】またこのエッチングにおいて、薄いゲート
酸化膜上に酸化シリコン膜１３が形成されているから、
ソース、ドレイン領域のシリコン領域がダメージを受け
ることが回避される。
酸化膜上に酸化シリコン膜１３が形成されているから、
ソース、ドレイン領域のシリコン領域がダメージを受け
ることが回避される。
【００４４】このエッチングが終わったら、ｎＭＯＳト
ランジスタ領域に砒素を、ソース・ドレイン領域にｎ型
拡散層８の形成するために、またゲートの多結晶シリコ
ン６にｎ型不純物の砒素をドーピングのために、５０ｋ
ｅＶ、５×１０15ｃｍ-2でイオン注入する。
ランジスタ領域に砒素を、ソース・ドレイン領域にｎ型
拡散層８の形成するために、またゲートの多結晶シリコ
ン６にｎ型不純物の砒素をドーピングのために、５０ｋ
ｅＶ、５×１０15ｃｍ-2でイオン注入する。
【００４５】次に図２（Ｃ）に示すように、ｎＭＯＳト
ランジスタ領域以外を覆っていたレジスト材１５を剥離
して、今度はｐＭＯＳトランジスタ領域以外にレジスト
材１６を覆い、６５℃程度に加熱されたリン酸等を用い
てｐＭＯＳのゲート多結晶シリコン６上の窒化シリコン
膜１４を剥離する。
ランジスタ領域以外を覆っていたレジスト材１５を剥離
して、今度はｐＭＯＳトランジスタ領域以外にレジスト
材１６を覆い、６５℃程度に加熱されたリン酸等を用い
てｐＭＯＳのゲート多結晶シリコン６上の窒化シリコン
膜１４を剥離する。
【００４６】その後、ｐＭＯＳトランジスタ領域にＢＦ
2 を、ソース・ドレイン領域にｐ型拡散層９の形成する
ために、またゲートの多結晶シリコン６にｐ型不純物の
ボロンをドーピングのために、例えば、３０ｋｅＶ、３
×１０15ｃｍ-2でイオン注入する。
2 を、ソース・ドレイン領域にｐ型拡散層９の形成する
ために、またゲートの多結晶シリコン６にｐ型不純物の
ボロンをドーピングのために、例えば、３０ｋｅＶ、３
×１０15ｃｍ-2でイオン注入する。
【００４７】その後、イオン注入の打ち分けに用いたレ
ジスト材１６を剥離した後、不純物の活性化として、ハ
ロゲンランプ等を用いたランプアニール装置によって窒
素雰囲気中で活性化する。このときの活性化の条件は１
０００℃、１０秒である。
ジスト材１６を剥離した後、不純物の活性化として、ハ
ロゲンランプ等を用いたランプアニール装置によって窒
素雰囲気中で活性化する。このときの活性化の条件は１
０００℃、１０秒である。
【００４８】そして図３に示すように、従来と同様に、
全面にボロンやリンがドープされた平坦性の良い絶縁膜
１０を化学気相法などによって堆積し、ソース、ドレイ
ン、ゲートと配線電極との接続するために、コンタクト
孔を絶縁膜に所定の位置に形成し、配線材となるアルミ
ニウムを主成分とする金属１１をスパッタ法などによっ
て形成し、この配線金属をパターニングする。
全面にボロンやリンがドープされた平坦性の良い絶縁膜
１０を化学気相法などによって堆積し、ソース、ドレイ
ン、ゲートと配線電極との接続するために、コンタクト
孔を絶縁膜に所定の位置に形成し、配線材となるアルミ
ニウムを主成分とする金属１１をスパッタ法などによっ
て形成し、この配線金属をパターニングする。
【００４９】
【発明の効果】本発明を用いれば、リソグラフィーの回
数の増加による工程数を増加を伴うことなく、ｎＭＯＳ
トランジスタではゲート電極の空乏化を抑制して、かつ
充分な不純物ドーピングを行い、一方、ｐＭＯＳトラン
ジスタではボロンの突き抜けを抑制することができ、信
頼性が高く、微細デバイスに適したプロセスマージンの
広い相補型ＭＯＳトランジスタを形成することができ
る。
数の増加による工程数を増加を伴うことなく、ｎＭＯＳ
トランジスタではゲート電極の空乏化を抑制して、かつ
充分な不純物ドーピングを行い、一方、ｐＭＯＳトラン
ジスタではボロンの突き抜けを抑制することができ、信
頼性が高く、微細デバイスに適したプロセスマージンの
広い相補型ＭＯＳトランジスタを形成することができ
る。
【図１】本発明の実施の形態の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図２】図１の続きの工程を順に示す断面図である。
【図３】本発明の実施の形態の半導体装置を示す断面図
である。
である。
【図４】従来技術の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図５】図４の続きの工程を順に示す断面図である。
１ シリコン基板 ２ ｐウエル領域 ３ ｎウエル領域 ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲートを構成する多結晶シリコン ７ サイドウォール ８ ｎ型拡散層 ９ ｐ型拡散層 １０ 絶縁膜 １１ 配線金属 １２，１５，１６ レジスト材 １３ 酸化シリコン膜 １４ 窒化シリコン
Claims (7)
- 【請求項１】 半導体基板上にｎチャネル絶縁ゲート電
界効果トランジスタとｐチャネル絶縁ゲート電界効果ト
ランジスタとを設けた半導体装置において、前記ｎチャ
ネル絶縁ゲート電界効果トランジスタの多結晶シリコン
ゲートはｎ型であり、前記ｐチャネル絶縁ゲート電界効
果トランジスタの多結晶シリコンゲートはｐ型であり、
かつ前記ｎチャネル絶縁ゲート電界効果トランジスタの
多結晶シリコンゲートの膜厚は前記ｐチャネル絶縁ゲー
ト電界効果トランジスタの多結晶シリコンゲートの膜厚
より薄いことを特徴とする半導体装置。 - 【請求項２】 前記ｎチャネル絶縁ゲート電界効果トラ
ンジスタの多結晶シリコンゲートは砒素の含有によりｎ
型になっており、前記ｐチャネル絶縁ゲート電界効果ト
ランジスタの多結晶シリコンゲートはボロンの含有によ
りｐ型になっていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 半導体基板表面領域に絶縁物で隔離され
たｐ型およびｎ型の領域を形成する工程と、前記半導体
基板上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜上に第２の絶縁膜を形成する工程と、前記
ｐ型およびｎ型の領域上の前記第２の絶縁膜および前記
多結晶シリコン膜をｎチャネルおよびｐチャネル絶縁ゲ
ート電界効果トランジスタのゲート構造にパターニング
する工程と、前記半導体基板の全面に第３の絶縁膜を堆
積する工程と、前記トランジスタのゲート構造の側面の
みに前記第３の絶縁膜を残す工程と、前記両トランジス
タのうち選択的に前記ｐチャネルトランジスタが形成さ
れる箇所を第１のマスク材によりマスクし、前記両トラ
ンジスタのうち前記ｎチャネルトランジスタのみのゲー
ト構造の前記第２の絶縁膜を除去し、それにより露出し
た前記ｎチャネルトランジスタのゲート構造の前記多結
晶シリコン膜を薄くする工程と、前記ｐチャネルトラン
ジスタが形成される箇所が前記第１のマスク材によりマ
スクされた状態で前記ｎチャネルトランジスタが形成さ
れる箇所にｎ型不純物を導入する工程と、前記両トラン
ジスタのうち選択的に前記ｎチャネルトランジスタが形
成される箇所を第２のマスク材によりマスクし、前記ｐ
チャネルトランジスタが形成される箇所にｐ型不純物を
導入する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項４】 前記第１および第３の絶縁膜は酸化シリ
コン膜であり、前記第２の絶縁膜は窒化シリコン膜であ
ることを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項５】 前記多結晶シリコン膜は実質的にノンド
ープの状態で前記第１の絶縁膜上に形成されることを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記実質的にノンドープの状態とは含有
不純物が１×１０16ｃｍ-3以下であることを特徴とする
請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第３の絶縁膜を堆積する前に前記半
導体基板を酸化する工程を有することを特徴とする請求
項３記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041156A JP2924763B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
| KR1019970006664A KR100245109B1 (ko) | 1996-02-28 | 1997-02-28 | 게이트 전극의 두께가 다른 전계 효과 트랜지스터를 갖는 반도체 장치 및 그 제조 방법 |
| US08/808,422 US6166413A (en) | 1996-02-28 | 1997-02-28 | Semiconductor device having field effect transistors different in thickness of gate electrodes and process of fabrication thereof |
| US09/614,700 US6486012B1 (en) | 1996-02-28 | 2000-07-12 | Semiconductor device having field effect transistors different in thickness of gate electrodes and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041156A JP2924763B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232445A true JPH09232445A (ja) | 1997-09-05 |
| JP2924763B2 JP2924763B2 (ja) | 1999-07-26 |
Family
ID=12600566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041156A Expired - Fee Related JP2924763B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6166413A (ja) |
| JP (1) | JP2924763B2 (ja) |
| KR (1) | KR100245109B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049113A (en) * | 1997-06-05 | 2000-04-11 | Nec Corporation | Semiconductor device and semiconductor device manufacturing method |
| JP2009027083A (ja) * | 2007-07-23 | 2009-02-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2016004952A (ja) * | 2014-06-18 | 2016-01-12 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464950B1 (ko) * | 2000-08-18 | 2005-01-05 | 매그나칩 반도체 유한회사 | 수직 형상의 스페이서를 구비하는 반도체 소자 제조 방법 |
| US20020132458A1 (en) * | 2001-03-13 | 2002-09-19 | Sun-Chieh Chien | Method for fabricating a MOS transistor of an embedded memory |
| ATE400892T1 (de) * | 2001-11-26 | 2008-07-15 | Imec Inter Uni Micro Electr | Herstellungsverfahren für cmos-halbleiter- bauelemente mit wählbaren gatedicken |
| KR100425478B1 (ko) * | 2002-04-04 | 2004-03-30 | 삼성전자주식회사 | 금속 도전층을 포함한 반도체소자의 제조방법 |
| US6911383B2 (en) * | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
| US7851868B2 (en) * | 2004-05-21 | 2010-12-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Step gate electrode structures for field-effect transistors and methods for fabricating the same |
| KR100568451B1 (ko) * | 2004-09-14 | 2006-04-07 | 삼성전자주식회사 | 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법 |
| JP5122818B2 (ja) * | 2004-09-17 | 2013-01-16 | シャープ株式会社 | 薄膜半導体装置の製造方法 |
| US7723805B2 (en) * | 2006-01-10 | 2010-05-25 | Freescale Semiconductor, Inc. | Electronic device including a fin-type transistor structure and a process for forming the electronic device |
| US7709303B2 (en) * | 2006-01-10 | 2010-05-04 | Freescale Semiconductor, Inc. | Process for forming an electronic device including a fin-type structure |
| US7754560B2 (en) * | 2006-01-10 | 2010-07-13 | Freescale Semiconductor, Inc. | Integrated circuit using FinFETs and having a static random access memory (SRAM) |
| JP2009049307A (ja) * | 2007-08-22 | 2009-03-05 | Panasonic Corp | 半導体装置及びその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931411A (en) * | 1985-05-01 | 1990-06-05 | Texas Instruments Incorporated | Integrated circuit process with TiN-gate transistor |
| WO1987006764A1 (en) * | 1986-04-23 | 1987-11-05 | American Telephone & Telegraph Company | Process for manufacturing semiconductor devices |
| US5021354A (en) * | 1989-12-04 | 1991-06-04 | Motorola, Inc. | Process for manufacturing a semiconductor device |
| US5296401A (en) * | 1990-01-11 | 1994-03-22 | Mitsubishi Denki Kabushiki Kaisha | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof |
| JP2667282B2 (ja) * | 1990-05-29 | 1997-10-27 | 沖電気工業株式会社 | 半導体装置及びその配線形成方法 |
| JPH04254371A (ja) * | 1991-02-06 | 1992-09-09 | Nec Corp | 半導体装置の製造方法 |
| KR940005802B1 (ko) * | 1991-07-09 | 1994-06-23 | 삼성전자 주식회사 | Cmos 반도체장치 및 그 제조방법 |
| US5468666A (en) * | 1993-04-29 | 1995-11-21 | Texas Instruments Incorporated | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip |
| JPH07153847A (ja) * | 1993-12-01 | 1995-06-16 | Toshiba Corp | 半導体装置の製造方法 |
| US5496771A (en) * | 1994-05-19 | 1996-03-05 | International Business Machines Corporation | Method of making overpass mask/insulator for local interconnects |
| KR0138959B1 (ko) * | 1994-11-08 | 1998-04-30 | 김주용 | 상보형 모스 소자의 게이트 전극 형성 방법 |
-
1996
- 1996-02-28 JP JP8041156A patent/JP2924763B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-28 KR KR1019970006664A patent/KR100245109B1/ko not_active Expired - Fee Related
- 1997-02-28 US US08/808,422 patent/US6166413A/en not_active Expired - Fee Related
-
2000
- 2000-07-12 US US09/614,700 patent/US6486012B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049113A (en) * | 1997-06-05 | 2000-04-11 | Nec Corporation | Semiconductor device and semiconductor device manufacturing method |
| JP2009027083A (ja) * | 2007-07-23 | 2009-02-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2016004952A (ja) * | 2014-06-18 | 2016-01-12 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6486012B1 (en) | 2002-11-26 |
| KR100245109B1 (ko) | 2000-02-15 |
| US6166413A (en) | 2000-12-26 |
| JP2924763B2 (ja) | 1999-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7935993B2 (en) | Semiconductor device structure having enhanced performance FET device | |
| KR100400323B1 (ko) | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 | |
| KR870006676A (ko) | 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정 | |
| JP2924763B2 (ja) | 半導体装置の製造方法 | |
| EP0296627A2 (en) | Method for manufacturing a semiconductor device | |
| US5028552A (en) | Method of manufacturing insulated-gate type field effect transistor | |
| US5185279A (en) | Method of manufacturing insulated-gate type field effect transistor | |
| US5001081A (en) | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| US5885874A (en) | Method of making enhancement-mode and depletion-mode IGFETS using selective doping of a gate material | |
| US6245603B1 (en) | Manufacturing method for semiconductor device | |
| US5976938A (en) | Method of making enhancement-mode and depletion-mode IGFETs with different gate thicknesses | |
| JP3874716B2 (ja) | 半導体装置の製造方法 | |
| JP3165118B2 (ja) | 半導体装置 | |
| US20020022325A1 (en) | Method of making ultra thin oxide formation using selective etchback technique integrated with thin nitride layer for high performance mosfet | |
| US5179031A (en) | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| US5124817A (en) | Polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| US5923984A (en) | Method of making enhancement-mode and depletion-mode IGFETS with different gate materials | |
| KR20050069170A (ko) | 반도체 장치의 모스 트랜지스터 제조 방법 | |
| JP4146121B2 (ja) | 半導体装置の製造方法 | |
| JPH1012748A (ja) | 半導体装置の製造方法 | |
| US4653173A (en) | Method of manufacturing an insulated gate field effect device | |
| KR920004913B1 (ko) | 반도체장치의 제조방법 | |
| KR100267398B1 (ko) | 실리사이드 형성 방법 및 이를 이용한 반도체소자 제조 방법 | |
| US6242295B1 (en) | Method of fabricating a shallow doped region for a shallow junction transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |
|
| LAPS | Cancellation because of no payment of annual fees |