JPH09232882A - 相互コンダクタンスを増強した効率的なｒｆｃｍｏｓ増幅器 - Google Patents

相互コンダクタンスを増強した効率的なｒｆｃｍｏｓ増幅器

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JPH09232882A
JPH09232882A JP9024197A JP2419797A JPH09232882A JP H09232882 A JPH09232882 A JP H09232882A JP 9024197 A JP9024197 A JP 9024197A JP 2419797 A JP2419797 A JP 2419797A JP H09232882 A JPH09232882 A JP H09232882A
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エヌ．カラニコラス アンドリュー
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Abstract

(57)【要約】 【課題】 電流の使用量を拡大することなく、またノイ
ズを増大することなく相互コンダクタンスを増強する。 【解決手段】 相互コンダクタンスを改善したＲＦＩＣ
デバイスはゲートと、ドレインと、ソースとを有する第
一コンダクタンス・タイプの第一能動デバイスと、ゲー
トと、ドレインと、ソースとを有する第二コンダクタン
ス・タイプの第二能動デバイスとから成る。第二能動デ
バイスは第一能動デバイスに直列に結合する。第一能動
デバイスのゲートは第二能動デバイスのゲートに結合す
る。電流再使用回路は第一能動デバイスと、第二能動デ
バイスとに結合し、第一能動デバイスのドレインから流
れる電流は第二能動デバイスで使用される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ増幅器の分
野に関し、さらに詳細には、相互コンダクタンスを改善
したＭＯＳ増幅器の分野に関する。
【０００２】
【従来の技術】ポータブル無線通信システムに対する需
要の拡大につれポータブルＲＦトランシーバへの関心が
強くなった。セルラー、サテライト・システム、レーダ
および他のシステムを含む無線通信には、通常、低ノイ
ズの受信機が使われる。より感度の優れた受信機の開発
に相当な努力が払われてきた。
【０００３】トランジスタ増幅器は動作周波数の増強に
力点をおいて着実に改善されてきた。低ノイズＲＦ増幅
器と共に、ＲＦからＩＦへの周波数変換に平衡ミクサー
がしばしば使われる。平衡がとられた動作によって２０
ｄＢ程度の耐性が局部発振器信号の振幅ノイズに対し供
与される。ＩＦ前置増幅器の中間周波数のノイズ・レベ
ルが１．５〜２ｄＢであるように、中間周波数の通常値
は３０〜６０ＭＨｚである。
【０００４】微細ライン用ＣＭＯＳ製造プロセスの技術
はＲＦＩＣへの適用の可能性を生む。ＲＦ増幅器の設計
にあたり、低パワーで正常に機能させる可能性はＣＭＯ
Ｓ技術の魅力ある属性の一つである。通常のＣＭＯＳ回
路への適用によって予備パワーのレベルが大変低くな
る。ＣＭＯＳ回路では過渡状態が生じるときに限って電
流が流れる。ｎチャンネル・デバイスの場合、電流キャ
リヤは電子であるが、ｐチャンネル・デバイスでは、ホ
ールがキャリヤである。ＭＯＳには四つの個別領域また
はターミナル、すなわち、ソースと、ドレインと、ゲー
トと、基板とが存在する。正常動作時、基板に関して測
定したソース、ドレイン、ゲートの各電圧はｎチャンネ
ル・デバイスではプラス、ｐチャンネル・デバイスでは
マイナスである。
【０００５】従って、フロントエンド回路用に実施した
パワー効率に優れ、低コストのＩＣを用いたＣＭＯＳト
ランシーバに対する必要性が存在する。
【０００６】
【課題を解決するための手段】本発明によれば、相互コ
ンダクタンスを改善したＲＦＩＣが提供される。このデ
バイスはゲートと、ドレインと、ソースとを有する第一
コンダクタンス・タイプの第一能動デバイスと、ゲー
ト、ドレインおよびソースをもつ第二コンダクタンス・
タイプの第二能動デバイスとから成る。第二能動デバイ
スは第一能動デバイスに直列に結合する。第一能動デバ
イスのゲートは第二能動デバイスのゲートに結合する。
電流再使用回路は第一能動デバイスと第二能動デバイス
に結合し、そこで第一能動デバイスのドレインから流れ
る電流は第二能動デバイスで再使用される。これによっ
て、増大電流を使用することなく、さらにノイズを増大
させることなく相互コンダクタンスが増強される。
【０００７】本発明による相互コンダクタンスを改善し
たＲＦＬＮＡＩＣと改善した相互コンダクタンスを有す
るＲＦミクサーについて説明する。
【０００８】
【発明の実施の形態】本発明は９００ＭＨｚＣＭ０Ｓ低
ノイズ増幅器（ＬＮＡ）とミクサーへの使用に特に適し
たもので、その用途に関し説明をしなければならない
が、本明細書に開示した方法とデバイスは電源の消費を
増大することなく、改善された相互コンダクタンスを必
要とする他のＭＯＳ回路に適用できる。
【０００９】図１を参照すると、本発明による二段ＲＦ
ＬＮＡの略図が記載されている。ＲＦＬＮＡは第一段１
０と第二段２０から成る。これら二段は同じような方法
で機能するため、第二段における同じような成分には第
一段の成分と同一のナンバーを付した。第一段１０は三
つのｎＭＯＳデバイスＭ2 、Ｍ4 およびＭ5 と、四つの
ｐＭＯＳデバイスＭ1 、Ｍ3 、Ｍ6 およびＭ7 と、抵抗
器ＲX と、コンデンサＣB およびＣX 、と電流ソースＩ
B1とから成る。デバイスＭ2 とＭ1 のゲートは一般的な
結合をし、電圧ＶA として周知である。デバイスＭ2 の
ソースと電流ソースＩB1は電源電圧ＶDDに結合する。デ
バイスＭ2 のドレインは段出力部ＶＯＵＴ１と、デバイ
スＭ１ のドレインと、ＲX の一方の側に結合する。コ
ンデンサＣB はデバイスＭ3 のソースとドレインとの間
に結合する。デバイスＭ3 のソースはＶGND に結合す
る。デバイスＭ3 のドレインはデバイスＭ1 のソースに
結合する。抵抗器ＲX の第二の側はデバイスＭ4 のゲー
トに結合する。コンデンサＣX はデバイスＭ4 のゲート
からＶGND に結合する。電流ソースＩB1の出力はデバイ
スＭ4 のソースとデバイスＭ5 のソースに結合する。デ
バイスＭ4 のドレインはデバイスＭ6 のドレインとＭ6
のゲートに結合する。デバイスＭ6 のソースはＶGNDに
結合する。デバイスＭ5 のドレインはデバイスＭ7 のド
レインとデバイスＭ7のゲートに結合する。デバイスＭ3
のゲートはデバイスＭ7 のゲートに結合する。
【００１０】外部ネットワークＮS とＮL は５０Ωへの
ＬＮＡ入力ポートと出力ポートにそれぞれ整合する。Ｌ
ＮＡはカスケード接続を用いて二つの相互コンダクタン
ス増幅器段相互を接続する。二段設計の一つの利点はＬ
ＮＡの逆分離が一段設計と比較し改善される点にある。
他の利点は入力ポートと出力ポートの減結合によって、
整合が単純化されることである。第一段のＭＯＳゲート
Ｍ1 とＭ2 をドライブするＶRFにＲＦ信号を印加する。
外部映像除去フィルタは通常、ＬＮＡ出力部とミクサー
ＲＦ入力部との間に使用するため、ＬＮＡ出力は５０Ω
の負荷抵抗ＲLをドライブすることができる。
【００１１】第一、第二段の位相幾何学は同一であるた
め、第一段（単段）の動作だけを本明細書に説明する。
再度図１を参照すると、デバイスＭ1 とＭ2 は段の相互
コンダクタンスがｇm ＝ｇm1＋ｇm2になるように構成
し、ここで、ｇm1はデバイスＭ1 の相互コンダクタンス
であり、ｇm2はデバイスＭ2 の相互コンダクタンスであ
る。コンデンサＣB はデバイスＭ1 のソースを高い周波
数でアースに分路する。デバイスＭ1 のドレイン電流は
デバイスＭ2 で再使用されるため、デバイスＭ1または
Ｍ2 のみで構成する共用ソース増幅器とは対照的にｇm
は電流の消費を増大させることなく増加する。バイアス
帰還増幅器は段のｄｃ出力電圧ＶOUT1をバイアス基準電
圧ＶB1に設定する。デバイスＭ3 、Ｍ4 、Ｍ5 、Ｍ6 お
よびＭ7 はバイアス電流をデバイスＭ1 とＭ2 に導く。
【００１２】バイアス基準電流ＩREF と、デバイスＭ8
とＭ2 で構成する電流ミラーはデバイスＭ1 とＭ2 にお
ける目標バイアス電流を設定する。バイアス・フィード
バック・ループは抵抗器ＲX とコンデンサＣX から成る
ローパス・フィルタで完成される。ローパス・フィルタ
はＶOUT1からｄｃ出力電圧ＶX1を出力する。このフィル
タが寄与する低周波磁極はバイアス帰還増幅器のループ
伝送を支配し、このループに対し高位相マージンを達成
する。第一段の出力部と第二段の入力部は直接結合す
る。バイアス基準電圧ＶB1は第一段のｄｃ出力電圧Ｖ
OUT1を設定し、こうして第二段のｄｃ入力電圧を設定
し、第二段のバイアス電流を確立する。第二段のバイア
ス帰還増幅器はｄｃ出力電圧ＶOUT2をバイアス基準電圧
ＶB2に設定する。ここでＶA はＩREF ＶB1＝ＶB2＝ＶA
で決まる第一段のｄｃ入力電圧である。抵抗器ＲB とＲ
X は充分大きな値に選択し、示差的な入力負荷と出力負
荷を防止する。
【００１３】図２を参照すると、本発明によるミクサー
の略図が記載されている。ミクサー３０は四つのｎＭＯ
ＳデバイスＭ13、Ｍ14、Ｍ19およびＭ20と、五個のｐＭ
ＯＳデバイスＭ11、Ｍ12、Ｍ15、Ｍ17およびＭ21と、抵
抗器ＲX1、ＲX2、ＲB1およびＲB2と、コンデンサＣX
と、電流ソースＩB およびＩREF から成る。デバイスＭ
11のゲートはデバイスＭ14とＶL01のゲートに結合す
る。デバイスＭ13のゲートはデバイスＭ2 とＶL02 のゲ
ートに結合する。デバイスＭ16のソースと、デバイスＭ
18のソースと、電流ソースＩB は電源電圧ＶDDに結合す
る。デバイスＭ16のゲートはＶREF1に結合する。デバイ
スＭ18のゲートはＭ１８のドレインに結合する。電流ソ
ースＩREF はデバイスＭ18のドレインと電源電圧ＶGND
との間に結合する。抵抗器ＲB1はデバイスＭ16のゲート
とデバイスＭ18のゲートとの間に結合する。デバイスＭ
16のドレインはデバイスＭ13のソースとデバイスＭ14の
ソースとの間に結合する。デバイスＭ13のドレインはデ
バイスＭ11のドレインに結合する。デバイスＭ14のドレ
インはＭ12のドレインに結合する。デバイスＭ11のソー
スとデバイスＭ12のソースはデバイスＭ15のドレインに
結合する。デバイスＭ１５のドレインはＶＧＲＤ に結
合する。
【００１４】抵抗器ＲX1はデバイスＭ14のドレインとデ
バイスＭ19のゲートとの間に結合する。デバイスＭ19の
ゲートにおける電圧はＶX と呼ぶ。抵抗器ＲX2はデバイ
スＭ11のドレインとデバイスＭ19のゲートとの間に結合
する。コンデンサＣX はデバイスＭ19のゲートとＶGND
との間に結合する。デバイスＭ11のドレインはＶOUT2に
結合する。Ｍ14のドレインはＶout1に結合する。電流ソ
ースはデバイスＭ19のソースとデバイスＭ20のソースに
結合する。デバイスＭ19のドレインはデバイスＭ21のド
レインとＭ21のゲートに結合する。デバイスＭ20のドレ
インはデバイスＭ17のドレインとＭ17のゲートに結合す
る。抵抗器ＲB2はデバイスＭ15のゲートとデバイスＭ17
のゲートとの間に結合する。デバイスＭ17のソースと、
デバイスＭ21のソースと、デバイスＭ15のソースはＶ
GNDに結合する。
【００１５】外部ネットワークＮS は５０Ωへのミクサ
ーＲF ポートに整合する。ＲＦ入力はＶRFに印加され、
ＶRF1 とＶRF2 をドライブし、次いで、デバイスＭ15と
Ｍ16を同相でゲート操作する。図２を再度参照すると、
ｇm ＝ｇm15 ＋ｇm16 なる関係を有し、ｇm15 がデバイ
スＭ15の相互コンダクタンスであり、ｇm16 がデバイス
Ｍ16の相互コンダクタンスである相互コンダクタンス増
幅器としてデバイスＭ15とＭ16は構成されている。ミク
サー増幅器にはドレイン電流が再使用されている間にｇ
m が増大し、増大したｇm に対し電流消費の拡大が避け
られるよう、ＬＮＡ段に適用した設計原理が用いられて
いる。交差結合デバイスＭ11、Ｍ12、Ｍ13およびＭ14は
差動局部発振器（ＬＯ）入力ＶLO1 とＶLO2 によってド
ライブする主ミクサー・セルから成る。デバイスＭ15と
Ｍ16のドレイン電流はＬＯ位相の関数としてデバイスＭ
11とＭ13またはＭ12とＭ14の内部に導入される。入力Ｖ
RFが印加されると、デバイスＭ15とＭ16のドレイン電流
相互間にはｇm ＶRFの差が生じる。この差電流はミクサ
ー・セルでチョッピングされ、その結果、ミクサーの出
力ポートＶOUT1とＶOUT2に目標とするＩＦ電流が得られ
るようになる。高インピーダンス・ミクサー出力は外部
高インピーダンスＩＦフィルタをドライブすることがで
きる。
【００１６】ミクサーのバイアス設定はＬＮＡ段で採用
したバイアス設定に類似する。共通モード帰還増幅器は
ミクサーのｄｃ共通モード出力レベルＶX をバイアス基
準電圧ＶB に設定する。差動ペアと電流ミラーはバイア
ス電流をミクサー・セルの内部に導くＭＯＳデバイスＭ
15、Ｍ17、Ｍ19、Ｍ20およびＭ21から成る。バイアス基
準電流ＩREF とＭＯＳデバイスＭ8 とＭ16から成る電流
ミラーはミクサー・セルにおいて目標のバイアス電流を
設定する。ローパス・フィルタは帰還ループを完成す
る。ローパス・フィルタは抵抗器ＲX1と、ＲX2と、コン
デンサＣX とから成る。このローパス・フィルタは出力
ＶOUT1とＶOUT2からｄｃ共通モード・レベルＶX を出力
する。抵抗器ＲB1、ＲB2、ＲX1およびＲX2は充分大きな
値に選択し、示差的な入力負荷と出力負荷を防止する。
【００１７】図３を参照すると、測定したＬＮＡ順、利
得の逆数値｜Ｓ21｜｜Ｓ12｜のグラフが記載されてい
る。
【００１８】図４を参照すると、８９９．５ＭＨｚと９
００．５ＭＨｚにおけるツートーンＲＦ入力を１Ｇｈｚ
でＬＯ周波数にミキシングするときに測定したミクサー
ＩＦ出力のスペクトルのグラフが記載されている。ＲＦ
パワー・レベルは各トーンに対し２９ｄＢである。ＬＯ
パワー・レベルは０ｄＢｍである。ＬＮＡとミクサーの
設計には入力、出力ポートに外部結合キャパシタが使わ
れている。製作したデバイスはＴＱＥＰパッケージ内で
測定し、デバイスの製作は０．５μｍＣＭＯＳプロセス
による。ＬＮＡＩＣの能動領域は０．７ｍｍＸ０．４ｍ
ｍである。ＬＮＡＩＣミクサーの能動領域は０．７ｍｍ
Ｘ０．２ｍｍである。
【００１９】前記における説明から当該技術に詳しい者
であれば本発明に対する数多くの修正と他の実施例の内
容が如何なるものであるかは明らかであろう。従って、
本明細書の説明は例示のみを目的としたものであり、本
発明を実施する最良の方法を当該技術に精通した者に教
示することを目的とする。構造の詳細は本発明の精神か
ら逸脱することなく実質的に変更することができ、付属
する特許請求の範囲内に入る総ての修正を排他的に利用
する権利を留保する。
【図面の簡単な説明】
【図１】本発明によるＲＦ二段ＬＮＡの略図である。
【図２】本発明によるＲＦミクサーの略図である。
【図３】測定したＩＣＬＮＡ利得値｜Ｓ21｜｜Ｓ12｜の
グラフである。
【図４】測定したＩＣミクサーのＩＦ出力スペクトルの
グラフである。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 相互コンダクタンスを改善したＲＦＩＣ
    デバイスであって、 ゲートと、ドレインと、ソースとを有する第一コンダク
    タンス・タイプの第一能動デバイスと、 ゲートと、ドレインと、ソースとを有する第二コンダク
    タンス・タイプの第二能動デバイスを備え、当該第二能
    動デバイスは前記第一能動デバイスに直列に結合され、
    当該第二能動デバイスの前記ゲートは前記第一能動デバ
    イスの前記ゲートに結合された第二能動デバイスとを備
    え、 電流再使用回路は前記第一能動デバイスと前記第二能動
    デバイスに結合され、前記第一能動デバイスの前記ドレ
    インから流れる電流は前記第二能動デバイスで再使用さ
    れ、 それによって、電流の使用量を拡大することなく、また
    ノイズを増大することなく相互コンダクタンスが増強さ
    れることを特徴とするＲＦＩＣデバイス。
  2. 【請求項２】 前記第一能動デバイスがｎＭＯＳデイバ
    スである請求項１に記載のデバイス。
  3. 【請求項３】 前記第二能動デバイスがｐＭＯＳデバイ
    スである請求項１に記載のデバイス。
  4. 【請求項４】 前記電流再使用回路が前記第一能動デバ
    イスと前記第二能動デバイスに電流を導入する請求項１
    に記載のデバイス。
  5. 【請求項５】 前記電流再使用回路がさらに電流ミラー
    と、前記第一能動デバイスと前記第二能動デバイスに対
    しバイアス電流を設定するバイアス基準電流とを含む請
    求項１に記載のデバイス。
  6. 【請求項６】 さらに、前記電流再使用回路と、前記第
    一能動デバイスの前記ドレインと前記第二能動デバイス
    の前記ドレインとの間に結合されたローパス・フィルタ
    を含む請求項１に記載のデバイス。
  7. 【請求項７】 さらに、前記第一能動デバイスの前記ソ
    ースから第一電圧電位に結合されたコンデンサを含む請
    求項１に記載のデバイス。
  8. 【請求項８】 相互コンダクタンスを改善したＲＦＬＮ
    ＡＩＣデバイスであって、 ゲートと、ドレインと、ソースとを有する第一コンダク
    タンス・タイプの第一能動デバイスと、 ゲートと、ドレインと、ソースとを有する第二コンダク
    タンス・タイプの第二能動デバイスを備え、当該第二能
    動デバイスは前記第一能動デバイスに直列に結合され、
    当該第二能動デバイスの前記ゲートは前記第一能動デバ
    イスの前記ゲートに結合された第二能動デバイスとを備
    え、 電流再使用回路は前記第一能動デバイスと前記第二能動
    デバイスに結合され、前記第一能動デバイスの前記ドレ
    インから流れる電流は前記第二能動デバイスで再使用さ
    れ、 それによって、電流の使用量を拡大することなく、また
    ノイズを増大することなく相互コンダクタンスが増強さ
    れることを特徴とするＲＦＬＮＡＩＣデバイス。
  9. 【請求項９】 前記第一能動デバイスがｎＭＯＳデバイ
    スである請求項８に記載のデバイス。
  10. 【請求項１０】 前記第二能動デバイスがｐＭＯＳデバ
    イスである請求項８に記載のデバイス。
  11. 【請求項１１】 前記電流再使用回路が前記第一能動デ
    バイスと前記第二能動デバイスに電流を導入する請求項
    ８に記載のデバイス。
  12. 【請求項１２】 前記電流再使用回路がさらに電流ミラ
    ーと、前記第一能動デバイスと前記第二能動デバイスに
    対しバイアス電流を設定するバイアス基準電流とを含む
    請求項８に記載のデバイス。
  13. 【請求項１３】 さらに、前記電流再使用回路と、前記
    第一能動デバイスの前記ドレインと前記第二能動デバイ
    スの前記ドレインとの間に結合されたローパス・フィル
    タを含む請求項８に記載のデバイス。
  14. 【請求項１４】 さらに、前記第一能動デバイスの前記
    ソースから第一電圧電位に結合したコンデンサを含む請
    求項８に記載のデバイス。
  15. 【請求項１５】 相互コンダクタンスを改善したＲＦミ
    クサーであって、 ゲートと、ドレインと、ソースとを有する第一コンダク
    タンス・タイプの第一能動デバイスと、 ゲートと、ドレインと、ソースとを有する第二コンダク
    タンス・タイプの第二能動デバイスを備え、当該第二能
    動デバイスは前記第一能動デバイスに直列に結合され、
    当該第二能動デバイスの前記ゲートは前記第一能動デバ
    イスの前記ゲートに結合された第二能動デバイスとを備
    え、 電流再使用回路は前記第一能動デバイスと前記第二能動
    デバイスに結合され、前記第一能動デバイスの前記ドレ
    インから流れる電流は前記第二能動デバイスで再使用さ
    れ、 それによって、電流の使用量を拡大することなく、また
    ノイズを増大することなく相互コンダクタンスが増強さ
    れることを特徴とするＲＦＬＮＡＩＣデバイス。
  16. 【請求項１６】 前記第一能動デバイスがｎＭＯＳデイ
    バスである請求項１５に記載のデバイス。
  17. 【請求項１７】 前記第二能動デバイスがｐＭＯＳデバ
    イスである請求項１５に記載のデバイス。
  18. 【請求項１８】 前記電流再使用回路が前記第一能動デ
    バイスと前記第二能動デバイスに電流を導入する請求項
    １５に記載のデバイス。
  19. 【請求項１９】 前記電流再使用回路がさらに電流ミラ
    ーと、前記第一能動デバイスと前記第二能動デバイスに
    対しバイアス電流を設定するバイアス基準電流とを含む
    請求項１５に記載のデバイス。
  20. 【請求項２０】 さらに、前記電流再使用回路と、前記
    第一能動デバイスの前記ドレインと前記第二能動デバイ
    スの前記ドレインとの間に結合したローパス・フィルタ
    を含む請求項１５に記載のデバイス。
JP9024197A 1996-02-07 1997-02-07 相互コンダクタンスを増強した効率的なｒｆｃｍｏｓ増幅器 Pending JPH09232882A (ja)

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