JPH09233146A - ディジタル情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル情報を扱う情報処理装置におい
て、電源／アース雑音、グランドバウンスなどの各種雑
音の主要因として、その装置内の信号出力部の同時スイ
ッチング動作があり、同時にスイッチング動作する素子
数を減少させる必要がある。 【解決手段】 本発明のディジタル情報処理装置は、複
数の信号入力部と、複数の信号入力部からそれぞれ入力
された第１の信号に対して、所定のタイミングで状態遷
移が発生するかどうかを予測し、第１の信号の状態を変
化させる信号変換を施すことを指示する指示信号を送出
する検出回路と、第１の信号と指示信号とを入力し、指
示信号に基づいて第１の信号に対し信号変換を施し、第
２の信号として出力する信号変換回路とを有する。検出
回路は、指示信号を送出するとともに、第２の信号が信
号変換を施した信号であることを示す制御信号を受信側
の装置に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル情報
処理装置に関する発明であり、とくに、並列にディジタ
ルデータをやり取りするディジタル情報処理装置に関す
るものである。

【０００２】

【従来の技術】ディジタル情報を扱う情報処理装置にお
いて、電源／アース雑音、グランドバウンスなどの各種
雑音の主要因として、その装置内の素子群の同時スイッ
チング動作、とくに信号出力部の同時スイッチング動作
がある。したがって、装置内において同時にスイッチン
グ動作する素子数を減少させることがこれらの雑音を低
減することに対して有効となる。従来の雑音低減の手法
として、複数の出力信号を予め多重し、出力部の数を少
なくし同時動作数を制限する方法がある。従来のその他
の雑音低減の手法として、出力部の信号の立ち上がり／
立ち下がり時間を遅く（スルーレートコントローク）す
る方法がある。

【０００３】

【発明が解決しようとする課題】しかしながら、以上述
べた従来の２つの方法いずれにも問題がある。出力信号
を多重化し出力部の数を少なくする手法では、多重化す
ることで回路が高速化されるため、設計が難しくなり、
また、高速素子は一般的に高価であることからコストア
ップにもつながる。出力部の信号の立ち上がり／立ち下
がり時間を遅くする手法は、伝送速度の低下の要因とな
り、さらに、トランジスタの特性を用いて立ち上がり／
立ち下がり時間を制御するため、温度等の要因により特
性のばらつきが生じる可能性があり、期待値通りの雑音
低減効果が得られない場合がある。

【０００４】

【課題を解決するための手段】上記課題を解決するため
に第１の発明のディジタル情報処理装置は、複数の信号
入力部と、複数の信号入力部からそれぞれ入力された第
１の信号に対して、所定のタイミングで状態遷移が発生
するかどうかを予測し、状態遷移が発生する第１の信号
の数が予め決められた数より大きいと検出したときに、
第１の信号の状態を変化させる信号変換を施すことを指
示する指示信号を送出する検出回路と、第１の信号と指
示信号とを入力し、指示信号に基づいて第１の信号に対
し信号変換を施し、第２の信号として出力する信号変換
回路とを有する。ここで、検出回路は、状態遷移が発生
する第１の信号の数が予め決められた数より大きいと検
出したときに、指示信号を送出するとともに、第２の信
号を受信する受信回路に対し、第２の信号が第１の信号
に信号変換を施した信号であることを示す制御信号を送
出することを特徴とする。

【０００５】第２の発明のディジタル情報処理装置は、
複数の第１の信号と第１の信号に信号変換が施されてい
ることを示す第２の信号とを受信する受信回路と、複数
の信号に関する予め決められた信号状態の組を示す情報
と複数の第１の信号及び第２の信号の信号状態とを所定
のタイミングで比較し、両者が一致しない場合に、第１
の信号が伝送エラーを起こしていると判断し、伝送エラ
ーを警告する信号を発生する制御回路とを有する。

【０００６】第３の発明のディジタル情報処理装置は、
複数の信号入力部と、複数の信号入力部からそれぞれ入
力された第１の信号に対して、所定のタイミングで状態
遷移が発生するかどうかを予測し、いずれの第１の信号
も状態遷移が発生しないと検出したときに、少なくとも
１つの第１の信号の状態を変化させる信号変換を施すこ
とを指示する指示信号を送出する検出回路と、第１の信
号と指示信号とを入力し、指示信号に基づいて第１の信
号に対し信号変換を施し、第２の信号として出力する信
号変換回路とを有する。ここで、検出回路は、いずれの
第１の信号も状態遷移が発生しないと検出したときに、
指示信号を送出するとともに、第２の信号を受信する受
信回路に対し、第１の信号に信号変換が施されたことを
示す制御信号を送出することを特徴とする。

【０００７】

【発明の実施の形態例】本発明の形態例を図表を用いな
がら説明する。図１は、本発明の形態例を説明する図で
ある。図中、本発明の主要部である出力信号制御回路４
１０は、検出回路４１１及び信号変換回路４１２で構成
されている。出力信号制御回路４１０は、ディジタル情
報処理装置の１構成要素であり、ディジタル情報処理装
置の信号発生部から発生したｎ個の信号Ｄ１、Ｄ２、
…、Ｄｎを信号入力部４００−１〜４００−ｎから入力
する。出力信号制御回路４１０は、ディジタル情報処理
装置から出力される信号Ｄ１、Ｄ２、…、Ｄｎの状態遷
移を予測し、信号状態を制御する回路である。ここで、
状態遷移とは、信号の状態、例えば電圧値があるしきい
値を越えて変化することである。一例として、信号が高
電位と低電位で表される２値のディジタル信号である場
合、信号が高電位から低電位へ変化したり、または、低
電位から高電位へ変化することである。

【０００８】この形態例では、入力部４００−１〜４０
０−ｎから入力される信号Ｄ１、Ｄ２、…、Ｄｎのｎ個
の信号個々に対して状態遷移が発生するかどうかを予測
し、状態遷移が発生する信号数が（ｎ−１）以上である
かどうかを検出する。状態遷移が発生する信号数がｎ−
１以上である場合は、後述する信号変換テーブルに基づ
いて、状態遷移が発生する信号の全てまたは一部に対し
て状態遷移しないように信号変換を施し、全体として
（ｎ−１）個以上の信号が同時に状態遷移しないように
制御する。

【０００９】下記表１は、信号変換テーブルであり、
（ｎ−１）個以上の信号が状態遷移する場合の信号変換
方法を示すテーブルである。このテーブルは、ＲＯＭ等
のメモリに記憶してもよいし、後述する実施例のように
論理回路で構成してもよい。

【００１０】

【表１】

【００１１】入力部４００−１〜４００−ｎから入力さ
れる信号Ｄ１〜Ｄｎのｎ本の信号において、（ｎ−１）
本の組み合わせは表１に示すようにｎ通りあり、そのｎ
通りの信号の組み合わせについて同時に状態遷移するか
を検出回路４１１で検出する。（ｎ−１）本の出力信号
について同時状態遷移が発生する場合、つまり、表１の
いずれかの出力信号の組み合わせで同時状態遷移が発生
する場合、検出回路４１１は、該当する組み合わせにお
いて表１の先頭に位置する信号以外の全ての出力信号を
状態遷移させないことを指示する指示信号を信号変換回
路４１２に送出する。例えば、対象出力信号が２値を表
す信号である場合は、対象信号に対して、本来の信号の
極性から反転させ、同じ状態が連続するように指示する
指示信号が信号変換回路４１２に送出され、信号変換回
路４１２は、上記指示信号に基づいて対象信号に対して
信号変換を施す。この先頭に位置する信号以外の全ての
出力信号を表１に制御対象信号の項目で示す。表１で示
される信号変換の規定は、１つの規定にすぎず、他にも
いろいろな信号変換の取り決めが考えられる。１例とし
て、表１の最後尾に位置する信号以外の全ての出力信号
を状態遷移させないように信号変換することがあげられ
る。

【００１２】検出回路４１１は、指示信号を信号変換回
路４１２に送出するとともに、信号変換が施されたかど
うかを示す制御信号をその極性を反転（トグル）させて
入力信号制御回路４５０へ送出する。このように、入力
部４００−１〜４００−ｎから入力された信号Ｄ１、Ｄ
２、…、Ｄｎの一部または全部は、信号変換回路４１２
で信号変換が施され、出力部４３０−１〜４３０−ｎよ
りそれぞれ受信側のディジタル情報処理装置へ送信され
る。また、上説した制御信号も出力部４３１から受信側
のディジタル情報処理装置へ送信される。

【００１３】受信側のディジタル情報処理装置は図１で
示す入力信号制御回路４５０を有し、入力信号制御回路
４５０は、送信側のディジタル情報処理装置の出力信号
制御回路４１０で信号変換された信号を逆変換し、もと
の信号状態に戻す。具体的には、検出回路４５１で入力
部４４１から入力された上記制御信号の極性変化を検出
し、かつ、入力部４４０−１〜４４０−ｎから入力され
た信号Ｄ１、Ｄ２、…、Ｄｎそれぞれに対して状態遷移
したかどうかを検出する。検出回路４５１は、制御信号
の極性変化と状態遷移した信号から、信号Ｄ１、Ｄ２、
…、Ｄｎの中で本来状態遷移すべき信号が下記表２の変
換テーブルで基づいて特定できる。

【００１４】

【表２】

【００１５】制御信号の極性が変化しない場合は、信号
Ｄ１、Ｄ２、…、Ｄｎのうち（ｎ−１）本以上の信号が
同時状態遷移していないことを示しているので、変換回
路４５１は、信号変換を指示する指示信号を信号変換回
路４５２に対して送出しない。この場合、信号変換回路
４５２は、信号Ｄ１、Ｄ２、…、Ｄｎのいずれも逆変換
せず、出力部４７０−１〜４７０−ｎから後段のディジ
タル情報処理回路へ信号群を送出する。

【００１６】制御信号の極性が変化した場合は、入力部
４３０−１〜４３０−ｎから入力される信号Ｄ１、Ｄ
２、…、Ｄｎのうち（ｎ−１）本以上の信号が同時状態
遷移している。表２に示すように、制御信号の極性が変
化し、かつ、信号Ｄ１が状態遷移した場合は、上述した
ように送信側で検出された同時状態遷移の信号は、信号
Ｄ１、Ｄ２、Ｄ３、…、Ｄ（ｎ−１）である。従って、
検出回路４５１は、信号Ｄ２、Ｄ３、…、Ｄ（ｎ−１）
に対して信号変換を施す指示をする指示信号を信号変換
回路４５２へ送出し、信号変換回路４５２は、信号Ｄ
２、Ｄ３、…、Ｄ（ｎ−１）に対して信号変換を施す。
例えば、取り扱う信号が２値を表す信号である場合は、
極性を反転させて出力させることになる。信号変換回路
４５２は、上述の信号変換を施したのちに、後段のディ
ジタル情報処理回路へ信号群を送出する。制御信号の極
性が変化し、かつ、信号Ｄｍ（ただし、ｍは２以上ｎ以
下の自然数）が状態遷移した場合も同様に、表２の変換
テーブルに従い状態遷移すべき信号に対して状態遷移を
施す。制御信号の極性が変化し、かつ、どの信号も状態
遷移しなかった場合は、上述したように送信側で検出さ
れた同時状態遷移の信号は、すべての信号である。従っ
て、検出回路４５１は、すべての信号に対して信号変換
を施すことを指示する指示信号を信号変換回路４５２へ
送出し、信号変換回路４５２は、すべての信号に対して
信号変換を施す。このように、検出回路４５１が表２の
変換テーブルと状態遷移した信号との情報をもとに受信
信号の復元を行うことにより、受信側のディジタル情報
処理回路は正しい情報の信号を受信することができる。

【００１７】この形態例では、出力信号制御回路４１０
は、出力信号数がｎ個ある場合、（ｎ−１）個の信号が
同時に状態遷移するかどうかを監視し、（ｎ−１）個以
上の信号が状態遷移する場合、状態遷移する信号数を
（ｎ−２）個以下するように信号変換回路４１２で信号
変換を施す形態例であるが、信号変換を施す下限値は、
（ｎ−１）に限らず、任意の数ｋ（ｋは２以上（ｎ−
２）以下の自然数）でもよい。ただし、この場合は、制
御信号は、信号変換を施したかどうかのみ示す２値の信
号ではなく、３値以上の信号となる。

【００１８】つぎに、この形態例を下記の実施例を用い
てさらに詳しく説明する。図２は、本発明の１実施例を
示すブロック図であり、４つの信号出力部をもつディジ
タル情報処理回路２に本発明の主要部である出力信号制
御回路を適用した形態例である。この形態例は、上記４
つの信号の同時に起こる状態遷移の数を検出し、当該信
号の状態遷移を制御する形態例である。具体的には、こ
の形態例のディジタル情報処理回路２は、２値のディジ
タル信号を扱う回路であり、出力信号制御回路１は、信
号が高電位から低電位へ変化したり、または、低電位か
ら高電位へ変化することを検出する。

【００１９】ここで、図１の検出回路４１１が、図２の
フリップフロップ（以下、Ｆ／Ｆとよぶ。）２０〜２
３、４０〜４３、制御回路１０、ＯＲゲート１１、ＮＯ
ＲゲートおよびＦ／Ｆ１３に対応する。また、図１の信
号変換回路４１２が、変換回路３０〜３３に対応する。

【００２０】図中、Ｆ／Ｆ２０の入力部は、ディジタル
情報処理回路２の図示しない信号発生部Ｐａと接続され
ており、Ｆ／Ｆ２０は、信号発生部Ｐａで生成された信
号Ａを入力し、後述するクロック信号ＣＬＫに同期して
信号を出力する。同様に、Ｆ／Ｆ２１〜２３の入力部
は、それぞれ、ディジタル情報処理回路２の図示しない
信号発生部Ｐｂ、Ｐｃ、Ｐｄと接続されており、Ｆ／Ｆ
２１〜２３は、各信号発生部で生成された信号Ｂ、Ｃ、
Ｄをそれぞれ入力し、後述するクロック信号ＣＬＫに同
期して信号を出力する。また、Ｆ／Ｆ２０〜２３のクロ
ック入力部には、外部から同一のクロック信号ＣＬＫが
入力される。このクロック信号ＣＬＫは、後述する制御
回路１０、Ｆ／Ｆ１３、４０〜４３にも入力される。

【００２１】Ｆ／Ｆ２０の出力部は、変換回路３０の入
力部の１つに接続され、Ｆ／Ｆ２０で生成された信号Ａ
ｎがクロック信号ＣＬＫに同期して変換回路３０へ送信
される。同様に、Ｆ／Ｆ２１、２２、２３の出力部は、
それぞれ変換回路３１、３２、３３の入力部の１つに接
続され、Ｆ／Ｆ２１、２２、２３は、それぞれ生成した
信号Ｂｎ、Ｃｎ、Ｄｎをクロック信号ＣＬＫに同期して
それぞれ変換回路３１、３２、３３へ送信する。また、
Ｆ／Ｆ２０〜２３の出力部は、制御回路１０とも接続さ
れており、制御回路１０は、信号Ａｎ、Ｂｎ、Ｃｎ、Ｄ
ｎを入力する。

【００２２】変換回路３０〜３３は、制御回路１０から
の信号に基づいて、入力される信号を状態変換し出力す
る回路である。変換回路３０の出力部は、Ｆ／Ｆ４０の
入力部と接続されており、変換回路３０で生成された信
号ａがＦ／Ｆ４０に入力される。同様に、変換回路３
１、３２、３３の出力部は、それぞれＦ／Ｆ４１、４
２、４３の入力部と接続されており、変換回路３１、３
２、３３は、それぞれ生成した信号ｂ、ｃ、ｄをそれぞ
れＦ／Ｆ４１、４２、４３へ送信する。

【００２３】Ｆ／Ｆ４０の出力部は、出力部５０と接続
されており、Ｆ／Ｆ４０は、Ｆ／Ｆ４０で生成された信
号Ａｏｕｔをクロック信号ＣＬＫに同期して出力部５０
へ送信する。同様に、Ｆ／Ｆ４１、４２、４３の出力部
は、それぞれ出力部５１、５２、５３と接続されてお
り、Ｆ／Ｆ４１、４２、４３は、それぞれ生成した信号
Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔをクロック信号ＣＬＫに
同期してそれぞれ出力部５１、５２、５３へ送信する。
また、Ｆ／Ｆ４０〜４３の出力部は、制御回路１０とも
接続されており、制御回路１０は、信号Ａｏｕｔ、Ｂｏ
ｕｔ、Ｃｏｕｔ、Ｄｏｕｔを入力する。

【００２４】制御回路１０は、信号Ａｎ、Ｂｎ、Ｃｎ、
Ｄｎと信号Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔと
を入力する。制御回路１０は、信号ＡｎとＡｏｕｔ、Ｂ
ｎとＢｏｕｔ、ＣｎとＣｏｕｔ、ＤｎとＤｏｕｔの状態
遷移を検出し、クロックごとに同時に状態遷移する信号
および信号の数を特定する。

【００２５】制御回路１０の出力部は、変換回路３０〜
３３、ＯＲゲート１１及びＮＯＲゲート１２と接続され
ている。制御回路１０で生成された信号ＦＡは、変換回
路３１、３２に入力され、制御回路１０で生成された信
号ＦＢは、変換回路３２、３３に入力される。また、制
御回路１０で生成された信号ＦＣは、変換回路３０、３
３に入力され、制御回路１０で生成された信号ＦＤは、
変換回路３０、３１に入力される。さらに、信号ＦＡ、
ＦＢ、ＦＣ、ＦＤは、ともにＯＲゲート１１及びＮＯＲ
ゲート１２に入力される。Ｆ／Ｆ１３は、ＪＫフリップ
フロップであり、ＯＲゲート１１の出力信号ｆ１をＪ入
力に、ＮＯＲゲート１２の出力信号ｆ２をＫ入力に入力
する。さらに、Ｆ／Ｆ１３の出力部は、出力部５４に接
続されている。

【００２６】図３は、変換回路３０〜３３の内部回路図
の一例であり、それぞれの変換回路は、同一構成の回路
からなる。入力部ＦＸおよびＦＹは、ＯＲゲート５９の
入力部に接続され、入力部Ｘｎは、ＥＸＯＲゲート５８
の入力部に接続されている。また、出力部ｘは、ＥＸＯ
Ｒゲート５８の出力部に接続されている。

【００２７】下記表３は、図３で示した入力部Ｘｎ、Ｆ
Ｘ、ＦＹに入力される信号及び出力部ｘに出力される信
号と図２のブロック図の信号線上を流れる上述した信号
との関連を説明した表である。

【００２８】

【表３】

【００２９】変換回路３０の入力部Ｘｎ、ＦＸ、ＦＹに
は、それぞれ信号Ａｎ、ＦＣ、ＦＤが入力される。ま
た、変換回路３０の出力部ｘからは、信号ａが出力され
る。変換回路３１の入力部Ｘｎ、ＦＸ、ＦＹには、それ
ぞれ信号Ｂｎ、ＦＡ、ＦＤが入力される。また、変換回
路３１の出力部ｘからは、信号ｂが出力される。変換回
路３２の入力部Ｘｎ、ＦＸ、ＦＹには、それぞれ信号Ｃ
ｎ、ＦＢ、ＦＡが入力される。また、変換回路３２の出
力部ｘからは、信号ｃが出力される。変換回路３３の入
力部Ｘｎ、ＦＸ、ＦＹには、それぞれ信号Ｄｎ、ＦＢ、
ＦＣが入力される。また、変換回路３２の出力部ｘから
は、信号ｄが出力される。

【００３０】図４は、図２で示した制御回路１０の内部
回路図の一例である。制御回路１０は、同時動作検出部
６０、７０、８０、９０とＦ／Ｆ６５、７５、８５、９
５からなる。同時動作検出部６０は、信号発生部Ｐａ、
Ｐｂ、Ｐｃから生成される３つの信号の同時に起こる状
態遷移を検出するための回路であり、ＥＸＯＲゲート６
１、６２、６３及びＡＮＤゲート６４からなる。ＥＸＯ
Ｒゲート６１には信号Ａｎ、Ａｏｕｔが入力され、ＥＸ
ＯＲゲート６１は、信号Ａｎが信号Ａｏｕｔから状態遷
移を起こしている場合にハイレベルの信号をＡＮＤゲー
ト６４へ送出する。ＥＸＯＲゲート６２には信号Ｂｎ、
Ｂｏｕｔが入力され、ＥＸＯＲゲート６２は、信号Ｂｎ
が信号Ｂｏｕｔから状態遷移を起こしている場合にハイ
レベルの信号をＡＮＤゲート６４へ送出する。また、Ｅ
ＸＯＲゲート６３には信号Ｃｎ、Ｃｏｕｔが入力され、
ＥＸＯＲゲート６３は、信号Ｃｎが信号Ｃｏｕｔから状
態遷移を起こしている場合にハイレベルの信号をＡＮＤ
ゲート６４へ送出する。この構成により、同時動作検出
部６０は、信号発生部Ｐａ、Ｐｂ、Ｐｃから生成される
３つの信号がすべて状態遷移を起こすときに、ハイレベ
ルの信号をＦ／Ｆ６５へ出力する。この信号は、クロッ
ク信号ＣＬＫの立ち上がりに同期してＦ／Ｆ６５から信
号ＦＡとして出力される。

【００３１】同時動作検出部７０は、信号発生部Ｐｂ、
Ｐｃ、Ｐｄから生成される３つの信号の同時に起こる状
態遷移を検出するための回路であり、ＥＸＯＲゲート７
１、７２、７３及びＡＮＤゲート７４からなる。ＥＸＯ
Ｒゲート７１には信号Ｂｎ、Ｂｏｕｔが入力され、ＥＸ
ＯＲゲート７１は、信号Ｂｎが信号Ｂｏｕｔから状態遷
移を起こしている場合にハイレベルの信号をＡＮＤゲー
ト７４へ送出する。ＥＸＯＲゲート７２には信号Ｃｎ、
Ｃｏｕｔが入力され、ＥＸＯＲゲート７２は、信号Ｃｎ
が信号Ｃｏｕｔから状態遷移を起こしている場合にハイ
レベルの信号をＡＮＤゲート７４へ送出する。また、Ｅ
ＸＯＲゲート７３には信号Ｄｎ、Ｄｏｕｔが入力され、
ＥＸＯＲゲート７３は、信号Ｄｎが信号Ｄｏｕｔから状
態遷移を起こしている場合にハイレベルの信号をＡＮＤ
ゲート７４へ送出する。この構成により、同時動作検出
部７０は、信号発生部Ｐｂ、Ｐｃ、Ｐｄから生成される
３つの信号がすべて状態遷移を起こすときに、ハイレベ
ルの信号をＦ／Ｆ７５へ出力する。この信号は、クロッ
ク信号ＣＬＫの立ち上がりに同期してＦ／Ｆ７５から信
号ＦＢとして出力される。

【００３２】同時動作検出部８０は、信号発生部Ｐｃ、
Ｐｄ、Ｐａから生成される３つの信号の同時に起こる状
態遷移を検出するための回路であり、ＥＸＯＲゲート８
１、８２、８３及びＡＮＤゲート８４からなる。ＥＸＯ
Ｒゲート８１には信号Ｃｎ、Ｃｏｕｔが入力され、ＥＸ
ＯＲゲート８１は、信号Ｃｎが信号Ｃｏｕｔから状態遷
移を起こしている場合にハイレベルの信号をＡＮＤゲー
ト８４へ送出する。ＥＸＯＲゲート８２には信号Ｄｎ、
Ｄｏｕｔが入力され、ＥＸＯＲゲート８２は、信号Ｄｎ
が信号Ｄｏｕｔから状態遷移を起こしている場合にハイ
レベルの信号をＡＮＤゲート８４へ送出する。また、Ｅ
ＸＯＲゲート８３には信号Ａｎ、Ａｏｕｔが入力され、
ＥＸＯＲゲート８３は、信号Ａｎが信号Ａｏｕｔから状
態遷移を起こしている場合にハイレベルの信号をＡＮＤ
ゲート８４へ送出する。この構成により、同時動作検出
部８０は、信号発生部Ｐｃ、Ｐｄ、Ｐａから生成される
３つの信号がすべて状態遷移を起こすときに、ハイレベ
ルの信号をＦ／Ｆ８５へ出力する。この信号は、クロッ
ク信号ＣＬＫの立ち上がりに同期してＦ／Ｆ８５から信
号ＦＣとして出力される。

【００３３】同時動作検出部９０は、信号発生部Ｐｄ、
Ｐａ、Ｐｂから生成される３つの信号の同時に起こる状
態遷移を検出するための回路であり、ＥＸＯＲゲート９
１、９２、９３及びＡＮＤゲート９４からなる。ＥＸＯ
Ｒゲート９１には信号Ｄｎ、Ｄｏｕｔが入力され、ＥＸ
ＯＲゲート９１は、信号Ｄｎが信号Ｄｏｕｔから状態遷
移を起こしている場合にハイレベルの信号をＡＮＤゲー
ト９４へ送出する。ＥＸＯＲゲート９２には信号Ａｎ、
Ａｏｕｔが入力され、ＥＸＯＲゲート９２は、信号Ａｎ
が信号Ａｏｕｔから状態遷移を起こしている場合にハイ
レベルの信号をＡＮＤゲート９４へ送出する。また、Ｅ
ＸＯＲゲート９３には信号Ｂｎ、Ｂｏｕｔが入力され、
ＥＸＯＲゲート９３は、信号Ｂｎが信号Ｂｏｕｔから状
態遷移を起こしている場合にハイレベルの信号をＡＮＤ
ゲート９４へ送出する。この構成により、同時動作検出
部９０は、信号発生部Ｐｄ、Ｐａ、Ｐｂから生成される
３つの信号がすべて状態遷移を起こすときに、ハイレベ
ルの信号をＦ／Ｆ９５へ出力する。この信号は、クロッ
ク信号ＣＬＫの立ち上がりに同期してＦ／Ｆ９５から信
号ＦＢとして出力される。

【００３４】それでは、出力信号制御回路１の動作を以
下に詳細に説明する。ディジタル情報処理回路２の信号
発生部Ｐａ、Ｐｂ、Ｐｃ、Ｐｄによりそれぞれ生成され
た信号Ａ、Ｂ、Ｃ、Ｄは、それぞれＦ／Ｆ２０、２１、
２２、２３に入力される。信号Ａｎ、Ｂｎ、Ｃｎ、Ｄｎ
の状態は、Ｆ／Ｆに入力されるクロック信号ＣＬＫの立
ち上がりに同期して、それぞれ信号Ａ、Ｂ、Ｃ、Ｄと同
じ状態になり、信号Ａｎ、Ｂｎ、Ｃｎ、Ｄｎについて
は、つぎのクロック信号ＣＬＫの立ち上がりまでその状
態が保持される。

【００３５】変換回路３０は、信号Ａｎと制御回路１０
から出力される信号ＦＣ及びＦＤに基づいて以下の論理
式（１）に従って信号ａを出力する。

【００３６】

【数１】

【００３７】上記論理式（１）により、制御回路１０か
ら送出される信号ＦＣ又はＦＤがハイレベル状態であれ
ば、変換回路３０は、信号Ａｎの極性を反転させて信号
ａとして後段のＦ／Ｆ４０へ送出する。具体的には、変
換回路３０は、入力される信号Ａｎがハイレベル状態の
場合は、ローレベル状態の信号ａをＦ／Ｆ４０へ送出
し、入力される信号Ａｎがローレベル状態の場合は、ハ
イレベル状態の信号ａをＦ／Ｆ４０へ送出する。信号Ｆ
Ｃ又はＦＤがハイレベル状態ということは、信号発生部
Ｐａから送出される信号が状態遷移を起こしている、つ
まり信号Ａｎの状態が信号Ａｏｕｔの状態から反転して
いることを示しているので、変換回路３０で信号Ａｎの
状態を反転させることは、そのクロックで状態遷移を起
こさない信号ａを生成することにつながる。Ｆ／Ｆ４０
から送出される信号Ａｏｕｔは、Ｆ／Ｆ４０でクロック
信号ＣＬＫの立ち上がりに同期して、信号ａの状態とな
り、次のクロック信号ＣＬＫの立ち上がりまでこの状態
を保持する。信号Ａｏｕｔは、出力部５０から受信側の
ディジタル情報処理回路へ送出される。

【００３８】変換回路３０と同様、変換回路３１は、信
号Ａｎと制御回路１０から出力される信号ＦＤ及びＦＡ
に基づいて以下の論理式（２）に従って信号ｂを出力す
る。

【００３９】

【数２】

【００４０】上記論理式（２）により、制御回路１０か
ら送出される信号ＦＤ又はＦＡがハイレベル状態であれ
ば、変換回路３１は、信号Ｂｎの極性を反転させて信号
ｂとして後段のＦ／Ｆ４１へ送出する。Ｆ／Ｆ４１から
送出される信号Ｂｏｕｔは、Ｆ／Ｆ４１でクロック信号
ＣＬＫの立ち上がりに同期して、信号ｂの状態となり、
次のクロック信号ＣＬＫの立ち上がりまでこの状態を保
持する。信号Ｂｏｕｔは、出力部５１から受信側のディ
ジタル情報処理回路へ送出される。

【００４１】変換回路３０と同様、変換回路３２もま
た、信号Ｃｎと制御回路１０から出力される信号ＦＡ及
びＦＢに基づいて以下の論理式（３）に従って信号ｃを
出力する。

【００４２】

【数３】

【００４３】上記論理式（３）により、制御回路１０か
ら送出される信号ＦＡ又はＦＢがハイレベル状態であれ
ば、変換回路３２は、信号Ｃｎの極性を反転させて信号
ｃとして後段のＦ／Ｆ４２へ送出する。Ｆ／Ｆ４２から
送出される信号Ｃｏｕｔは、Ｆ／Ｆ４２でクロック信号
ＣＬＫの立ち上がりに同期して、信号ｃの状態となり、
次のクロック信号ＣＬＫの立ち上がりまでこの状態を保
持する。信号Ｃｏｕｔは、出力部５２から受信側のディ
ジタル情報処理回路へ送出される。

【００４４】変換回路３０と同様、変換回路３３もま
た、信号Ｄｎと制御回路１０から出力される信号ＦＢ及
びＦＣに基づいて以下の論理式（４）に従って信号ｄを
出力する。

【００４５】

【数４】

【００４６】上記論理式（４）により、制御回路１０か
ら送出される信号ＦＢ又はＦＣがハイレベル状態であれ
ば、変換回路３３は、信号Ｄｎの極性を反転させて信号
ｄとして後段のＦ／Ｆ４３へ送出する。Ｆ／Ｆ４３から
送出される信号Ｄｏｕｔは、Ｆ／Ｆ４３でクロック信号
ＣＬＫの立ち上がりに同期して、信号ｄの状態となり、
次のクロック信号ＣＬＫの立ち上がりまでこの状態を保
持する。信号Ｄｏｕｔは、出力部５３から受信側のディ
ジタル情報処理回路へ送出される。

【００４７】次に、図２に示されるように、制御回路１
０は、信号Ａｎ、Ｂｎ、Ｃｎ、ＤｎとＡｏｕｔ、Ｂｏｕ
ｔ、Ｃｏｕｔ、Ｄｏｕｔとを受信する。以上の信号を入
力することにより、制御回路１０は、信号ＡｎとＡｏｕ
ｔ、ＢｎとＢｏｕｔ、ＣｎとＣｏｕｔ、ＤｎとＤｏｕｔ
の状態遷移を検出し、同時に状態遷移する信号および信
号の数を特定する。

【００４８】具体的には、図４に示されるように、制御
回路１０は、信号Ａｎと信号Ａｏｕｔ、信号Ｂｎと信号
Ｂｏｕｔ、信号Ｃｎと信号Ｃｏｕｔ、信号Ｄｎと信号Ｄ
ｏｕｔを比較し状態遷移を検出する。信号ＡｎとＡｏｕ
ｔ、ＢｎとＢｏｕｔ、ＣｎとＣｏｕｔが同時に状態遷移
する場合は、クロック信号ＣＬＫの立ち下がりに同期し
て、信号ＦＡがハイレベル状態になり、変換回路３１及
び３２へ送出される。信号ＦＡの状態は、次のクロック
信号ＣＬＫの立ち下がりまでＦ／Ｆ６５で保持される。
以下に、上記の作用を実現する同時動作検出部６０の論
理式（５）を示す。

【００４９】

【数５】

【００５０】状態遷移する信号が信号発生部Ｐａ、Ｐ
ｂ、Ｐｃで生成された信号である場合に、ハイレベル状
態の信号ＦＡが変換回路３１及び３２へ送出されるとい
うことは、信号発生部Ｐｂ、Ｐｃで生成された信号、具
体的には信号Ｂｎ及びＣｎに対して信号変換が変換回路
で施される。つまり、信号Ｂｎ及びＣｎは、信号Ｂｏｕ
ｔ、Ｃｏｕｔの状態から状態遷移を起こさずに、それぞ
れＦ／Ｆ４１、４２に送出される。従って、出力部にお
いて状態遷移をする信号は信号Ａｎのみとなる。

【００５１】つぎに、信号ＢｎとＢｏｕｔ、ＣｎとＣｏ
ｕｔ、ＤｎとＤｏｕｔが同時に状態遷移する場合は、ク
ロック信号ＣＬＫの立ち下がりに同期して、信号ＦＢが
ハイレベル状態になり、変換回路３２及び３３へ送出さ
れる。信号ＦＢの状態は、次のクロック信号ＣＬＫの立
ち下がりまでＦ／Ｆ７５で保持される。以下に、上記の
作用を実現する同時動作検出部７０の論理式（６）を示
す。

【００５２】

【数６】

【００５３】状態遷移する信号が信号発生部Ｐｂ、Ｐ
ｃ、Ｐｄで生成された信号である場合に、ハイレベル状
態の信号ＦＢが変換回路３２及び３３へ送出されるとい
うことは、信号発生部Ｐｃ、Ｐｄで生成された信号、具
体的には信号Ｃｎ及びＤｎに対して信号変換が変換回路
で施される。つまり、信号Ｃｎ及びＤｎは、Ｃｏｕｔ、
Ｄｏｕｔの状態から状態遷移を起こさずに、それぞれＦ
／Ｆ４２、４３に送出される。従って、出力部において
状態遷移をする信号は信号Ｂｎのみとなる。

【００５４】つぎに、信号ＣｎとＣｏｕｔ、ＤｎとＤｏ
ｕｔ、ＡｎとＡｏｕｔが同時に状態遷移する場合は、ク
ロック信号ＣＬＫの立ち下がりに同期して、信号ＦＣが
ハイレベル状態になり、変換回路３３及び３０へ送出さ
れる。信号ＦＣの状態は、次のクロック信号ＣＬＫの立
ち下がりまでＦ／Ｆ８５で保持される。以下に、上記の
作用を実現する同時動作検出部８０の論理式（７）を示
す。

【００５５】

【数７】

【００５６】状態遷移する信号が信号発生部Ｐｃ、Ｐ
ｄ、Ｐａで生成された信号である場合に、ハイレベル状
態の信号ＦＣが変換回路３３及び３０へ送出されるとい
うことは、信号発生部Ｐｄ、Ｐａで生成された信号、具
体的には信号Ｄｎ及びＡｎに対して信号変換が変換回路
で施される。つまり、信号Ｄｎ及びＡｎは、信号Ｄｏｕ
ｔ、Ａｏｕｔの状態から状態遷移を起こさずに、それぞ
れＦ／Ｆ４３、４０に送出される。従って、出力部にお
いて状態遷移をする信号は信号Ｃｎのみとなる。

【００５７】つぎに、信号ＤｎとＤｏｕｔ、ＡｎとＡｏ
ｕｔ、ＢｎとＢｏｕｔが同時に状態遷移する場合は、ク
ロック信号ＣＬＫの立ち下がりに同期して、信号ＦＤが
ハイレベル状態になり、変換回路３０及び３１へ送出さ
れる。信号ＦＤの状態は、次のクロック信号ＣＬＫの立
ち下がりまでＦ／Ｆ９５で保持される。以下に、上記の
作用を実現する同時動作検出部９０の論理式（８）を示
す。

【００５８】

【数８】

【００５９】状態遷移する信号が信号発生部Ｐｄ、Ｐ
ａ、Ｐｂで生成された信号である場合に、ハイレベル状
態の信号ＦＤが変換回路３０及び３１へ送出されるとい
うことは、信号発生部Ｐａ、Ｐｂで生成された信号、具
体的には信号Ａｎ及びＢｎに対して信号変換が変換回路
で施される。つまり、信号Ａｎ及びＢｎは、信号Ａｏｕ
ｔ、Ｂｏｕｔの状態から状態遷移を起こさずに、それぞ
れＦ／Ｆ４０、４１に送出される。従って、出力部にお
いて状態遷移をする信号は信号Ｄｎのみとなる。

【００６０】最後に、信号ＡｎとＡｏｕｔ、ＢｎとＢｏ
ｕｔ、ＣｎとＣｏｕｔ、ＤｎとＤｏｕｔが同時に状態遷
移する場合は、クロック信号ＣＬＫの立ち下がりに同期
して、信号ＦＡ、ＦＢ、ＦＣ、ＦＤすべてがハイレベル
状態になり、ハイレベルの信号が変換回路３０、３１、
３２及び３３へ送出される。

【００６１】状態遷移する信号が信号発生部Ｐａ、Ｐ
ｂ、Ｐｃ、Ｐｄで生成された信号である場合に、ハイレ
ベル状態の信号がすべての変換回路へ送出されるという
ことは、信号発生部Ｐａ、Ｐｂ、Ｐｃ及びＰｄで生成さ
れた信号、具体的には信号Ａｎ、Ｂｎ、Ｃｎ及びＤｎに
対して信号変換が変換回路で施される。つまり、信号Ａ
ｎ、Ｂｎ、Ｃｎ及びＤｎは、信号Ａｏｕｔ、Ｂｏｕｔ、
Ｃｏｕｔ、Ｄｏｕｔの状態から状態遷移を起こさずに、
それぞれ後段のＦ／Ｆに送出される。従って、出力部に
おいて状態遷移をする信号はない。

【００６２】また、制御回路１０の出力部は、ＯＲゲー
ト１１及びＮＯＲゲート１２と接続されており、信号Ｆ
Ａ、ＦＢ、ＦＣ、ＦＤは、ともにＯＲゲート１１及びＮ
ＯＲゲート１２に入力される。上説したように、３つ以
上の信号が状態遷移すると、信号ＦＡ、ＦＢ、ＦＣ、Ｆ
Ｄのいずれか１つあるいは全てがハイレベル状態となる
ので、ＯＲゲート１１の出力信号ｆ１がハイレベル状
態、ＮＯＲゲート１２の出力信号ｆ２がローレベル状態
となる。ＪＫＦ／Ｆ１３のＪ入力に信号ｆ１、Ｋ入力に
信号ｆ２が入力されるので、制御信号ＣＯＮＴは、クロ
ック信号ＣＬＫの立ち上がりに同期してトグル（反転）
する。３つ以上の信号が状態遷移しない場合は、信号Ｆ
Ａ、ＦＢ、ＦＣ及びＦＤは全てローレベル状態となるの
で、信号ｆ１はローレベル状態、信号ｆ２はハイレベル
状態となる。この状態では、ＪＫＦ／Ｆ１３の出力はト
グル（反転）せず、前の状態と変わらない。つまり、制
御信号ｃｏｎｔは変化しない。

【００６３】つぎに、図２に示す出力信号制御回路１の
動作を各信号の状態を追いながら詳細に説明する。図５
は図２の出力信号制御回路１の各種信号の波形図であ
り、ディジタル情報処理回路２から出力信号制御回路１
に入力される信号Ａ、Ｂ、Ｃ、Ｄが図５のように変化し
たときの各種信号の変化を示している。なお、後述する
説明文中で（Ｘ、Ｙ）＝（０、１）とあるのは、信号Ｘ
がローレベル状態、信号Ｙがハイレベル状態であること
を示し、（Ｘ、Ｙ）＝（０、１）→（１、０）とあるの
は、信号Ｘがローレベル状態からハイレベル状態に、信
号Ｙがハイレベル状態からローレベル状態に変化したこ
とを示す。

【００６４】図中、出力信号制御回路１に入力される信
号が、クロックＣＬＫ０の立ち下がりに同期して（Ａ、
Ｂ、Ｃ、Ｄ）＝（０、０、０、１）→（１、１、１、
１）となると、クロックＣＬＫ１の立ち上がりに同期し
て（Ａｎ、Ｂｎ、Ｃｎ、Ｄｎ）＝（１、１、１、１）と
なる。また、クロックＣＬＫ１の立ち上がり時は、（Ａ
ｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔ）＝（０、０、
０、１）である。従って、制御回路１０は、出力部から
出力される信号Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔがクロッ
クＣＬＫ１の次のクロック、つまりクロックＣＬＫ２で
状態遷移することを検出する。

【００６５】信号Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔがクロ
ックＣＬＫ２で状態遷移することが検出されるため、制
御回路１０の出力信号は、クロックＣＬＫ１の立ち下が
りに同期して、（ＦＡ、ＦＢ、ＦＣ、ＦＤ）＝（１、
０、０、０）となる。信号Ａｎ、Ｂｎ、Ｃｎ、Ｄｎと信
号ＦＡ、ＦＢ、ＦＣ、ＦＤの状態により、変換回路３０
〜３３の出力信号は、（ａ、ｂ、ｃ、ｄ）＝（１、０、
０、１）となる。これにより、クロックＣＬＫ２の立ち
上がりに同期して、Ｆ／Ｆ４０〜４３の出力信号は、
（Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔ）＝（１、
０、０、１）となる。

【００６６】また、制御回路１０の出力信号が、クロッ
クＣＬＫ１の立ち下がり時点で（ＦＡ、ＦＢ、ＦＣ、Ｆ
Ｄ）＝（１、０、０、０）であるから、ＯＲゲート１１
及びＮＯＲゲート１２の出力信号は、（クロックＣＬＫ
１の立ち下がり時に（ｆ１、ｆ２）＝（１、０）とな
り、ＪＫＦ／Ｆ１３の出力信号は、クロックＣＬＫ２の
立ち上がりに同期して（ｃｏｎｔ）＝（０）→（１）と
なる。従って、出力部５０〜５４の出力信号は、クロッ
クＣＬＫ２の立ち上がり時に、（Ａｏｕｔ、Ｂｏｕｔ、
Ｃｏｕｔ、Ｄｏｕｔ、ｃｏｎｔ）＝（０、０、０、１、
０）→（１、０、０、１、１）となる。以上の動作によ
り、本来、信号Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔがクロッ
クＣＬＫ２の立ち上がり時に状態遷移するところを、信
号Ｂｏｕｔ、Ｃｏｕｔを信号変換することにより、同時
状態遷移する信号数を３から１（制御信号を含めると３
から２）へ低減することができる。また、信号変換を行
ったことにより、制御信号ｃｏｎｔの極性が反転する。

【００６７】次に、出力信号制御回路１に入力される信
号が、クロックＣＬＫ１の立ち下がりに同期して（Ａ、
Ｂ、Ｃ、Ｄ）＝（１、１、１、１、）→（１、０、０、
０）となると、クロックＣＬＫ２の立ち上がりに同期し
て（Ａｎ、Ｂｎ、Ｃｎ、Ｄｎ）＝（１、０、０、０）と
なる。また、クロックＣＬＫ２の立ち上がり時は、（Ａ
ｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔ）＝（１、０、
０、１）である。従って、制御回路１０は、出力部５３
から出力される信号ＤｏｕｔのみがクロックＣＬＫ３で
状態遷移するため、３以上の同時状態遷移を検出しな
い。つまり、制御回路１０の出力信号は、クロックＣＬ
Ｋ２の立ち下がりに同期して（ＦＡ、ＦＢ、ＦＣ、Ｆ
Ｄ）＝（０、０、０、０）となる。また、信号Ａｎ、Ｂ
ｎ、Ｃｎ、Ｄｎと信号ＦＡ、ＦＢ、ＦＣ、ＦＤの状態に
より、変換回路３０〜３３の出力信号は、（ａ、ｂ、
ｃ、ｄ）＝（１、０、０、０）となる。これにより、ク
ロックＣＬＫ３の立ち上がりに同期して、Ｆ／Ｆ４０〜
４３の出力信号は、（Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ、
Ｄｏｕｔ）＝（１、０、０、０）となる。

【００６８】また、制御回路１０の出力信号が、（Ｆ
Ａ、ＦＢ、ＦＣ、ＦＤ）＝（０、０、０、０）であるか
ら、ＯＲゲート１１及びＮＯＲゲート１２の出力信号
は、（ｆ１、ｆ２）＝（０、１）となり、ＪＫＦ／Ｆ１
３の出力信号は、クロックＣＬＫ３の立ち上がり時に
（ｃｏｎｔ）＝（１）→（１）となり、極性は反転しな
い。従って、出力部５０〜５４の出力信号は、クロック
ＣＬＫ３の立ち上がり時に、（Ａｏｕｔ、Ｂｏｕｔ、Ｃ
ｏｕｔ、Ｄｏｕｔ、ｃｏｎｔ）＝（１、０、０、０、
１）となる。つまり、同時状態遷移の信号数が１である
ため、クロックＣＬＫ３の立ち上がり時には、信号変換
されずに信号Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔ
が出力される。また、信号変換を行わなかったので、制
御信号ｃｏｎｔの極性は反転しない。

【００６９】次に、出力信号制御回路１に入力される信
号が、クロックＣＬＫ２の立ち下がりに同期して（Ａ、
Ｂ、Ｃ、Ｄ）＝（１、０、０、０）→（０、１、１、
１）となると、クロックＣＬＫ３の立ち上がりに同期し
て（Ａｎ、Ｂｎ、Ｃｎ、Ｄｎ）＝（０、１、１、１）と
なる。また、クロックＣＬＫ３の立ち上がり時は、（Ａ
ｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔ）＝（１、０、
０、０）である。従って、制御回路１０は、出力部から
出力される信号Ａｏｕｔ、Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕ
ｔがクロックＣＬＫ３の次のクロック、つまりクロック
ＣＬＫ４で状態遷移することを検出する。

【００７０】制御回路１０が、信号Ａｏｕｔ、Ｂｏｕ
ｔ、Ｃｏｕｔ、ＤｏｕｔがクロックＣＬＫ４で状態遷移
することを検出するため、制御回路１０の出力信号は、
クロックＣＬＫ３の立ち下がりに同期して、（ＦＡ、Ｆ
Ｂ、ＦＣ、ＦＤ）＝（１、１、１、１）となる。信号Ａ
ｎ、Ｂｎ、Ｃｎ、Ｄｎと信号ＦＡ、ＦＢ、ＦＣ、ＦＤの
状態により、変換回路３０〜３３の出力信号は、（ａ、
ｂ、ｃ、ｄ）＝（１、０、０、０）となる。これによ
り、クロックＣＬＫ４の立ち上がりに同期して、Ｆ／Ｆ
４０〜４３の出力信号は、（Ａｏｕｔ、Ｂｏｕｔ、Ｃｏ
ｕｔ、Ｄｏｕｔ）＝（１、０、０、０）となる。

【００７１】また、制御回路１０の出力信号が、（Ｆ
Ａ、ＦＢ、ＦＣ、ＦＤ）＝（１、１、１、１）であるか
ら、ＯＲゲート１１及びＮＯＲゲート１２の出力信号
は、（ｆ１、ｆ２）＝（１、０）となり、ＪＫＦ／Ｆ１
３の出力信号は、クロックＣＬＫ４の立ち上がりに同期
して（ｃｏｎｔ）＝（１）→（０）となる。従って、出
力部５０〜５４の出力信号は、（Ａｏｕｔ、Ｂｏｕｔ、
Ｃｏｕｔ、Ｄｏｕｔ、ｃｏｎｔ）＝（１、０、０、０、
０）となる。以上の動作により、本来、信号Ａｏｕｔ、
Ｂｏｕｔ、Ｃｏｕｔ、ＤｏｕｔがクロックＣＬＫ４の立
ち上がり時に状態遷移するところを、信号Ａｏｕｔ、Ｂ
ｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔすべてを信号変換すること
により、同時状態遷移する信号数を４から０（制御信号
を含めると４から１）へ低減することができる。また、
信号変換を行ったことにより、制御信号ｃｏｎｔの極性
が反転する。後の出力信号制御回路１の動作も同様に各
論理回路の動作に従って行われる。

【００７２】次に、ディジタル情報処理回路２から出力
信号制御回路１を介して出力された信号を受信し、受信
した信号を逆変換する回路について図を用いながら説明
する。上説したように、出力信号制御回路１は、３以上
の信号が状態遷移した場合、上説した方法にしたがって
該当する信号に対して信号変換、具体的には信号を本来
の信号符号から反転させる。また、出力信号制御回路１
は、送信すべき信号とともに、信号変換を行ったか行わ
なかったかを受信側に知らせる制御信号を送信する。受
信側のディジタル情報処理装置は、受信すべき信号と信
号変換の有無を表す上記制御信号とを受信し、送信側で
信号変換された信号を逆変換し、後段の処理回路へ送出
する。

【００７３】図６は、図２に示されるディジタル情報処
理回路２からの信号を受信するディジタル情報処理回路
１０２を示している。また、図中には、ディジタル情報
処理回路１０２の前段に入力信号を逆信号変換する回路
の１例として入力信号制御回路１０１が示されている。
入力信号制御回路１０１は、図２に示され詳述した出力
信号制御回路１で信号変換された信号を逆信号変換する
ための回路であり、該信号とともに出力信号制御回路１
からの上述した制御信号も入力する。

【００７４】ここで、図１の検出回路４５１が、図６の
Ｆ／Ｆ１４０〜１４４、制御回路１１０に対応する。ま
た、図１の信号変換回路４５２が、図６の変換回路１３
０〜１３３に対応する。

【００７５】図６中、入力信号制御回路１０１は、入力
部１５５からクロック信号ＣＬＫを入力し、内部のＦ／
Ｆに供給する。また、図２の出力部５０から出力された
信号が、入力部１５０に信号Ａｉｎとして入力される。
同様に、図２の出力部５１〜５３から出力された信号
が、それぞれ入力部１５１〜１５３に信号Ｂｉｎ、Ｃｉ
ｎ、Ｄｉｎとしてそれぞれ入力される。さらに、図２の
出力部５４から出力された信号変換に関わる制御信号ｃ
ｏｎｔが、入力部１５４に入力される。また、出力部１
５０〜１５４は制御回路１１０とも接続されており、制
御回路１１０は、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎ
と制御信号ｃｏｎｔとを入力する。

【００７６】Ｆ／Ｆ１４０の入力部は、入力部１５０と
接続されており、Ｆ／Ｆ１４０は、信号Ａｉｎを入力
し、クロック信号ＣＬＫに同期して信号を出力する。同
様に、Ｆ／Ｆ１４１〜１４４の入力部は、それぞれ、入
力部１５１〜１５４と接続されており、Ｆ／Ｆ１４０〜
１４４は、信号Ｂｉｎ、Ｃｉｎ、Ｄｉｎ、ｃｏｎｔをそ
れぞれ入力し、クロック信号ＣＬＫに同期して信号を出
力する。

【００７７】Ｆ／Ｆ１４０の出力部は、変換回路１３０
の入力部の接続され、Ｆ／Ｆ１４０で生成された信号Ｒ
Ａがクロック信号ＣＬＫに同期して変換回路１３０へ送
信される。変換回路１３０は、具体的にはＥＸＯＲゲー
トである。同様に、Ｆ／Ｆ１４１、１４２、１４３の出
力部は、それぞれ変換回路１３１、１３２、１３３の入
力部に接続され、Ｆ／Ｆ１３１、１３２、１３３は、そ
れぞれ生成した信号ＲＢ、ＲＣ、ＲＤをクロック信号Ｃ
ＬＫに同期してそれぞれ変換回路１３１、１３２、１３
３へ送信する。また、Ｆ／Ｆ１４０〜１４４の出力部
は、制御回路１１０とも接続されており、制御回路１１
０は、信号ＲＡ、ＲＢ、ＲＣ、ＲＤと制御信号Ｒｃｏｎ
ｔとを入力する。変換回路１３１〜１３３は、具体的に
はＥＸＯＲゲートである。

【００７８】変換回路１３０〜１３３は、制御回路１１
０からの信号に基づいて、入力される信号を状態変換し
出力する回路である。変換回路１３０の出力部は、Ｆ／
Ｆ１２０の入力部と接続されており、変換回路１３０で
生成された信号ＲａがＦ／Ｆ１２０に入力される。同様
に、変換回路１３１、１３２、１３３は、それぞれＦ／
Ｆ１２１、１２２、１２３の入力部と接続されており、
変換回路１３１、１３２、１３３は、それぞれ生成した
信号Ｒｂ、Ｒｃ、ＲｄをそれぞれＦ／Ｆ１２１、１２
２、１２３へ送信する。

【００７９】Ｆ／Ｆ１２０の出力部は、ディジタル情報
処理回路１０２と接続されており、Ｆ／Ｆ１２０は、Ｆ
／Ｆ１２０で生成された信号Ａ’をクロック信号ＣＬＫ
に同期してディジタル情報処理回路１０２へ送出する。
同様に、Ｆ／Ｆ１２１、１２２、１２３の出力部もディ
ジタル情報処理回路１０２と接続されており、Ｆ／Ｆ１
２１、１２２、１２３は、それぞれ生成した信号Ｂ’、
Ｃ’、Ｄ’をクロック信号ＣＬＫに同期してディジタル
情報処理回路１０２へ送出する。

【００８０】制御回路１１０は、信号Ａｉｎ、Ｂｉｎ、
Ｃｉｎ、Ｄｉｎと信号ＲＡ、ＲＢ、ＲＣ、ＲＤとを入力
する。信号Ａｉｎと信号ＲＡとはともに、図２に示す送
信側の出力部５０から出力された信号であり、信号Ａｉ
ｎは、信号ＲＡから１クロック後に出力部５０から出力
された信号である。同様に、信号Ｂｉｎと信号ＲＢとは
ともに、出力部５１から出力された信号であり、信号Ｂ
ｉｎは、信号ＲＢから１クロック後に出力部５１から出
力された信号である。また、信号Ｃｉｎと信号ＲＣとは
ともに、出力部５２から出力された信号であり、信号Ｃ
ｉｎは、信号ＲＣから１クロック後に出力部５２から出
力された信号である。さらに、信号Ｄｉｎと信号ＲＤと
はともに、出力部５３から出力された信号であり、信号
Ｄｉｎは、信号ＲＤから１クロック後に出力部５３から
出力された信号である。以上の信号を入力することによ
り、制御回路１１０は、送信側の出力部から出力された
それぞれの信号の状態遷移を検出し、クロックごとに状
態遷移する信号を特定する。また、制御回路１１０は、
図２の出力部５４から出力された信号変換に関わる制御
信号を入力し、入力された信号に対して信号変換を施さ
れているかを検出する。

【００８１】制御回路１１０の出力部は、変換回路１３
０〜１３３と接続されている。制御回路１１０で生成さ
れた信号ＲＦＡは、変換回路１３０に入力され、制御回
路１１０で生成された信号ＲＦＢは、変換回路１３１に
入力される。また、制御回路１１０で生成された信号Ｒ
ＦＣは、変換回路１３２に入力され、制御回路１１０で
生成された信号ＲＦＤは、変換回路１３３に入力され
る。

【００８２】図７は、図６で示した制御回路１１０の内
部回路図の一例である。制御回路１１０は、信号変換検
出部１６０、１７０、１８０、１９０、２００、ＯＲゲ
ート１６３、１７３、１８３、１９３、Ｆ／Ｆ１６４、
１７４、１８４、１９４及びＥＸＯＲゲート２１１から
なる。ＥＸＯＲゲート２１１には、制御信号ｃｏｎｔ及
びＲｃｏｎｔが入力される。信号ｃｏｎｔは信号Ｒｃｏ
ｎｔから１クロック後に図２の送信側の出力部５４から
送出された信号の状態を示している。上述した出力信号
制御回路１の動作により、制御回路１１０は、信号ｃｏ
ｎｔが信号Ｒｃｏｎｔから状態遷移した場合、つまり反
転した場合に、信号変換が施されたことを検知する。Ｅ
ＸＯＲゲート２１１は、下記の論理式（９）に基づい
て、制御信号が反転した場合に、ハイレベル状態の信号
ＸＯＲＥを信号変換検出部１６０、１７０、１８０、１
９０、２００へ送出する。

【００８３】

【数９】

【００８４】信号変換検出部１６０は、図２に示す送信
側の出力信号制御回路１において信号変換が施されたか
どうかを検出するための回路の１つであり、ＥＸＯＲゲ
ート１６１及びＡＮＤゲート１６２からなる。ＥＸＯＲ
ゲート１６１には信号Ａｉｎ、ＲＡが入力され、ＥＸＯ
Ｒゲート１６１は、下記の論理式（１０）に基づいて、
信号Ａｉｎが信号ＲＡから状態遷移を起こしている場合
にハイレベルの信号を信号ＸＯＲＡとしてＡＮＤゲート
１６２へ送出する。

【００８５】

【数１０】

【００８６】ＡＮＤゲート１６２は、信号ＸＯＲＥ、Ｘ
ＯＲＡを入力し、下記の論理式（１１）に基づいて信号
ｆａをＯＲゲート１７３、１８３に出力する。

【００８７】

【数１１】

【００８８】この構成により、信号変換検出部１６０
は、入力部１５０から入力される信号が状態遷移を起こ
し、かつ、制御信号が信号変換を施していることを示す
場合に、ハイレベル状態の信号をＯＲゲート１７３、１
８３へ出力する。ハイレベル状態の信号がＯＲゲート１
７３、１８３へ出力されることにより、変換回路１３１
及び１３２で信号逆変換、つまり信号復元が施される。

【００８９】次に、信号変換検出部１７０もまた、図２
に示す送信側の出力信号制御回路１において信号変換が
施されたかどうかを検出するための回路の１つであり、
ＥＸＯＲゲート１７１及びＡＮＤゲート１７２からな
る。ＥＸＯＲゲート１７１には信号Ｂｉｎ、ＲＢが入力
され、ＥＸＯＲゲート１７１は、下記の論理式（１２）
に基づいて、信号Ｂｉｎが信号ＲＢから状態遷移を起こ
している場合にハイレベルの信号を信号ＸＯＲＢとして
ＡＮＤゲート１７２へ送出する。

【００９０】

【数１２】

【００９１】ＡＮＤゲート１７２は、信号ＸＯＲＥ、Ｘ
ＯＲＢを入力し、下記の論理式（１３）に基づいて信号
ｆｂをＯＲゲート１８３、１９３に出力する。

【００９２】

【数１３】

【００９３】この構成により、信号変換検出部１７０
は、入力部１５１から入力される信号が状態遷移を起こ
し、かつ、制御信号が信号変換を施していることを示す
場合に、ハイレベル状態の信号をＯＲゲート１８３、１
９３へ出力する。ハイレベル状態の信号がＯＲゲート１
８３、１９３へ出力されることにより、変換回路１３２
及び１３３で信号復元が施される。

【００９４】次に、信号変換検出部１８０もまた、図２
に示す送信側の出力信号制御回路１において信号変換が
施されたかどうかを検出するための回路の１つであり、
ＥＸＯＲゲート１８１及びＡＮＤゲート１８２からな
る。ＥＸＯＲゲート１８１には信号Ｃｉｎ、ＲＣが入力
され、ＥＸＯＲゲート１８１は、下記の論理式（１４）
に基づいて、信号Ｃｉｎが信号ＲＣから状態遷移を起こ
している場合にハイレベルの信号を信号ＸＯＲＣとして
ＡＮＤゲート１８２へ送出する。

【００９５】

【数１４】

【００９６】ＡＮＤゲート１８２は、信号ＸＯＲＥ、Ｘ
ＯＲＣを入力し、下記の論理式（１５）に基づいて信号
ｆｃをＯＲゲート１９３、１６３に出力する。

【００９７】

【数１５】

【００９８】この構成により、信号変換検出部１８０
は、入力部１５２から入力される信号が状態遷移を起こ
し、かつ、制御信号が信号変換を施していることを示す
場合に、ハイレベル状態の信号をＯＲゲート１９３、１
６３へ出力する。ハイレベル状態の信号がＯＲゲート１
９３、１６３へ出力されることにより、変換回路１３３
及び１３０で信号復元が施される。

【００９９】次に、信号変換検出部１９０もまた、図２
に示す送信側の出力信号制御回路１において信号変換が
施されたかどうかを検出するための回路の１つであり、
ＥＸＯＲゲート１９１及びＡＮＤゲート１９２からな
る。ＥＸＯＲゲート１９１には信号Ｄｉｎ、ＲＤが入力
され、ＥＸＯＲゲート１９１は、下記の論理式（１６）
に基づいて、信号Ｄｉｎが信号ＲＤから状態遷移を起こ
している場合にハイレベルの信号を信号ＸＯＲＤとして
ＡＮＤゲート１９２へ送出する。

【０１００】

【数１６】

【０１０１】ＡＮＤゲート１９２は、信号ＸＯＲＥ、Ｘ
ＯＲＤを入力し、下記の論理式（１７）に基づいて信号
ｆｄをＯＲゲート１６３、１７３に出力する。

【０１０２】

【数１７】

【０１０３】この構成により、信号変換検出部１９０
は、入力部１５３から入力される信号が状態遷移を起こ
し、かつ、制御信号が信号変換を施していることを示す
場合に、ハイレベル状態の信号をＯＲゲート１６３、１
７３へ出力する。ハイレベル状態の信号がＯＲゲート１
６３、１７３へ出力されることにより、変換回路１３０
及び１３１で信号復元が施される。

【０１０４】信号変換検出部２００は、図２に示す送信
側の出力信号制御回路１においてすべての信号に対して
信号変換が施されたかどうかを検出するための回路の１
実施例であり、ＮＯＲゲート２０１及びＡＮＤゲート２
０２からなる。ＮＯＲゲート２０１には信号ＸＯＲＡ、
ＸＯＲＢ、ＸＯＲＣ、ＸＯＲＤが入力され、ＮＯＲゲー
ト２０１は、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎすべ
ての信号が状態遷移を起こしていない場合に、ハイレベ
ルの信号をＡＮＤゲート２０２へ送出する。ＡＮＤゲー
ト２０２は、この信号と送信側の信号変換の有無を示す
信号ＸＯＲＥとを入力し、下記の論理式（１８）に基づ
いて信号ｆａｌｌをＯＲゲート１６３、１７３、１８
３、１９３へ出力する。

【０１０５】

【数１８】

【０１０６】この構成により、信号変換検出部２００
は、入力部１５０〜１５３から入力されるすべての信号
が状態遷移を起こさず、かつ、制御信号が信号変換を施
していることを示す場合に、ハイレベル状態の信号をＯ
Ｒゲート１６３、１７３、１８３、１９３へ出力する。
ハイレベル状態の信号がＯＲゲート１６３、１７３、１
８３、１９３へ出力されることにより、変換回路１３
０、１３１、１３２及び１３３で信号復元が施される。

【０１０７】ＯＲゲート１６３、１７３、１８３、１９
３は、信号変換検出部と図のように接続されており、下
記の論理式（１９）に基づいて、それぞれ信号Ｒｆａ、
Ｒｆｂ、Ｒｆｃ、Ｒｆｄを後段のＦ／Ｆへ送出する。

【０１０８】

【数１９】

【０１０９】ＯＲゲート１６３、１７３、１８３、１９
３によりそれぞれ生成された信号Ｒｆａ、Ｒｆｂ、Ｒｆ
ｃ、Ｒｆｄは、それぞれＦ／Ｆ１６４、１７４、１８
４、１９４に入力される。Ｆ／Ｆの出力信号である信号
ＲＦＡ、ＲＦＢ、ＲＦＣ、ＲＦＤの状態は、Ｆ／Ｆに入
力されるクロック信号ＣＬＫの立ち上がりに同期して、
それぞれ信号Ｒｆａ、Ｒｆｂ、Ｒｆｃ、Ｒｆｄと同じ状
態になり、信号ＲＦＡ、ＲＦＢ、ＲＦＣ、ＲＦＤは、つ
ぎのクロック信号ＣＬＫの立ち上がりまでその状態が保
持される。

【０１１０】それでは、入力信号制御回路１０１の動作
を以下に詳細に説明する。図２の出力部５０、５１、５
２、５３、５４からそれぞれ出力された信号Ａｏｕｔ、
Ｂｏｕｔ、Ｃｏｕｔ、Ｄｏｕｔ、ｃｏｎｔは、図６の入
力部１５０、１５１、１５２、１５３、１５４に入力さ
れる。入力部５０、５１、５２、５３、５４から入力さ
れた信号は、それぞれ、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、
Ｄｉｎ、ｃｏｎｔとしてＦ／Ｆ１４０、１４１、１４
２、１４３、１４４にそれぞれ入力される。Ｆ／Ｆ１４
０、１４１、１４２、１４３、１４４は、入力されるク
ロック信号ＣＬＫの立ち上がりに同期して、それぞれ出
力信号である信号ＲＡ、ＲＢ、ＲＣ、ＲＤ、Ｒｃｏｎｔ
の状態をそれぞれの入力信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、
Ｄｉｎ、ｃｏｎｔと同じ状態にする。信号ＲＡ、ＲＢ、
ＲＣ、ＲＤ、Ｒｃｏｎｔは、つぎのクロック信号ＣＬＫ
の立ち上がりまでその状態が保持される。

【０１１１】ここで、信号ＲＡ、ＲＢ、ＲＣ、ＲＤ、Ｒ
ｃｏｎｔと信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎ、ｃｏ
ｎｔとが制御回路１１０に入力されることにより、制御
回路１１０は、入力部１５０〜１５３に入力された信号
が状態遷移を生じたかをクロックごとに検出することが
でき、また、送信側で信号変換が施されたことを示す制
御信号を検出することができる。制御回路１１０は、上
述した回路により、本来状態遷移すべき信号を状態遷移
させるように動作する。具体的には、すでに述べたよう
に、入力部１５０に入力された信号を状態遷移させる場
合は、変換回路１３０に対してハイレベル状態の信号Ｒ
ＦＡを送出する。また、入力部１５１に入力された信号
を状態遷移させる場合は、変換回路１３１に対してハイ
レベル状態の信号ＲＦＢを送出する。また、入力部１５
２に入力された信号を状態遷移させる場合は、変換回路
１３２に対してハイレベル状態の信号ＲＦＣを送出す
る。また、入力部１５３に入力された信号を状態遷移さ
せる場合は、変換回路１３３に対してハイレベル状態の
信号ＲＦＤを送出する。

【０１１２】変換回路１３０は、ＥＸＯＲゲートであ
り、制御回路１１０からハイレベル状態の信号ＲＦＡを
受けた場合は、信号ＲＡの状態を反転させて信号Ｒａと
してＦ／Ｆ１２０へ出力する。同様に、変換回路１３１
もＥＸＯＲゲートであり、制御回路１１０からハイレベ
ル状態の信号ＲＦＢを受けた場合は、信号ＲＢの状態を
反転させて信号ＲｂとしてＦ／Ｆ１２１へ出力する。ま
た、変換回路１３２もＥＸＯＲゲートであり、制御回路
１１０からハイレベル状態の信号ＲＦＣを受けた場合
は、信号ＲＣの状態を反転させて信号ＲｃとしてＦ／Ｆ
１２２へ出力する。さらに、変換回路１３３もＥＸＯＲ
ゲートであり、制御回路１１０からハイレベル状態の信
号ＲＦＤを受けた場合は、信号ＲＤの状態を反転させて
信号ＲｄとしてＦ／Ｆ１２３へ出力する。

【０１１３】Ｆ／Ｆ１２０〜１２３は、変換回路１３
０、１３１、１３２、１３３で生成された上記信号Ｒ
ａ、Ｒｂ、Ｒｃ、Ｒｄをそれぞれ入力し、クロック信号
ＣＬＫに同期して、それぞれ信号Ａ’、Ｂ’、Ｃ’、
Ｄ’として後段のディジタル情報処理回路１０２へ出力
する。入力信号制御回路１０１から出力される信号
Ａ’、Ｂ’、Ｃ’、Ｄ’は、送信側の信号変換に対して
逆変換が施された信号となる。具体的には、信号Ａ’、
Ｂ’、Ｃ’、Ｄ’は、送信側のディジタル情報処理装置
の信号発生部Ｐａ、Ｐｂ、Ｐｃ、Ｐｄで発生した信号
Ａ、Ｂ、Ｃ、Ｄにそれぞれ復元された信号となる。

【０１１４】つぎに、図６に示す入力信号制御回路１０
１の動作を各信号の状態を追いながら詳細に説明する。
図８は図６の入力信号制御回路１０１の各種信号の波形
図であり、送信側のディジタル情報処理回路の出力部５
０〜５４から入力信号制御回路１０１に入力される信号
Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎ、ｃｏｎｔが図示する
ように変化したときの各種信号の変化を示している。

【０１１５】図中、入力信号制御回路１０１に入力され
る信号は、クロックＣＬＫ１の立ち上がりに同期して、
（Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎ、ｃｏｎｔ）＝
（０、０、０、１、０）→（１、０、０、１、１）とな
る。また、クロックＣＬＫ１の立ち上がり時は、（Ｒ
Ａ、ＲＢ、ＲＣ、ＲＤ、Ｒｃｏｎｔ）＝（０、０、０、
１、０）であるから、制御回路１１０は、信号Ａｉｎと
制御信号ｃｏｎｔの状態遷移を検出する。従って、制御
回路１１０は、クロックＣＬＫ２の立ち上がりに同期し
て、（ＲＦＡ、ＲＦＢ、ＲＦＣ、ＲＦＤ）＝（０、１、
１、０）となるように出力する。また、Ｆ／Ｆ１４０〜
１４３の出力信号は、ＣＬＫ２の立ち上がりに同期し
て、（ＲＡ、ＲＢ、ＲＣ、ＲＤ）＝（１、０、０、１）
となる。よって、（ＲＦＡ、ＲＦＢ、ＲＦＣ、ＲＦＤ）
＝（０、１、１、０）及び（ＲＡ、ＲＢ、ＲＣ、ＲＤ）
＝（１、０、０、１）より、変換回路１３０〜１３３
は、（Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ）＝（１、１、１、１）
となる出力信号を送出する。従って、ディジタル情報処
理回路１０２への出力は、ＣＬＫ３の立ち上がりに同期
して、（Ａ’、Ｂ’、Ｃ’、Ｄ’）＝（１、１、１、
１）となる。

【０１１６】次に、入力信号制御回路１０１に入力され
る信号は、クロックＣＬＫ２の立ち上がりに同期して、
（Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎ、ｃｏｎｔ）＝
（１、０、０、１、１）→（１、０、０、０、１）とな
る。このとき、制御回路１１０は、制御信号ｃｏｎｔの
状態遷移、つまり送信側で信号変換が施されたことを示
す反転状態を検出せず、制御回路１１０の出力信号は、
ＣＬＫ３の立ち上がりに同期して、（ＲＦＡ、ＲＦＢ、
ＲＦＣ、ＲＦＤ）＝（０、０、０、０）となる。よっ
て、（ＲＦＡ、ＲＦＢ、ＲＦＣ、ＲＦＤ）＝（０、０、
０、０）及び（ＲＡ、ＲＢ、ＲＣ、ＲＤ）＝（１、０、
０、０）より、変換回路１３０〜１３３は、（Ｒａ、Ｒ
ｂ、Ｒｃ、Ｒｄ）＝（１、０、０、０）となる出力信号
を送出する。従って、ディジタル情報処理回路１０２へ
の出力は、ＣＬＫ４の立ち上がりに同期して、（Ａ’、
Ｂ’、Ｃ’、Ｄ’）＝（１、０、０、０）となる。

【０１１７】次に、入力信号制御回路１０１に入力され
る信号は、クロックＣＬＫ３の立ち上がりに同期して、
（Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎ、ｃｏｎｔ）＝
（１、０、０、０、１）→（１、０、０、０、０）とな
る。また、クロックＣＬＫ３の立ち上がり時は、（Ｒ
Ａ、ＲＢ、ＲＣ、ＲＤ、Ｒｃｏｎｔ）＝（１、０、０、
０、１）であるから、制御回路１１０は、制御信号ｃｏ
ｎｔのみの状態遷移を検出する。従って、制御回路１１
０は、クロックＣＬＫ４の立ち上がりに同期して、（Ｒ
ＦＡ、ＲＦＢ、ＲＦＣ、ＲＦＤ）＝（１、１、１、１）
となるように出力する。また、Ｆ／Ｆ１４０〜１４３の
出力信号は、ＣＬＫ４の立ち上がりに同期して、（Ｒ
Ａ、ＲＢ、ＲＣ、ＲＤ）＝（１、０、０、０）となる。
よって、（ＲＦＡ、ＲＦＢ、ＲＦＣ、ＲＦＤ）＝（１、
１、１、１）及び（ＲＡ、ＲＢ、ＲＣ、ＲＤ）＝（１、
０、０、０）より、変換回路１３０〜１３３は、（Ｒ
ａ、Ｒｂ、Ｒｃ、Ｒｄ）＝（０、１、１、１）となる出
力信号を送出する。従って、ディジタル情報処理回路１
０２への出力は、ＣＬＫ５の立ち上がりに同期して、
（Ａ’、Ｂ’、Ｃ’、Ｄ’）＝（０、１、１、１）とな
る。後の入力信号制御回路１０１の動作も同様に各論理
回路の動作に従って行われる。以上の動作により、入力
信号制御回路１０１において、送信側の出力信号制御回
路で変換された信号が変換前の信号に正しく復元され
る。

【０１１８】以上のように、この形態例によれば、ディ
ジタル情報処理回路で出力される複数の信号に対して信
号変換を行う出力信号制御回路を設けることにより、出
力信号数を減らすことなく状態遷移する信号数を低減で
きるという効果が得られる。また、受信側のディジタル
情報処理回路に入力信号制御回路を設け、出力信号制御
回路から信号変換の有無を示す制御信号を受信すること
により、入力信号制御回路は、送信側で信号変換が施さ
れる前の正しい信号に復元でき、後段のディジタル情報
処理回路へ正しい信号を供給できる。

【０１１９】また、同時状態遷移する信号数を低減する
出力信号制御回路が論理回路により構成されているの
で、温度等の動作環境により効果がばらつくスルーレー
トコントロールと比較すると、動作環境の変動に対して
低雑音化が確実に期待できるという効果が得られる。

【０１２０】次に、本発明に係る入力信号制御回路の信
号を用いて動作する伝送エラー検出回路について説明す
る。図９は、本発明に係る伝送エラー検出回路の１形態
例を示す回路図であり、伝送エラー検出回路３０１は、
すでに説明した入力信号制御回路１０１とディジタル情
報処理回路１０２とに接続されている。

【０１２１】それでは、伝送エラー検出回路３０１につ
いて図９及び図１０を用いながら説明する。上説したよ
うに、入力信号制御回路１０１は、図２に示す送信側の
出力信号制御回路１から送信された信号を受信する。伝
送エラー検出回路３０１は、送信側の出力信号制御回路
１から受信側の入力信号制御回路１０１までの伝送路に
おいて雑音等により伝送エラーが発生したかどうかを検
出するための回路である。伝送エラー検出回路３０１
は、伝送エラーを検出するために、制御回路１１０で生
成される信号を用いる。具体的には、図７に示すＥＸＯ
Ｒ２１１で生成される信号ＸＯＲＥと信号変換検出部１
６０、１７０、１８０、１９０でそれぞれ生成される信
号ＸＯＲＡ、ＸＯＲＢ、ＸＯＲＣ、ＸＯＲＤとを入力信
号として用いる。

【０１２２】伝送エラー検出回路の動作原理は、以下の
通りである。入力信号制御回路１０１に入力される４つ
の信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎの中で同時に状
態遷移する信号数は常に２つ以下であり、入力信号制御
回路１０１に入力される制御信号ｃｏｎｔが状態遷移す
る場合は、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎの中で
同時に状態遷移する信号数は１つ以下である。つまり、
受信側において、入力信号の同時状態遷移数を監視し、
上記条件以外の状態遷移動作を検出した場合は、伝送途
中でエラーが発生したと判定できる。この判定回路が伝
送エラー検出回路３０１である。

【０１２３】従って、伝送エラー検出回路３０１の機能
は、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎの中で状態遷
移する信号数が２あるいは３以上の場合を検出すること
である。より具体的には、伝送エラー検出回路３０１
は、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎの中で状態遷
移する信号数が３以上の場合にハイレベル状態のアラー
ム信号を発生する。また、制御信号ｃｏｎｔが状態遷移
した場合、つまり制御信号ｃｏｎｔが送信側で信号変換
が施されたことを示す場合は、伝送エラー検出回路３０
１は、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎの中で状態
遷移する信号数が２以上の場合にハイレベル状態のアラ
ーム信号を発生する。受信側のディジタル情報処理回路
１０２は、ハイレベル状態のアラーム信号をエラー検出
回路３０１より受信した場合に受信した信号にエラーが
あると判断し、再送要求等の処理を行う。

【０１２４】それでは、伝送エラー検出回路３０１の具
体的な構成、動作について説明する。図９中、ＥＸＯＲ
ゲート３１０は、信号ＸＯＲＡ、ＸＯＲＢを入力し、Ｅ
ＸＯＲゲート３１１は、信号ＸＯＲＣ、ＸＯＲＤを入力
する。同様に、ＮＯＲゲート３１２は、信号ＸＯＲＡ、
ＸＯＲＢを入力し、ＮＯＲゲート３１３は、信号ＸＯＲ
Ｃ、ＸＯＲＤを入力する。また、ＡＮＤゲート３１４
は、信号ＸＯＲＡ、ＸＯＲＢを入力し、ＡＮＤゲート３
１５は、信号ＸＯＲＣ、ＸＯＲＤを入力する。さらに、
ＯＲゲート３１６は、信号ＸＯＲＣ、ＸＯＲＤを入力す
る。

【０１２５】ＡＮＤゲート３１７は、ＥＸＯＲゲート３
１０の出力信号とＥＸＯＲゲート３１１の出力信号とを
入力する。信号ＸＯＲＡと信号ＸＯＲＣのみがハイレベ
ル状態の場合、信号ＸＯＲＡと信号ＸＯＲＤのみがハイ
レベル状態の場合、信号ＸＯＲＢと信号ＸＯＲＣのみが
ハイレベル状態の場合、信号ＸＯＲＢと信号ＸＯＲＤの
みがハイレベル状態の場合のいずれかの場合に、ＡＮＤ
ゲート３１７はハイレベル状態の信号を出力する。言い
換えれば、信号Ａｉｎ、Ｃｉｎのみが状態遷移する場
合、信号Ａｉｎ、Ｄｉｎのみが状態遷移する場合、信号
Ｂｉｎ、Ｃｉｎのみが状態遷移する場合、信号Ｂｉｎ、
Ｄｉｎのみが状態遷移する場合のいずれかの場合に、Ａ
ＮＤゲート３１７はハイレベル状態の信号を出力する。

【０１２６】ＡＮＤゲート３１８は、ＮＯＲゲート３１
３の出力信号とＡＮＤゲート３１４の出力信号とを入力
する。信号ＸＯＲＡと信号ＸＯＲＢのみがハイレベル状
態の場合に、ＡＮＤゲート３１８はハイレベル状態の信
号を出力する。言い換えれば、信号Ａｉｎ、Ｂｉｎのみ
が状態遷移する場合に、ＡＮＤゲート３１８はハイレベ
ル状態の信号を出力する。

【０１２７】ＡＮＤゲート３１９は、ＮＯＲゲート３１
２の出力信号とＡＮＤゲート３１５の出力信号とを入力
する。信号ＸＯＲＣと信号ＸＯＲＤのみがハイレベル状
態の場合に、ＡＮＤゲート３１９はハイレベル状態の信
号を出力する。言い換えれば、信号Ｃｉｎ、Ｄｉｎのみ
が状態遷移する場合に、ＡＮＤゲート３１８はハイレベ
ル状態の信号を出力する。

【０１２８】以上、ＡＮＤゲート３１７、３１８、３１
９のいずれかのハイレベル信号により、入力信号Ａｉ
ｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎの中で２つの信号が状態遷
移する場合が検出される。これらＡＮＤゲート３１７、
３１８、３１９の出力信号は、ＯＲゲート３２２に入力
され、ＯＲゲート３２２の出力信号は、信号Ｔ２として
ＡＮＤゲート３２４に入力される。一方、ＡＮＤゲート
３２４は、信号ＸＯＲＥを入力する。信号ＸＯＲＥは、
送信側の出力信号制御回路１において信号変換が施され
たかどうかを表す信号であり、信号ＸＯＲＥがハイレベ
ル状態のとき信号変換が施されたことを示す。従って、
ＡＮＤゲート３２４のハイレベルの出力信号は、送信側
で信号変換が施され、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄ
ｉｎの中で状態遷移する２つの信号を検出したことを示
す。つまり、ＡＮＤゲート３２４のハイレベルの出力信
号は、伝送路上で入力信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄ
ｉｎに伝送エラーが発生したことを示す。ＡＮＤゲート
３２４の出力信号は、信号ＣＴ２としてＯＲゲート３２
５に入力され、ＯＲゲート３２５は、アラーム信号ＡＬ
Ｍをディジタル情報処理回路１０２へ出力する。

【０１２９】つぎに、ＡＮＤゲート３２０は、ＥＸＯＲ
ゲート３１０の出力信号とＡＮＤゲート３１５の出力信
号とを入力する。信号ＸＯＲＡ、信号ＸＯＲＣ、信号Ｘ
ＯＲＤのみがハイレベル状態の場合、信号ＸＯＲＢ、信
号ＸＯＲＣ、信号ＸＯＲＤのみがハイレベル状態の場合
のいずれかの場合に、ＡＮＤゲート３２０はハイレベル
状態の信号を出力する。言い換えれば、信号Ａｉｎ、Ｃ
ｉｎ、Ｄｉｎのみが状態遷移する場合、信号Ｂｉｎ、Ｃ
ｉｎ、Ｄｉｎのみが状態遷移する場合のいずれかの場合
に、ＡＮＤゲート３２０はハイレベル状態の信号を出力
する。

【０１３０】ＡＮＤゲート３２１は、ＡＮＤゲート３１
４の出力信号とＯＲゲート３１６の出力信号とを入力す
る。信号ＸＯＲＡ、信号ＸＯＲＢ、信号ＸＯＲＣのみが
ハイレベル状態の場合、信号ＸＯＲＡ、信号ＸＯＲＢ、
信号ＸＯＲＤのみがハイレベル状態の場合、信号ＸＯＲ
Ａ、信号ＸＯＲＢ、信号ＸＯＲＣ、信号ＸＯＲＤがハイ
レベル状態の場合のいずれかの場合に、ＡＮＤゲート３
２１はハイレベル状態の信号を出力する。言い換えれ
ば、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎのみが状態遷移する場
合、信号Ａｉｎ、Ｂｉｎ、Ｄｉｎのみが状態遷移する場
合、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎが状態遷移す
る場合のいずれかの場合に、ＡＮＤゲート３２１はハイ
レベル状態の信号を出力する。

【０１３１】以上、ＡＮＤゲート３２０、３２１のいず
れかのハイレベル信号により、入力信号Ａｉｎ、Ｂｉ
ｎ、Ｃｉｎ、Ｄｉｎの中で３つ以上の信号が状態遷移す
る場合が検出される。これらＡＮＤゲート３２０、３２
１の出力信号は、ＯＲゲート３２３に入力され、ＯＲゲ
ート３２３の出力信号は、信号Ｔ３４としてＯＲゲート
３２５に入力される。従って、ＯＲゲート３２４のハイ
レベルの出力信号Ｔ３４は、送信側で信号変換が施さ
れ、信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎの中で状態遷
移する３以上の信号を検出したことを示す。つまり、Ｏ
Ｒゲート３２３のハイレベルの出力信号Ｔ３４は、伝送
路上で入力信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎに伝送
エラーが発生したことを示す。ＯＲゲート３２５は、信
号ＣＴ２、Ｔ３４に基づいてアラーム信号ＡＬＭをディ
ジタル情報処理回路１０２へ出力する。

【０１３２】図１０は図９の伝送エラー検出回路の動作
を説明するための波形図であり、入力信号Ｄｉｎの網掛
け部分に伝送エラーが発生した場合について説明する。
図６の入力部１５０〜１５５には、図示するように、信
号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄｉｎ、ｃｏｎｔ、ＣＬＫ
が入力される。ここで、クロックＣＬＫ３の立ち上がり
からＣＬＫ４の立ち上がりまで、信号Ｄｉｎがローレベ
ル状態で入力されるところを伝送エラーによりハイレベ
ル状態で入力された場合を考える。

【０１３３】クロックＣＬＫ３の立ち上がり時に、図７
の信号変換検出部１６０、１７０、１８０、１９０、２
００は、（ＸＯＲＡ、ＸＯＲＢ、ＸＯＲＣ、ＸＯＲＤ、
ＸＯＲＥ）＝（０、１、０、１、１）の信号を出力し、
伝送エラー検出回路３０１は、これらの信号を入力す
る。信号Ｂｉｎ、Ｄｉｎのみが状態遷移するので、上説
したようにＡＮＤ３１７はハイレベル状態の信号をＯＲ
ゲート３２２に送出する。従って、図１０に示すよう
に、ＯＲゲート３２２が出力する信号Ｔ２は、クロック
ＣＬＫ３の立ち上がり時に、（Ｔ２）＝（０→１）とな
り、上記信号Ｔ２はＡＮＤゲート３２４へ送出される。
一方、信号ＸＯＲＥはクロック信号ＣＬＫ３時はハイレ
ベル状態であるため、ＡＮＤゲート３２４が出力する信
号ＣＴ２は、クロックＣＬＫ３の立ち上がり時に、（Ｃ
Ｔ２）＝（０→１）となり、上記信号ＣＴ２はＯＲゲー
ト３２５へ送出される。従って、ＯＲゲート３２５が出
力するアラーム信号ＡＬＭは、クロックＣＬＫ３の立ち
上がり時に、（ＡＬＭ）＝（０→１）となり、ハイレベ
ル状態のアラーム信号ＡＬＭがディジタル情報処理回路
１０２へ送出される。

【０１３４】また、クロックＣＬＫ３における信号Ｄｉ
ｎの伝送エラーのため、信号Ｄｉｎは、次のクロックＣ
ＬＫ４においても状態遷移する。従って、伝送エラー検
出回路３０１は、クロックＣＬＫ４においても引き続き
ハイレベル状態のアラーム信号ＡＬＭをディジタル情報
処理回路１０２へ送出する。

【０１３５】また、参考のために、伝送エラーが発生せ
ず正常な信号入力があった場合と上記伝送エラーが発生
した場合との図６の入力信号制御回路１０１の出力信号
Ａ’、Ｂ’、Ｃ’、Ｄ’の波形をそれぞれ図１０に示
す。

【０１３６】以上説明したように、各入力信号を監視す
る伝送エラー検出回路を入力信号制御回路に設けること
により、出力信号数を減らすことなく状態遷移する信号
数を低減できるとともに、信号変換を施す出力信号制御
回路から逆信号変換を施す入力信号制御回路までの伝送
路上で生じる伝送エラーも検出できる。

【０１３７】以上説明したように、本発明の形態例では
ｎ本の出力信号について同時状態遷移が発生するかどう
かを検出し、信号変換を施す構成をとったが、本発明
は、このように出力信号ｎ本をまとめて制御対象とする
構成に限られない。例えば、出力信号ｎ本を任意の本数
に分割し、分割した信号群ごとに独立して本発明の形態
例を適用し信号変換を施す構成をとることもできる。こ
の場合は、制御信号ｃｏｎｔの数は、分割した数にな
る。例えば、出力信号数が８の場合、信号４本単位で制
御を行う場合、制御信号ｃｏｎｔの数は２本となる。

【０１３８】また、上記形態例では、複数の出力信号に
おいて状態遷移する信号数を低減するための回路につい
て説明したが、この技術思想は、逆に状態遷移する信号
が無い場合に出力信号を状態遷移させるように信号変換
することに適用できる。例えば、信号発生部Ｐａ、Ｐ
ｂ、Ｐｃ、Ｐｄからそれぞれ発生される信号Ａ、Ｂ、
Ｃ、Ｄのいずれも状態遷移しない場合は、信号Ａ、Ｂ、
Ｃ、Ｄのいずれか２つの信号に対して、図２の変換回路
３０〜３３で信号変換を施し、かつ、制御信号ｃｏｎｔ
の極性を反転させる。信号Ａｉｎ、Ｂｉｎ、Ｃｉｎ、Ｄ
ｉｎのいずれか２つが状態遷移をし、かつ制御信号ｃｏ
ｎｔが状態遷移をする場合は、信号Ａｉｎ、Ｂｉｎ、Ｃ
ｉｎ、Ｄｉｎのいずれも本来状態遷移しないものである
ので、図６の入力信号制御回路１０１は、信号Ａｉｎ、
Ｂｉｎ、Ｃｉｎ、Ｄｉｎのいずれも状態遷移しないよう
に変換回路１２０〜１２３で逆変換する。この方法によ
り、受信側で信号復元が可能となる。この方法は、受信
側でＰＬＬ回路を用いてクロックを抽出する場合などに
有効である。なぜなら、ＰＬＬ回路は信号の変化点から
同期をとるためローレベル状態やハイレベル状態が連続
すると受信側で同期がとれなくなる場合があるからであ
る。

【０１３９】

【発明の効果】以上説明したように、本発明のディジタ
ル情報処理装置は、複数の出力信号に対して信号変換を
行う出力信号制御回路を設けることにより、出力信号数
を減らすことなく状態遷移する信号数を低減できるとい
う効果が得られる。また、受信側のディジタル情報処理
回路に入力信号制御回路を設け、出力信号制御回路から
信号変換の有無を示す制御信号を受信することにより、
入力信号制御回路は、送信側で信号変換が施される前の
正しい信号に復元でき、後段のディジタル情報処理回路
へ復元された信号を供給できる。

【図面の簡単な説明】

【図１】この発明の形態例の出力信号制御回路と入力信
号制御回路を示すブロック図である。

【図２】この発明の実施例の出力信号制御回路を示すブ
ロック図である。

【図３】出力信号制御回路の変換回路の内部回路図であ
る。

【図４】出力信号制御回路の制御回路の１実施例を示す
回路図である。

【図５】出力信号制御回路内の各種信号の波形を示すタ
イムチャートである。

【図６】この発明の実施例の入力信号制御回路を示すブ
ロック図である。

【図７】入力信号制御回路の制御回路の１実施例を示す
回路図である。

【図８】入力信号制御回路内の各種信号の波形を示すタ
イムチャートである。

【図９】この発明の実施例の伝送エラー検出回路を示す
回路図である。

【図１０】伝送エラー検出回路内の各種信号の波形を示
すタイムチャートである。

【符号の説明】

１、４１０ 出力信号制御回路 ２、１０２ ディジタル情報処理回路 １０、１１０ 制御回路 １１、５９、１６３、１７３、１８３、１９３、３１
６、３２２、３２３、３２５ ＯＲゲート １２、２０１、３１２、３１３ ＮＯＲゲート １３ ＪＫフリップフロップ ２０、２１、２２、２３、４０、４１、４２、４３、６
５、７５、８５、９５、１２０、１２１、１２２、１２
３、１４０、１４１、１４２、１４３、１４４、１６
４、１７４、１８４、１９４ フリップフロップ ３０、３１、３２、３３、１３０、１３１、１３２、１
３３ 変換回路 ５０、５１、５２、５３、４３００−１〜４３０−ｎ、
４３１、４７０−１〜４７０−ｎ 出力部 ５８、６１、６２、６３、７１、７２、７３、８１、８
２、８３、９１、９２、９３、１６１、１７１、１８
１、１９１、２１１、３１０、３１１ ＥＸＯＲゲー
ト ６０、７０、８０、９０ 同時動作検出部 ６４、７４、８４、９４、１６２、１７２、１８２、１
９２、２０２、３１４、３１５、３１７、３１８、３１
９、３２０、３２１、３２４ ＡＮＤゲート １０１、４５０ 入力信号制御回路 １５０、１５１、１５２、１５３、１５４、１５５ 、
４００−１〜４００−ｎ、４４０−１〜４４０−ｎ、４
４１ 入力部 １６０、１７０、１８０、１９０、２００ 信号変換
検出部 ３０１ 伝送エラー検出回路 ４１２、４５２ 信号変換回路 ４１１、４５１ 検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 齋藤 賢一 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の信号入力部と、 複数の前記信号入力部からそれぞれ入力された第１の信
   号に対して、所定のタイミングで状態遷移が発生するか
   どうかを予測し、前記状態遷移が発生する前記第１の信
   号の数が予め決められた数より大きいと検出したとき
   に、前記第１の信号の状態を変化させる信号変換を施す
   ことを指示する指示信号を送出する検出回路と、 前記第１の信号と前記指示信号とを入力し、前記指示信
   号に基づいて前記第１の信号に対し前記信号変換を施
   し、第２の信号として出力する信号変換回路とを有し、 前記検出回路は、前記状態遷移が発生する前記第１の信
   号の数が予め決められた数より大きいと検出したとき
   に、前記指示信号を送出するとともに、前記第２の信号
   を受信する受信回路に対し、前記第２の信号が前記第１
   の信号に前記信号変換を施した信号であることを示す制
   御信号を送出することを特徴とするディジタル情報処理
   装置。
2. 【請求項２】 請求項１記載のディジタル情報処理装置
   において、 前記ディジタル情報処理装置は、さらに、複数の前記入
   力部と前記信号変換回路のそれぞれの間に、前記第１の
   信号を入力し、前記第１の信号を１クロック保持したの
   ち前記信号変換回路に送出する複数のフリップフロップ
   を有し、 前記検出回路は、前記第２の信号と前記フリップフロッ
   プに入力される前の前記第１の信号とを入力し、入力さ
   れた前記第１の信号と前記第２の信号とを比較すること
   により、状態遷移が発生するかどうかを予測することを
   特徴とするディジタル情報処理装置。
3. 【請求項３】 請求項１記載のディジタル情報処理装置
   において、 前記信号入力部はｎ個であり、前記検出回路は、前記状
   態遷移が発生する前記第１の信号の数が（ｎ−１）個で
   あると検出したとき、前記状態遷移が発生する複数の前
   記第１の信号のうち一部の信号に対して前記信号変換を
   施すことを指示する前記指示信号を送出し、前記状態遷
   移が発生する前記第１の信号の数がｎ個であると検出し
   たとき、前記第１の信号すべてに対して前記信号変換を
   施すことを指示する前記指示信号を送出ことを特徴とす
   るディジタル情報処理装置。
4. 【請求項４】 複数の信号入力部と、 状態遷移が発生する信号の組と信号の状態を変化させる
   第１の信号変換を施すべき信号の組との対応関係をもつ
   第１の変換テーブルと、 複数の前記信号入力部からそれぞれ入力された第１の信
   号に対して、所定のタイミングで前記状態遷移が発生す
   るかどうかを予測し、前記第２の変換テーブルに基づい
   て前記第１の信号に対して前記第１の信号変換を施すこ
   とを指示する指示信号を送出し、かつ前記第１の信号に
   前記第１の信号変換が施されたことを示す制御信号を送
   出する第１の検出回路と、 前記第１の信号と前記第１の指示信号とを入力し、前記
   第１の指示信号に基づいて前記第１の信号に対し前記第
   １の信号変換を施し、第２の信号として出力する第１の
   信号変換回路と、 状態遷移が発生する信号の組と信号の状態を変化させる
   第２の信号変換を施すべき信号の組との対応関係をも
   ち、前記第１の変換テーブルに対応する第２の変換テー
   ブルと、 前記制御信号と前記第２の信号とを受信し、所定のタイ
   ミングで状態遷移が発生するかどうかを検出し、前記第
   ２の変換テーブルに基づいて前記第２の信号変換を施す
   ことを指示する第２の指示信号を送出する第２の検出回
   路と、 前記第２の信号と前記第２の指示信号とを受信し、前記
   第２の指示信号に基づいて前記第２の信号に対し前記第
   ２の信号変換を施し、第３の信号として出力する第２の
   信号変換回路とを有することを特徴とするディジタル情
   報処理装置。
5. 【請求項５】 複数の第１の信号と前記第１の信号に信
   号変換が施されていることを示す第２の信号とを受信す
   る受信回路と、 複数の信号に関する予め決められた信号状態の組を示す
   情報と複数の前記第１の信号及び前記第２の信号の信号
   状態とを所定のタイミングで比較し、両者が一致しない
   場合に、前記第１の信号が伝送エラーを起こしていると
   判断し、伝送エラーを警告する信号を発生する制御回路
   とを有するディジタル情報処理装置。
6. 【請求項６】 複数の信号入力部と、 複数の前記信号入力部からそれぞれ入力された第１の信
   号に対して、所定のタイミングで状態遷移が発生するか
   どうかを予測し、いずれの前記第１の信号も状態遷移が
   発生しないと検出したときに、少なくとも１つの前記第
   １の信号の状態を変化させる信号変換を施すことを指示
   する指示信号を送出する検出回路と、 前記第１の信号と前記指示信号とを入力し、前記指示信
   号に基づいて前記第１の信号に対し前記信号変換を施
   し、第２の信号として出力する信号変換回路とを有し、 前記検出回路は、いずれの前記第１の信号も状態遷移が
   発生しないと検出したときに、前記指示信号を送出する
   とともに、前記第２の信号を受信する受信回路に対し、
   前記第１の信号に前記信号変換が施されたことを示す制
   御信号を送出することを特徴とするディジタル情報処理
   装置。