JPH09237221A - キャッシュ制御システム - Google Patents
キャッシュ制御システムInfo
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- JPH09237221A JPH09237221A JP8071397A JP7139796A JPH09237221A JP H09237221 A JPH09237221 A JP H09237221A JP 8071397 A JP8071397 A JP 8071397A JP 7139796 A JP7139796 A JP 7139796A JP H09237221 A JPH09237221 A JP H09237221A
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Abstract
(57)【要約】
【課題】タグ部にデータの有効／無効を示す属性ビット
を付加することなく、データの有効／無効を判定できる
ようにする。 【解決手段】データの有効／無効を示す属性フラグをタ
グに付加する代わりに無効アドレスが使用されており、
ＴＡＧＲＡＭ１０１のタグエントリには、その無効アド
レス、あるいは、データＲＡＭ１０２のキャッシュライ
ンに存在する情報のアドレスが格納される。また、キャ
ッシュヒット判定は、比較回路１０３により、ＣＰＵア
ドレスの上位ビット部Ａ２５−１８とタグＲＡＭ１０１
から読み出されるタグアドレス（ＴＡＧＤＴ）との比較
結果と、タグアドレス（ＴＡＧＤＴ）と無効アドレス値
との比較結果とに基づいて行われる。これにより、デー
タの有効／無効を示す属性フラグが不要となり、その分
だけタグエントリのサイズを削減できる。
を付加することなく、データの有効／無効を判定できる
ようにする。 【解決手段】データの有効／無効を示す属性フラグをタ
グに付加する代わりに無効アドレスが使用されており、
ＴＡＧＲＡＭ１０１のタグエントリには、その無効アド
レス、あるいは、データＲＡＭ１０２のキャッシュライ
ンに存在する情報のアドレスが格納される。また、キャ
ッシュヒット判定は、比較回路１０３により、ＣＰＵア
ドレスの上位ビット部Ａ２５−１８とタグＲＡＭ１０１
から読み出されるタグアドレス（ＴＡＧＤＴ）との比較
結果と、タグアドレス（ＴＡＧＤＴ）と無効アドレス値
との比較結果とに基づいて行われる。これにより、デー
タの有効／無効を示す属性フラグが不要となり、その分
だけタグエントリのサイズを削減できる。
Description
【０００１】
【発明の属する技術分野】この発明はパーソナルコンピ
ュータなどのコンピュータシステムに設けられるキャッ
シュ制御システムに関し、特に１次キャッシュメモリと
メインメモリとの間に位置する２次キャッシュを制御す
るキャッシュ制御システムに関する。
ュータなどのコンピュータシステムに設けられるキャッ
シュ制御システムに関し、特に１次キャッシュメモリと
メインメモリとの間に位置する２次キャッシュを制御す
るキャッシュ制御システムに関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータなどのコ
ンピュータシステムにおいては、そのシステム性能を改
善するために、１次キャッシュと２次キャッシュを含む
２段階のキャッシュが使用されている。
ンピュータシステムにおいては、そのシステム性能を改
善するために、１次キャッシュと２次キャッシュを含む
２段階のキャッシュが使用されている。
【０００３】１次キャッシュはＣＰＵに内蔵されてお
り、ここには最も頻繁にアクセスする命令コードおよび
データが格納される。２次キャッシュは、１次キャッシ
ュとシステムのメインメモリとの間に位置される。この
２次キャッシュは１次キャッシュよりもデータ記憶サイ
ズが大きく、１次キャッシュに保持されている全ての情
報、および１次キャッシュに保持できなかった情報を格
納できる。
り、ここには最も頻繁にアクセスする命令コードおよび
データが格納される。２次キャッシュは、１次キャッシ
ュとシステムのメインメモリとの間に位置される。この
２次キャッシュは１次キャッシュよりもデータ記憶サイ
ズが大きく、１次キャッシュに保持されている全ての情
報、および１次キャッシュに保持できなかった情報を格
納できる。
【０００４】このため、１次キャッシュがキャッシュミ
スした場合でも、２次キャッシュは高い確率でヒットす
る。これにより、ＣＰＵは必要な命令コードおよびデー
タを最小サイクルでフェッチすることができ、システム
性能を向上できる。
スした場合でも、２次キャッシュは高い確率でヒットす
る。これにより、ＣＰＵは必要な命令コードおよびデー
タを最小サイクルでフェッチすることができ、システム
性能を向上できる。
【０００５】これらキャッシュメモリは、読み出される
データを記憶するデータ記憶部と、そのデータが存在す
るアドレスとデータの属性を示すタグ部とで構成されて
いる。タグ部に示される属性の種類によってキャッシュ
メモリのキャッシュプロトコルが決定される。
データを記憶するデータ記憶部と、そのデータが存在す
るアドレスとデータの属性を示すタグ部とで構成されて
いる。タグ部に示される属性の種類によってキャッシュ
メモリのキャッシュプロトコルが決定される。
【０００６】最も簡単なライトスルー、ダイレクトマッ
プと呼ばれるものであれば、タグ部は、データの有効／
無効を示す１ビットのフラグ（バリッドビット）とアド
レスで構成される。ライトバック、ダイレクトマップと
呼ばれるものであれば、前述のバリッドビットの他に、
データの更新の有無を示すためにもう１ビットのフラグ
（モディファイドビット）が必要になる。さらに、複雑
なキャッシュ効率の高いキャッシュプロトコルを実現す
るためには、複数の属性ビットが必要となる。
プと呼ばれるものであれば、タグ部は、データの有効／
無効を示す１ビットのフラグ（バリッドビット）とアド
レスで構成される。ライトバック、ダイレクトマップと
呼ばれるものであれば、前述のバリッドビットの他に、
データの更新の有無を示すためにもう１ビットのフラグ
（モディファイドビット）が必要になる。さらに、複雑
なキャッシュ効率の高いキャッシュプロトコルを実現す
るためには、複数の属性ビットが必要となる。
【０００７】
【発明が解決しようとする課題】上述したように、従来
では、キャッシュプロトコルを実現するために、本来必
要なデータ部の他に、アドレス部、属性フラグビットを
付加する必要があるため、キャッシュメモリのサイズが
大きくなってしまう。データ部およびタグ部は高価な高
速ＳＲＡＭで実現することが必要となるため、この様な
キャッシュメモリサイズの増大は、システム全体のコス
トアップを引き起こす原因となる。
では、キャッシュプロトコルを実現するために、本来必
要なデータ部の他に、アドレス部、属性フラグビットを
付加する必要があるため、キャッシュメモリのサイズが
大きくなってしまう。データ部およびタグ部は高価な高
速ＳＲＡＭで実現することが必要となるため、この様な
キャッシュメモリサイズの増大は、システム全体のコス
トアップを引き起こす原因となる。
【０００８】特に、２次キャッシュメモリについては、
データ記憶のためのサイズを大きくしないと、システム
性能の向上を期待できないので、タグ部にアドレスを記
憶するための記憶領域も大きくなってしまう。よって、
タグ部の属性フラグビットの数を低減することが望まれ
ている。
データ記憶のためのサイズを大きくしないと、システム
性能の向上を期待できないので、タグ部にアドレスを記
憶するための記憶領域も大きくなってしまう。よって、
タグ部の属性フラグビットの数を低減することが望まれ
ている。
【０００９】この発明はこのような点に鑑みてなされた
ものであり、タグ部にデータの有効／無効を示す属性ビ
ットを付加することなく、データの有効／無効を判定で
きるようにし、属性ビットを記憶するために用意される
メモリサイズを効率よく低減することが可能なキャッシ
ュ制御システムを提供することを目的とする。
ものであり、タグ部にデータの有効／無効を示す属性ビ
ットを付加することなく、データの有効／無効を判定で
きるようにし、属性ビットを記憶するために用意される
メモリサイズを効率よく低減することが可能なキャッシ
ュ制御システムを提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明によるキャッシ
ュ制御システムは、メインメモリ上の情報がそれぞれ格
納される複数のキャッシュラインを有するデータメモリ
と、前記複数のキャッシュラインに格納されている情報
のメインメモリ上のアドレス、または対応するキャッシ
ュラインの無効を示す無効アドレスがそれぞれ格納する
複数のタグエントリを有するタグメモリと、ＣＰＵから
のメモリアドレスとそのメモリアドレスに応じて前記タ
グメモリから読み出されるアドレスとの一致の有無、お
よび前記タグメモリから読み出されるメモリアドレスと
予め決められた無効アドレスとの一致の有無とに基づい
て、前記ＣＰＵから要求された情報が前記データメモリ
に存在するか否かを判定する判定回路とを具備すること
を特徴とする。
ュ制御システムは、メインメモリ上の情報がそれぞれ格
納される複数のキャッシュラインを有するデータメモリ
と、前記複数のキャッシュラインに格納されている情報
のメインメモリ上のアドレス、または対応するキャッシ
ュラインの無効を示す無効アドレスがそれぞれ格納する
複数のタグエントリを有するタグメモリと、ＣＰＵから
のメモリアドレスとそのメモリアドレスに応じて前記タ
グメモリから読み出されるアドレスとの一致の有無、お
よび前記タグメモリから読み出されるメモリアドレスと
予め決められた無効アドレスとの一致の有無とに基づい
て、前記ＣＰＵから要求された情報が前記データメモリ
に存在するか否かを判定する判定回路とを具備すること
を特徴とする。
【００１１】このキャッシュ制御システムにおいては、
データの有効／無効を示す属性フラグをタグに付加する
代わりに無効アドレスが使用されており、この無効アド
レス、あるいは、キャッシュラインに存在する情報のア
ドレスがタグエントリに格納される。キャッシュヒット
判定は、ＣＰＵからのメモリアドレスとそのメモリアド
レスに応じてタグメモリから読み出されるアドレスとの
一致の有無と、タグメモリから読み出されるメモリアド
レスと予め決められた無効アドレスとの一致の有無とに
基づいて行われる。よって、データの有効／無効を示す
属性フラグの分だけタグエントリのサイズを削減でき
る。
データの有効／無効を示す属性フラグをタグに付加する
代わりに無効アドレスが使用されており、この無効アド
レス、あるいは、キャッシュラインに存在する情報のア
ドレスがタグエントリに格納される。キャッシュヒット
判定は、ＣＰＵからのメモリアドレスとそのメモリアド
レスに応じてタグメモリから読み出されるアドレスとの
一致の有無と、タグメモリから読み出されるメモリアド
レスと予め決められた無効アドレスとの一致の有無とに
基づいて行われる。よって、データの有効／無効を示す
属性フラグの分だけタグエントリのサイズを削減でき
る。
【００１２】無効アドレスの値は、ＣＰＵによってプロ
グラム可能なレジスタに設定しておくことが好ましい。
これにより、システムで都合の良いアドレスを無効アド
レスとして使用することが可能となる。
グラム可能なレジスタに設定しておくことが好ましい。
これにより、システムで都合の良いアドレスを無効アド
レスとして使用することが可能となる。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。
実施形態を説明する。
【００１４】図１には、この発明の一実施例に係るキャ
ッシュ制御システムの構成が示されている。このキャッ
シュ制御システムは、ＣＰＵの１次キャッシュメモリと
メインメモリとの間に存在する２次キャッシュメモリ
（ＴＡＧＲＡＭ１０１、データＲＡＭ１０２）を制御す
るためのものであり、例えば、ＰＣＩバスシステムアー
キテクチャーを採用したコンピュータシステムにおいて
は、その２次キャッシュメモリのコントローラはＣＰＵ
バスとＰＣＩバスとをつなぐバスブリッジ内部に設けら
れる。
ッシュ制御システムの構成が示されている。このキャッ
シュ制御システムは、ＣＰＵの１次キャッシュメモリと
メインメモリとの間に存在する２次キャッシュメモリ
（ＴＡＧＲＡＭ１０１、データＲＡＭ１０２）を制御す
るためのものであり、例えば、ＰＣＩバスシステムアー
キテクチャーを採用したコンピュータシステムにおいて
は、その２次キャッシュメモリのコントローラはＣＰＵ
バスとＰＣＩバスとをつなぐバスブリッジ内部に設けら
れる。
【００１５】ＣＰＵの１次キャッシュはそのＣＰＵに内
蔵されており、ＣＰＵによって最も頻繁にアクセスされ
るメインメモリ上の命令コードおよびデータを格納す
る。２次キャッシュとして使用されるＴＡＧＲＡＭ１０
１およびデータＲＡＭ１０２は、前述したようにＣＰＵ
バスとＰＣＩバスとの間、すなわち１次キャッシュとメ
インメモリとの間に位置しており、１次キャッシュより
も大きなデータ記憶サイズを有する。この２次キャッシ
ュには、１次キャッシュに保持されている全ての命令コ
ードおよびデータの他、１次キャッシュに保持できなか
った命令コードおよびデータも格納できる。この２キャ
ッシュのキャッシュポリシーは、ライトスルーである。
蔵されており、ＣＰＵによって最も頻繁にアクセスされ
るメインメモリ上の命令コードおよびデータを格納す
る。２次キャッシュとして使用されるＴＡＧＲＡＭ１０
１およびデータＲＡＭ１０２は、前述したようにＣＰＵ
バスとＰＣＩバスとの間、すなわち１次キャッシュとメ
インメモリとの間に位置しており、１次キャッシュより
も大きなデータ記憶サイズを有する。この２次キャッシ
ュには、１次キャッシュに保持されている全ての命令コ
ードおよびデータの他、１次キャッシュに保持できなか
った命令コードおよびデータも格納できる。この２キャ
ッシュのキャッシュポリシーは、ライトスルーである。
【００１６】２次キャッシュは、図示のように、命令コ
ードおよびデータをそれぞれ格納するための複数のキャ
ッシュラインを含むデータＲＡＭ１０２と、それらキャ
ッシュラインにそれぞれ対応する複数のタグエントリを
含むタグメモリ１０１を備えている。
ードおよびデータをそれぞれ格納するための複数のキャ
ッシュラインを含むデータＲＡＭ１０２と、それらキャ
ッシュラインにそれぞれ対応する複数のタグエントリを
含むタグメモリ１０１を備えている。
【００１７】タグメモリ１０１は８Ｋのタグエントリを
有し、各タグエントリは８ビット幅である。このタグメ
モリ１０１は、８ビット幅のデータ入出力ポートを持つ
ｘ８ビット構成のＳＲＡＭから構成されている。各タグ
エントリには、８ビットのタグアドレスが格納される。
タグアドレスは、そのタグエントリに対応するデータＲ
ＡＭ１０２のキャッシュラインに格納されている情報の
メインメモリ１５上のアドレスの上位ビット部（ＣＰＵ
アドレスのＡ２５−１８）の値を示す。
有し、各タグエントリは８ビット幅である。このタグメ
モリ１０１は、８ビット幅のデータ入出力ポートを持つ
ｘ８ビット構成のＳＲＡＭから構成されている。各タグ
エントリには、８ビットのタグアドレスが格納される。
タグアドレスは、そのタグエントリに対応するデータＲ
ＡＭ１０２のキャッシュラインに格納されている情報の
メインメモリ１５上のアドレスの上位ビット部（ＣＰＵ
アドレスのＡ２５−１８）の値を示す。
【００１８】また、各タグエントリには、同じく８ビッ
トの無効アドレスも格納される。この無効アドレスは、
対応するキャッシュラインに格納されている情報が有効
か否かを示す。これらタグアドレスおよび無効アドレス
は、キャッシュヒット／キャッシュミスの判定に利用さ
れる。タグメモリ１０１のタグエントリは、ＣＰＵアド
レスの下位ビット部Ａ１７−５によってアドレッシング
される。
トの無効アドレスも格納される。この無効アドレスは、
対応するキャッシュラインに格納されている情報が有効
か否かを示す。これらタグアドレスおよび無効アドレス
は、キャッシュヒット／キャッシュミスの判定に利用さ
れる。タグメモリ１０１のタグエントリは、ＣＰＵアド
レスの下位ビット部Ａ１７−５によってアドレッシング
される。
【００１９】データＲＡＭ１０２の各キャッシュライン
は６４ｘ４ビット幅を有しており、それらキャッシュラ
インはＣＰＵアドレスの下位ビット部Ａ１７−５によっ
てアドレッシングされ、選択されたキャッシュラインの
中の４つの６４ビットデータの１つがＣＰＵアドレスＡ
４，３によって指定され、それがセレクタ１０４で選択
される。
は６４ｘ４ビット幅を有しており、それらキャッシュラ
インはＣＰＵアドレスの下位ビット部Ａ１７−５によっ
てアドレッシングされ、選択されたキャッシュラインの
中の４つの６４ビットデータの１つがＣＰＵアドレスＡ
４，３によって指定され、それがセレクタ１０４で選択
される。
【００２０】これらデータＲＡＭ１０２およびＴＡＧＲ
ＡＭ１０１の制御のための構成はライトスループロトコ
ルを制御する従来のキャッシュコントローラと同様であ
り、キャッシュラインを無効化するときに、インバリッ
ドビットに代わって無効アドレスがタグエントリに書き
込まれることと、キャッシュヒット／ミスを判定する比
較回路１０３の構成である。
ＡＭ１０１の制御のための構成はライトスループロトコ
ルを制御する従来のキャッシュコントローラと同様であ
り、キャッシュラインを無効化するときに、インバリッ
ドビットに代わって無効アドレスがタグエントリに書き
込まれることと、キャッシュヒット／ミスを判定する比
較回路１０３の構成である。
【００２１】すなわち、この比較回路１０３は、ＣＰＵ
アドレスの上位ビット部Ａ２５−１８とタグＲＡＭ１０
１から読み出されるタグアドレス（ＴＡＧＤＴ）との比
較結果と、タグアドレス（ＴＡＧＤＴ）と無効アドレス
との比較結果とに基づいて、キャッシュヒット／キャッ
シュミスを判定する。
アドレスの上位ビット部Ａ２５−１８とタグＲＡＭ１０
１から読み出されるタグアドレス（ＴＡＧＤＴ）との比
較結果と、タグアドレス（ＴＡＧＤＴ）と無効アドレス
との比較結果とに基づいて、キャッシュヒット／キャッ
シュミスを判定する。
【００２２】キャッシュヒットの条件は、 （１）Ａ３１−２６＝００００００ （２）Ａ２５−１８がＴＡＧＤＴと一致する （３）無効アドレス（ＩＮＶＷＩＮ）がＴＡＧＤＴと一
致しない の３つの条件が全て成立することであり、それ以外はキ
ャッシュミスとなる。
致しない の３つの条件が全て成立することであり、それ以外はキ
ャッシュミスとなる。
【００２３】ここで、（１）の条件は、この実施形態の
キャッシュメモリにキャッシング可能なメモリアドレス
範囲がアドレスＡ２５までの２６ビットで規定される６
４Ｍバイトであるので、ＣＰＵアドレスがそのメモリア
ドレス範囲内部に属することを意味している。
キャッシュメモリにキャッシング可能なメモリアドレス
範囲がアドレスＡ２５までの２６ビットで規定される６
４Ｍバイトであるので、ＣＰＵアドレスがそのメモリア
ドレス範囲内部に属することを意味している。
【００２４】次に、図２を参照して、この実施形態のキ
ャッシュメモリにキャッシング可能なメモリアドレス空
間と、無効アドレスの設定値との関係を説明する。
ャッシュメモリにキャッシング可能なメモリアドレス空
間と、無効アドレスの設定値との関係を説明する。
【００２５】前述したように、この実施形態のキャッシ
ュ構成では、キャッシュメモリにキャッシング可能なメ
モリアドレス空間は０〜６４Ｍバイトに限られる。デー
タＲＡＭ１０２のキャッシュサイズが２５６Ｋバイトで
あるので、６４Ｍバイトのキャッシング可能なメモリア
ドレス空間は図示のように２５６Ｋバイト単位のウイン
ドウに分けて考えることができる。
ュ構成では、キャッシュメモリにキャッシング可能なメ
モリアドレス空間は０〜６４Ｍバイトに限られる。デー
タＲＡＭ１０２のキャッシュサイズが２５６Ｋバイトで
あるので、６４Ｍバイトのキャッシング可能なメモリア
ドレス空間は図示のように２５６Ｋバイト単位のウイン
ドウに分けて考えることができる。
【００２６】これら６４Ｍバイトのキャッシング可能な
メモリアドレス空間のうち、ある１つの２５６Ｋバイト
のウインドウはキャッシングできなくなる。その理由
は、ＴＡＧＲＡＭ１０１に記憶する上位アドレス（８ビ
ット）の特定の８ビットパターンを無効アドレスとして
定義しているからである。
メモリアドレス空間のうち、ある１つの２５６Ｋバイト
のウインドウはキャッシングできなくなる。その理由
は、ＴＡＧＲＡＭ１０１に記憶する上位アドレス（８ビ
ット）の特定の８ビットパターンを無効アドレスとして
定義しているからである。
【００２７】この場合、６４Ｍバイトのキャッシング可
能なメモリアドレス空間のうちの任意の２５６Ｋバイト
のウインドウを無効アドレスウインドウ（Ｉｎｖａｌｉ
ｄＷｉｎｄｏｗ）として利用できる。
能なメモリアドレス空間のうちの任意の２５６Ｋバイト
のウインドウを無効アドレスウインドウ（Ｉｎｖａｌｉ
ｄＷｉｎｄｏｗ）として利用できる。
【００２８】この実施形態においては、無効アドレスウ
インドウ（Ｉｎｖａｌｉｄ Ｗｉｎｄｏｗ）としてアド
レス０３ｆｃ００００から始まる２５６Ｋバイトのウイ
ンドウが利用されている。これは、通常、パーソナルコ
ンピュータの主記憶として搭載可能な物理メモリのサイ
ズは最大でも３２Ｍバイト程度のもの多く、アドレス０
３ｆｃ００００から始まる２５６Ｋバイトのウインドウ
をキャッシングＷだ着なくても問題とならないからであ
る。
インドウ（Ｉｎｖａｌｉｄ Ｗｉｎｄｏｗ）としてアド
レス０３ｆｃ００００から始まる２５６Ｋバイトのウイ
ンドウが利用されている。これは、通常、パーソナルコ
ンピュータの主記憶として搭載可能な物理メモリのサイ
ズは最大でも３２Ｍバイト程度のもの多く、アドレス０
３ｆｃ００００から始まる２５６Ｋバイトのウインドウ
をキャッシングＷだ着なくても問題とならないからであ
る。
【００２９】また、アドレス０３ｆｃ００００から始ま
る２５６Ｋバイトのウインドウを無効アドレスウインド
ウとして利用して場合には、無効アドレスの８ビットパ
ターンは、図４に示されているように、１１１１１１１
１となるので、他のウインドウとの差別化が容易とな
る。この無効アドレスの値はデフォルト値として所定の
レジスタに設定されるが、このレジスタの内容を書き換
えることにより、任意のビットパターンを無効アドレス
として使用することができる。
る２５６Ｋバイトのウインドウを無効アドレスウインド
ウとして利用して場合には、無効アドレスの８ビットパ
ターンは、図４に示されているように、１１１１１１１
１となるので、他のウインドウとの差別化が容易とな
る。この無効アドレスの値はデフォルト値として所定の
レジスタに設定されるが、このレジスタの内容を書き換
えることにより、任意のビットパターンを無効アドレス
として使用することができる。
【００３０】次に、図４を参照して、比較回路１０３の
具体的な構成を説明する。
具体的な構成を説明する。
【００３１】比較回路１０３は、図示のように、比較器
１０３ａ、比較器１０３ｂ、およびＡＮＤゲート１０３
ｃを備えている。
１０３ａ、比較器１０３ｂ、およびＡＮＤゲート１０３
ｃを備えている。
【００３２】比較器１０３ａは、ＣＰＵアドレスの上位
ビット部Ａ２５−１８とタグＲＡＭ１０１から読み出さ
れるタグアドレス（ＴＡＧＤＴ）とを比較し、一致した
ときに論理１の信号を出力する。この信号出力は、ＡＮ
Ｄゲート１０３ｃの一方の入力に入力される。比較器１
０３ｂは、タグＲＡＭ１０１から読み出されるタグアド
レス（ＴＡＧＤＴ）と、ＣＰＵによって書き換え可能な
レジスタＲ１に設定された無効アドレスとを比較し、一
致したときに論理１の信号を出力する。この信号出力
は、ＡＮＤゲート１０３ｃの他方の入力に反転入力され
る。この回路構成により、前述したキャッシュヒット条
件を判定することができる。
ビット部Ａ２５−１８とタグＲＡＭ１０１から読み出さ
れるタグアドレス（ＴＡＧＤＴ）とを比較し、一致した
ときに論理１の信号を出力する。この信号出力は、ＡＮ
Ｄゲート１０３ｃの一方の入力に入力される。比較器１
０３ｂは、タグＲＡＭ１０１から読み出されるタグアド
レス（ＴＡＧＤＴ）と、ＣＰＵによって書き換え可能な
レジスタＲ１に設定された無効アドレスとを比較し、一
致したときに論理１の信号を出力する。この信号出力
は、ＡＮＤゲート１０３ｃの他方の入力に反転入力され
る。この回路構成により、前述したキャッシュヒット条
件を判定することができる。
【００３３】以上説明したように、この実施形態におい
ては、データの有効／無効を示す属性フラグをタグに付
加する代わりに無効アドレスが使用されており、ＴＡＧ
ＲＡＭ１０１のタグエントリには、その無効アドレス、
あるいは、データＲＡＭ１０２のキャッシュラインに存
在する情報のアドレスが格納される。また、キャッシュ
ヒット判定は、比較回路１０３により、ＣＰＵアドレス
の上位ビット部Ａ２５−１８とタグＲＡＭ１０１から読
み出されるタグアドレス（ＴＡＧＤＴ）との比較結果
と、タグアドレス（ＴＡＧＤＴ）と無効アドレス値との
比較結果とに基づいて行われる。これにより、データの
有効／無効を示す属性フラグが不要となり、その分だけ
タグエントリのサイズを削減できる。
ては、データの有効／無効を示す属性フラグをタグに付
加する代わりに無効アドレスが使用されており、ＴＡＧ
ＲＡＭ１０１のタグエントリには、その無効アドレス、
あるいは、データＲＡＭ１０２のキャッシュラインに存
在する情報のアドレスが格納される。また、キャッシュ
ヒット判定は、比較回路１０３により、ＣＰＵアドレス
の上位ビット部Ａ２５−１８とタグＲＡＭ１０１から読
み出されるタグアドレス（ＴＡＧＤＴ）との比較結果
と、タグアドレス（ＴＡＧＤＴ）と無効アドレス値との
比較結果とに基づいて行われる。これにより、データの
有効／無効を示す属性フラグが不要となり、その分だけ
タグエントリのサイズを削減できる。
【００３４】
【発明の効果】以上のように、この発明によれば、タグ
部にデータの有効／無効を示す属性ビットを付加するこ
となく、データの有効／無効を判定できるようになり、
属性ビットを記憶するために用意されるメモリサイズを
効率よく低減することが可能となる。
部にデータの有効／無効を示す属性ビットを付加するこ
となく、データの有効／無効を判定できるようになり、
属性ビットを記憶するために用意されるメモリサイズを
効率よく低減することが可能となる。
【図１】この発明の一実施形態に係るキャッシュメモリ
制御システムの構成を示すブロック図。
制御システムの構成を示すブロック図。
【図２】同実施形態におけるキャッシュメモリにキャッ
シング可能なメモリアドレス空間と無効アドレスの設定
値との関係を説明するための図。
シング可能なメモリアドレス空間と無効アドレスの設定
値との関係を説明するための図。
【図３】図２の無効アドレスのビットパターンを説明す
るための図。
るための図。
【図４】同実施形態においてキャッシュヒット判定を行
う比較回路の具体的な構成の一例を示す回路図。
う比較回路の具体的な構成の一例を示す回路図。
１０１…ＴＡＧＲＡＭ、１０２…データＲＡＭ、１０３
…比較回路、１０３ａ…比較回路。
…比較回路、１０３ａ…比較回路。
Claims (6)
- 【請求項１】 メインメモリ上の情報がそれぞれ格納さ
れる複数のキャッシュラインを有するデータメモリと、 前記複数のキャッシュラインに格納されている情報のメ
インメモリ上のアドレス、または対応するキャッシュラ
インの無効を示す無効アドレスがそれぞれ格納する複数
のタグエントリを有するタグメモリと、 ＣＰＵからのメモリアドレスとそのメモリアドレスに応
じて前記タグメモリから読み出されるアドレスとの一致
の有無と、前記タグメモリから読み出されるメモリアド
レスと予め決められた無効アドレスとの一致の有無とに
基づいて、前記ＣＰＵから要求された情報が前記データ
メモリに存在するか否かを判定する判定回路とを具備す
ることを特徴とするキャッシュ制御システム。 - 【請求項２】 前記判定回路は、 前記ＣＰＵからのメモリアドレスとそのメモリアドレス
に応じて前記タグメモリから読み出されるアドレスとが
一致し、且つ、前記タグメモリから読み出されるアドレ
スと前記無効アドレスとが一致しないとき、前記ＣＰＵ
から要求された情報が前記データメモリに存在すると判
定することを特徴とする請求項１記載のキャッシュ制御
システム。 - 【請求項３】 前記タグエントリには、前記メインメモ
リ上のアドレスの上位ビット部が格納され、 前記無効アドレスとして、前記データメモリにキャッシ
ュ可能なメモリアドレス空間の中で前記データメモリへ
のキャッシングが禁止された所定のアドレス範囲を示す
メモリアドレスの上位ビット部が使用されることを特徴
とする請求項１記載のキャッシュ制御システム。 - 【請求項４】 前記無効アドレスの値は、前記ＣＰＵに
よってプログラム可能なレジスタに設定されていること
を特徴とする請求項１記載のキャッシュ制御システム。 - 【請求項５】 前記データメモリおよびタグメモリは、
前記ＣＰＵとメインメモリとの間に位置する２次キャッ
シュメモリであることを特徴とする請求項１記載のキャ
ッシュ制御システム。 - 【請求項６】 前記データメモリおよびタグメモリから
構成されるキャッシュメモリはライトスルーキャッシュ
であり、 前記タグメモリは、 前記タグエントリに格納されるアドレスのビット幅に相
当するデータ入出力ポートを持つＳＲＡＭから構成され
ていることを特徴とする請求項１記載のキャッシュ制御
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071397A JPH09237221A (ja) | 1996-03-02 | 1996-03-02 | キャッシュ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071397A JPH09237221A (ja) | 1996-03-02 | 1996-03-02 | キャッシュ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237221A true JPH09237221A (ja) | 1997-09-09 |
Family
ID=13459350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8071397A Pending JPH09237221A (ja) | 1996-03-02 | 1996-03-02 | キャッシュ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
-
1996
- 1996-03-02 JP JP8071397A patent/JPH09237221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
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