JPH09244585A - ラッチ機能付きレベルシフタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ドライブ能力が高く、かつ、より少ないトラ
ンジスタで構成することができるばかりでなく、液晶表
示装置のドライバＩＣのレイアウトにおいてローの数を
削減することができるラッチ機能付きレベルシフタ回路
を提供すること。 【解決手段】 クロック信号φが「１」（反転クロック
信号＊φが「０」）の時３ステートインバータ１０ａに
は、ＮｃｈＦＥＴ１のゲートに入力される電圧ＶL 系の
デジタル信号を反転した、電圧ＶH 系のデジタル信号が
入力され、３ステートインバータ１０ａは、入力された
信号をさらに反転して出力する。また、クロック信号φ
が「０」になると、３ステートインバータ１０ａはハイ
インピーダンス状態となり、インバータ２０と３ステー
トインバータ１０ｂとにより形成されるループによって
クロック信号φが「０」になる直前の出力状態を保持す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示装置の
ＴＦＴ（thin film transistor）駆動用ドライバＩＣに
用いて好適なラッチ機能付きレベルシフタ回路に関す
る。

【０００２】

【従来の技術】従来より、液晶表示装置の駆動方式とし
てＴＦＴ駆動方式がある。ＴＦＴ駆動方式は階調表示の
品質が高く、画面の明るさやコントラストが優れ、表示
画質が高いという特徴を有している。また、応答速度が
速い、視野角が広いといった画質以外の性能面において
も優れている。このＴＦＴ駆動方式の原理を、図１０を
参照して説明する。この図において、５０は薄膜トラン
ジスタであり、外部からソース線５１を通して電圧が入
力され、ゲート線５２に電圧が印加された時、ソース線
５１に入力された電圧を液晶層５３に印加する。これに
より液晶層５３の液晶分子は角度を変え、バックライト
等からの光を通過させる。また階調表示は、ソース線５
１に入力する電圧を変化させ、液晶層５３の液晶分子の
角度を制御することにより行われる。

【０００３】一般に、液晶ディスプレイは図１０に示す
回路をマトリクス状に多数（例えばＶＧＡ（video grap
hics array）の場合、６４０×４８０個）配置すること
によって構成されている。このような液晶ディスプレイ
においては、ＴＦＴ駆動用のドライバＩＣ（以下、単に
ドライバＩＣという）を用いて各行の薄膜トランジスタ
に各々画像データに基づく電圧を印加し、１行毎に順次
薄膜トランジスタをＯＮして行くことにより、画像の表
示を行っている。

【０００４】上述したドライバＩＣには、従来、外部か
ら入力される階調制御用のデジタルデータを保持するデ
ータラッチ部と、入力されたデジタルデータに基づいて
液晶ディスプレイの各薄膜トランジスタに電圧を印加す
るドライバ部等の回路が含まれている。そして、データ
ラッチ部においては、低消費電力化を図るために駆動電
圧を従来の５Ｖから３Ｖに低下させた他のデジタルＩＣ
に合わせるため、駆動電圧を３Ｖにしている。また、ド
ライバ部においては、液晶表示装置の応答特性を向上さ
せるため、すなわち、ごく短時間で液晶分子の角度を変
化させるために、より高い電圧が必要となり、このため
駆動電圧は従来通り５Ｖの電圧が用いられている。この
ように、ドライバＩＣには１つのＩＣ内に異なる電圧で
駆動する回路が混在するため、データラッチ部から出力
される３Ｖ系の信号を５Ｖ系の信号に昇圧するレベルシ
フト部が設けられている。

【０００５】ここで、図１１に従来のデータラッチ部と
レベルシフト部の回路構成を示す。この図において、６
０はデータラッチ部であり、７０はレベルシフト部であ
る。また、データラッチ部６０は、各々Ｐチャネルまた
はＮチャネル電界効果トランジスタ（以下、それぞれＰ
ｃｈＦＥＴ、ＮｃｈＦＥＴという）によって構成される
回路６１ａ，６１ｂおよび回路６２からなっている。回
路６１ａは直列に接続されたＰｃｈＦＥＴ６１１，６１
２とＮｃｈＦＥＴ６１３，６１４からなり、ＰｃｈＦＥ
Ｔ６１１のソースには３Ｖの電圧が印加され、ＮｃｈＦ
ＥＴ６１４のソースは接地されている。

【０００６】そして、ＮｃｈＦＥＴ６１４のゲートには
３Ｖの電圧で「１」を表し、接地電位で「０」を表すデ
ジタル信号（以下、３Ｖ系のデジタル信号という）であ
るクロック信号φが入力されている。また、ＰｃｈＦＥ
Ｔ６１１のゲートには上記クロック信号φを反転した反
転クロック信号＊φ（３Ｖ系）が入力されている。さら
に、ＰｃｈＦＥＴ６１２とＮｃｈＦＥＴ６１３のゲート
には、外部からデジタルデータのビット信号Ｄ（３Ｖ
系）が入力され、また、ＰｃｈＦＥＴ６１２のドレイン
とＮｃｈＦＥＴ６１３ドレインの接続点イは、回路６２
のＰｃｈＦＥＴ６２１とＮｃｈＦＥＴ６２２のゲートお
よびレベルシフト部７０のＮｃｈＦＥＴ７０２のゲート
にそれぞれ接続されている。

【０００７】回路６２は、直列に接続されたＰｃｈＦＥ
Ｔ６２１とＮｃｈＦＥＴ６２２からなり、ＰｃｈＦＥＴ
６２１のソースには３Ｖの電圧が印加され、ＮｃｈＦＥ
Ｔ６２２のソースは接地されている。また、ＰｃｈＦＥ
Ｔ６２１のドレインとＮｃｈＦＥＴ６２２のドレインの
接続点ハは、回路６１ｂのＰｃｈＦＥＴ６１２およびＮ
ｃｈＦＥＴ６１３のゲートと、レベルシフト部７０のＮ
ｃｈＦＥＴ７０１のゲートにそれぞれ接続されている。

【０００８】回路６１ｂは、回路６１ａと同一の構成を
有するが、クロック信号φはＰｃｈＦＥＴ６１１のゲー
トに入力され、反転クロック信号＊φはＮｃｈＦＥＴ６
１４のゲートに入力されている。また、ＰｃｈＦＥＴ６
１２のドレインとＮｃｈＦＥＴ６１３のドレインとの接
続点ロは回路６２のＰｃｈＦＥＴ６２１およびＮｃｈＦ
ＥＴ６２２のゲートに接続されている。

【０００９】ここで、上述した回路６１ａは、例えばク
ロック信号φが「０」、すなわち、反転クロック信号＊
φが「１」の時、ＰｃｈＦＥＴ６１１とＮｃｈＦＥＴ６
１４は共にＯＦＦになり、出力はハイインピーダンス状
態となる。一方、クロック信号φが「１」、すなわち、
反転クロック信号＊φが「０」の時、ＰｃｈＦＥＴ６１
１とＮｃｈＦＥＴ６１４は共にＯＮになり、この状態で
ＰｃｈＦＥＴ６１２とＮｃｈＦＥＴ６１３のゲートに
「０」が入力されるとＰｃｈＦＥＴ６１２がＯＮ、Ｎｃ
ｈＦＥＴ６１３がＯＦＦとなって、回路６１ａからは電
圧３Ｖ、すなわち３Ｖ系のデジタル信号の「１」が出力
される。また、ＰｃｈＦＥＴ６１２とＮｃｈＦＥＴ６１
３のゲートに「１」が入力されるとＰｃｈＦＥＴ６１２
がＯＦＦ、ＮｃｈＦＥＴ６１３がＯＮとなって、回路６
１ａからは接地電位、すなわち３Ｖ系のデジタル信号の
「０」が出力される。

【００１０】このように、回路６１ａは、クロック信号
φが「１」の時はインバータとして機能し、「０」の時
はその出力がハイインピーダンス状態となる一種の３ス
テートインバータと言える。また、これと同様に回路６
１ｂはクロック信号が「０」の時はインバータとして機
能し、「１」の時はその出力がハイインピーダンス状態
となる３ステートインバータと言える。そして、回路６
２はＰｃｈＦＥＴ６２１およびＮｃｈＦＥＴ６２２のゲ
ートに「１」が入力されるとＰｃｈＦＥＴ６２１がＯＦ
Ｆ、ＮｃｈＦＥＴ６２２がＯＮとなって、回路６１ａか
ら接地電位すなわち「０」が出力される。また、「０」
が入力されるとＰｃｈＦＥＴ６２１がＯＮ、ＮｃｈＦＥ
Ｔ６２２がＯＦＦとなって、回路６１ａからは電圧３Ｖ
すなわち「１」が出力される。したがって、回路６２は
インバータとして機能する。

【００１１】一方、レベルシフト部７０は、ＮｃｈＦＥ
Ｔ７０１，７０２およびＰｃｈＦＥＴ７０３，７０４に
より構成されている。ＰｃｈＦＥＴ７０３，７０４のソ
ースにはそれぞれ５Ｖの電圧が印加され、ＮｃｈＦＥＴ
７０１，７０２のソースは各々接地されている。そし
て、ＮｃｈＦＥＴ７０１とＰｃｈＦＥＴ７０３のドレイ
ン同士は接続され、その接続点はＰｃｈＦＥＴ７０４の
ゲートとも接続されている。また、ＮｃｈＦＥＴ７０２
とＰｃｈＦＥＴ７０４のドレイン同士も接続され、その
接続点はＰｃｈＦＥＴ７０３のゲートと接続されてい
る。さらにＮｃｈＦＥＴ７０２のドレインとＰｃｈＦＥ
Ｔ７０４のドレインの接続点は、図示せぬドライバ部に
接続されている。

【００１２】上述した図１１の回路における動作は、ま
ず、データラッチ部６０において、クロック信号φが
「１」、反転クロック信号＊φが「０」の時、回路６１
ｂの出力はハイインピーダンス状態になり、これに対
し、回路６１ａは可動状態になって、外部から入力され
るデジタル信号Ｄを反転してその信号＊Ｄをレベルシフ
ト部７０のＮｃｈＦＥＴ７０２のゲートと回路６２に出
力する。また、回路６２は反転されたデジタル信号＊Ｄ
をさらに反転してレベルシフト部７０のＮｃｈＦＥＴ７
０１のゲートに出力する。

【００１３】例えば回路６１ａに入力されたデジタル信
号Ｄが「１」であった場合、レベルシフト部７０のＮｃ
ｈＦＥＴ７０２のゲートには「０」が、また、ＮｃｈＦ
ＥＴ７０１のゲートには「１」が入力される。これによ
り、ＮｃｈＦＥＴ７０１がＯＮ、また、ＮｃｈＦＥＴ７
０２がＯＦＦになるので、ＰｃｈＦＥＴ７０４はＯＮと
なって、図示せぬドライバ部に対して５Ｖ系のデジタル
信号の「１」（電圧５Ｖ）が出力される。

【００１４】一方、デジタル信号Ｄが「０」であった場
合、レベルシフト部７０のＮｃｈＦＥＴ７０２のゲート
には「１」が、また、ＮｃｈＦＥＴ７０１のゲートには
「０」が入力される。これにより、ＮｃｈＦＥＴ７０１
がＯＦＦ、ＮｃｈＦＥＴ７０２がＯＮとなり、ＰｃｈＦ
ＥＴ７０３がＯＮとなってＰｃｈＦＥＴ７０４のゲート
に「１」を出力する。したがって、ＰｃｈＦＥＴ７０４
はＯＦＦになり、また、この時ＮｃｈＦＥＴ７０２はＯ
Ｎになっているので、図示せぬドライバ部に対して５Ｖ
系のデジタル信号の「０」（接地電位）が出力される。

【００１５】次にクロック信号φが「０」、反転クロッ
ク信号＊φが「１」になると、回路６１ａの出力がハイ
インピーダンス状態になり、回路６１ｂが可動状態にな
るので、上述した回路６１ａから出力された信号は、回
路６１ｂと回路６２とにより形成されるループによって
保持され、これにより、レベルシフト部７０から出力さ
れていた電圧も、次にクロック信号φが「１」、反転ク
ロック信号＊φが「０」になるまで保持される。このよ
うに、図１１の回路は、外部から入力される３Ｖ系のデ
ジタル信号を５Ｖ系のデジタル信号に昇圧すると共に、
クロック信号φに従って出力状態を保持する。

【００１６】ここで、上述したドライバＩＣを例えばＣ
−ＭＯＳ（complementary metal oxide semiconducto
r）により実際にＩＣ化する場合、そのＩＣチップのレ
イアウトは、図１２に示すように、３Ｖの電圧によって
駆動する回路を一列に配した回路列（以下、３Ｖ系のロ
ーという）８０と、５Ｖの電圧によって駆動する回路を
一列に配した回路列（以下、５Ｖ系のローという）９０
の２種類のローが必要になる。一例として、この図にお
いて各ローの幅は約８０μｍの長さを有し、各ローは約
４０μｍの間隔をもって形成されるものとする。

【００１７】図１３は上述したローの詳細なレイアウト
を示すもので、この図では３Ｖ系のローにおける図１１
のデータラッチ部６０の回路６２のレイアウトを示して
いる。この図において、８１は３Ｖの電源ラインであ
り、８２はＰｃｈＦＥＴ（図１１のＰｃｈＦＥＴ６２１
に相当）、８３はＮｃｈＦＥＴ（図１１のＮｃｈＦＥＴ
６２２に相当）、８４は回路６２の入力ライン、８５は
回路６２の出力ライン、８６は接地ラインを示してい
る。また、電源ライン８１と接地ライン８６は、図１３
中、左右方向に延伸しており、その電源ライン８１と接
地ライン８６の間に図１１のデータラッチ部６０の他の
回路も形成されている。

【００１８】そして、上述した各回路が形成されたＩＣ
チップは、リードフレーム上に搭載後、樹脂封止され
て、あるいはＴＡＢテープ上に搭載されて、あるいは直
接液晶表示装置のガラス板上に搭載されて、ドライバＩ
Ｃとして用いられる。また、図１４に示すように、一般
にドライバＩＣ９５は、液晶表示装置本体１００の額縁
部分（同図中斜線部）において、同図中、Ｘ方向に一列
に実装されている。

【００１９】

【発明が解決しようとする課題】ところで、今日、液晶
表示装置本体の小型化は、ノート型パーソナルコンピュ
ータに代表される携帯用電子機器において強く望まれる
所であり、この要望に応えるには、図１４に示す液晶表
示装置本体１００の額縁部分のＹ方向の長さをできるだ
け短くし、また、ドライバＩＣ９５を液晶表示部分１１
０の幅（Ｘ方向の長さ）を大きく越えることなく配置す
ることにより、液晶表示装置本体１００の額縁部分の幅
をできるだけ狭くする必要がある。

【００２０】特に、額縁部分のＹ方向の長さを短くする
には、ドライバＩＣのチップおいてＹ方向に対応する寸
法をできるだけ短くしなければならず、このため、図１
５に示すように、ドライバＩＣのＩＣチップ９６の形状
を横長の長方形として、前述したロー８０，９０をＩＣ
チップ９６の短手方向に並べるようにレイアウトし、ま
た、ＩＣチップ９６の長手方向が図１４のＸ方向となる
ように、ドライバＩＣ９５を液晶表示装置本体１００の
額縁部分に実装させている。

【００２１】したがって、ＩＣチップ９６の短手方向に
形成するローの数を少なくすることにより、液晶表示装
置本体１００の額縁部分のＹ方向を短くすることができ
るが、例えば図１２に示すようなレイアウトでは必然的
に額縁部分のＹ方向の長さが長くなってしまう。さら
に、ＩＣチップを小型化するには１つの回路になるべく
多くの機能を持たせること、ＩＣチップに形成するトラ
ンジスタの数を減らすことが肝要となり、特にトランジ
スタ数の削減は、製造工程の簡略化，歩留まりの向上，
低消費電力化等、液晶表示装置本体の小型化以外の効果
も期待できる。また、図１１に示すレベルシフト部７０
は、その回路構成上、出力インピーダンスが高くなって
しまい、次段の回路に対する駆動能力が低くなってしま
っていた。

【００２２】この発明は、このような事情に鑑みてなさ
れたものであり、ドライブ能力が高く、かつ、より少な
いトランジスタで構成することができるばかりでなく、
液晶表示装置のドライバＩＣのレイアウトにおいてロー
の数を削減することができるラッチ機能付きレベルシフ
タ回路を提供することを目的としている。

【００２３】

【課題を解決するための手段】請求項１記載の発明は、
２値デジタル信号である制御信号が入力され、該制御信
号がハイレベルの時、外部から入力される第１レベルの
デジタル信号を該第１レベルよりも高いレベルである第
２レベルのデジタル信号に変換して出力するレベル変換
手段と、前記制御信号が入力され、該制御信号がハイレ
ベルの時、前記レベル変換手段から出力される第２レベ
ルのデジタル信号の論理を反転して外部へ出力する第１
の論理反転手段と、前記第１の論理反転手段から出力さ
れる第２レベルのデジタル信号を反転する第２の論理反
転手段と、前記制御信号が入力され、該制御信号がロー
レベルの時、前記第２の論理反転手段から出力される第
２レベルのデジタル信号を前記第１の論理反転手段の出
力へ出力する第３の論理反転手段とからなることを特徴
とするラッチ機能付きレベルシフタ回路である。なお、
上述したレベル変換手段、第１の論理反転手段、およ
び、第３の論理変換手段の動作と、制御信号のレベル
（ローレベルまたはハイレベル）との対応は反転させて
も良い。

【００２４】請求項２記載の発明は、前記レベル変換手
段は、前記制御信号が入力されるゲートと接地されたソ
ースを有する第１のＮチャネル電界効果トランジスタ
と、前記第１のＮチャネル電界効果トランジスタのドレ
インと接続されたソースと前記第１レベルのデジタル信
号が入力されるゲートを有する第２のＮチャネル電界効
果トランジスタと、前記第２のＮチャネル電界効果トラ
ンジスタのドレインと接続されたドレインと接地された
ゲートと前記第２レベルのデジタル信号のハイレベルと
同電圧値が印加されたソースとを有するＰチャネル電界
効果トランジスタとからなり、前記第２のＮチャネル電
界効果トランジスタのドレインと前記Ｐチャネル電界効
果トランジスタのドレインとの接続点が前記第１の論理
反転手段の入力に接続され、かつ、前記第１，第２のＮ
チャネル電界効果トランジスタおよびＰチャネルＦＥＴ
がオンになった時の前記接続点における電圧が、 ＶA ＝ＶH｛（ＲN1＋ＲN2）／（ＲP＋ＲN1＋ＲN2）｝＜
Ｖth （但し、ＶA は前記第１，第２のＮチャネル電界効果ト
ランジスタおよびＰチャネルＦＥＴがオンになった時の
前記接続点における電圧，ＶH は第２レベルのデジタル
信号のハイレベルの電圧，ＲN1は第１のＮチャネル電界
効果トランジスタのオン抵抗，ＲN2は第２のＮチャネル
電界効果トランジスタのオン抵抗，ＲP はＰチャネルＦ
ＥＴのオン抵抗，Ｖthは前記第１の論理反転手段の入力
しきい値電圧）なる条件を満たすことを特徴とする請求
項１記載のラッチ機能付きレベルシフタ回路である。

【００２５】請求項３記載の発明は、請求項１記載のラ
ッチ機能付きレベルシフタ回路において、前記レベル変
換手段は、前記制御信号が入力されるゲートと接地され
たソースを有する第１のＮチャネル電界効果トランジス
タと、前記第１のＮチャネル電界効果トランジスタのド
レインと接続されたソースと前記第１レベルのデジタル
信号が入力されるゲートを有する第２のＮチャネル電界
効果トランジスタと、前記第２のＮチャネル電界効果ト
ランジスタのドレインと接続されたドレインと前記制御
信号が入力されたゲートと前記第２レベルのデジタル信
号のハイレベルと同電圧値が印加されたソースとを有す
るＰチャネル電界効果トランジスタとからなり、前記第
２のＮチャネル電界効果トランジスタのドレインと前記
Ｐチャネル電界効果トランジスタのドレインとの接続点
が前記第１の論理反転手段の入力に接続されていること
を特徴とする。

【００２６】請求項４記載の発明は、請求項３記載のラ
ッチ機能付きレベルシフタ回路において、前記第１の論
理反転手段の出力と接続されたゲートと前記第２レベル
のデジタル信号のハイレベルと同電圧値が印加されたソ
ースと前記第１の論理反転手段の入力と接続されたドレ
インとを有するＰチャネル電界効果トランジスタを具備
することを特徴とする。

【００２７】請求項５記載の発明は、請求項２ないし４
のうちいずれか１項記載のラッチ機能付きレベルシフタ
回路において、前記第２のＮチャネル電界効果トランジ
スタの代わりに、複数の前記第１レベルのデジタル信号
が入力され、該複数の第１レベルのデジタル信号の状態
が所定の条件を満たした時にオンとなる論理回路を具備
することを特徴とする。

【００２８】請求項６記載の発明は、請求項５記載のラ
ッチ機能付きレベルシフタ回路において、前記論理回路
は、第３，第４のＮチャネル電界トランジスタからな
り、該第３のＮチャネル電界トランジスタのソースと該
第４のＮチャネル電界トランジスタのドレインが接続さ
れ、該第３，第４のＮチャネル電界トランジスタの各ゲ
ートに入力される２つの第１のレベルのデジタル信号が
共にハイレベルの時オンとなることを特徴とする。

【００２９】請求項７記載の発明によれば、第１レベル
の３ビットのデジタルデータをデコードし、該デコード
結果を第１レベルよりも高いレベルである第２レベルの
デジタル信号に変換して出力すると共に外部から入力さ
れる制御信号によって、該デコード結果を保持するデコ
ーダであって、該デコーダは、請求項２記載のラッチ機
能付きレベルシフタ回路と、第１ないし第４の請求項６
記載のラッチ機能付きレベルシフタ回路と、１つの入力
端と２つの出力端を有し、前記請求項２記載のラッチ機
能付きレベルシフタ回路から出力される第２レベルのデ
ジタル信号に基づいて、前記１つの入力端に入力された
信号を２つの出力端のうちのいずれか１つから出力する
切換手段であって、前記第１ないし第４の請求項６記載
のラッチ機能付きレベルシフタ回路の各々に対応して設
けられる第１ないし第４の切換手段とからなり、前記請
求項２記載のラッチ機能付きレベルシフタ回路の第２の
Ｎチャネル電界トランジスタのゲートには、前記３ビッ
トのデジタルデータの最下位ビットが入力され、前記第
１の請求項６記載のラッチ機能付きレベルシフタ回路の
第３，第４のＮチャネル電界トランジスタの各ゲートに
は前記３ビットのデジタルデータの第２ビットの反転信
号と、最上位ビットの反転信号が入力され、前記第２の
請求項６記載のラッチ機能付きレベルシフタ回路の第
３，第４のＮチャネル電界トランジスタの各ゲートには
前記３ビットのデジタルデータの第２ビットの信号と、
最上位ビットの反転信号が入力され、前記第３の請求項
６記載のラッチ機能付きレベルシフタ回路の第３，第４
のＮチャネル電界トランジスタの各ゲートには前記３ビ
ットのデジタルデータの第２ビットの反転信号と、最上
位ビットの信号が入力され、前記第４の請求項６記載の
ラッチ機能付きレベルシフタ回路の第３，第４のＮチャ
ネル電界トランジスタの各ゲートには前記３ビットのデ
ジタルデータの第２ビットの信号と、最上位ビットの信
号が入力されていることを特徴とするデコーダである。

【００３０】

【発明の実施の形態】以下、図面を参照して、この発明
の一実施形態について説明する。 〔第１実施形態〕図１に第１実施形態におけるラッチ機
能付きレベルシフタ回路を示す。この図において、１，
２はＮｃｈＦＥＴであり、ＮｃｈＦＥＴ１のゲートに
は、外部から入力される第１レベルの電圧ＶL （例えば
３Ｖ）系のデジタル信号ＤL が入力されている。また、
ＮｃｈＦＥＴ１のソースはＮｃｈＦＥＴ２のドレインに
接続され、ＮｃｈＦＥＴ２のソースは接地されている。
そして、ＮｃｈＦＥＴ２のゲートには、電圧ＶL 系のク
ロック信号φが入力されている。

【００３１】３はＰｃｈＦＥＴであり、そのソースには
電圧ＶH （例えば５Ｖ）が印加されており、ドレインは
ＮｃｈＦＥＴ１のドレインと接続されている。そして、
ＰｃｈＦＥＴ３のゲートは接地されているため、Ｐｃｈ
ＦＥＴ３は常時ＯＮ状態におかれている。ここで、Ｐｃ
ｈＦＥＴ３のドレインとＮｃｈＦＥＴ１のドレインの接
続点Ａの電位ＶA が以下の関係を満たすように、Ｐｃｈ
ＦＥＴ３のＯＮ抵抗ＲP およびＮｃｈＦＥＴ１，２のＯ
Ｎ抵抗ＲN が定められている。 ＶA ＝ＶH ｛ＲN ／（ＲP ＋ＲN ）｝＜Ｖth ここで、Ｖthは次段の回路が入力されたデジタル信号を
「０」として認識することができる入力しきい値電圧で
ある（図２参照）。図２は、このＶA とＶthの関係を説
明するための図であり、説明のために上述の「次段の回
路」ＦＥＴ１１〜１４をインバータ３１におきかえ、Ｐ
ｃｈＦＥＴ３をそのＯＮ抵抗ＲP 、ＮｃｈＦＥＴ１，２
をそのＯＮ抵抗ＲN だけで図示したものである。そし
て、接続点Ａの電位ＶA は、インバータ３１が入力され
たデジタル信号を「０」として認識することができる入
力しきい値電圧Ｖthと上式の関係を満たすようにＲP ，
ＲN が決定される。

【００３２】１０ａ，１０ｂは、それぞれ図１１の回路
６１ａおよび回路６１ｂと同様の構成をとる一種の３ス
テートインバータであり、３ステートインバータ１０ａ
はクロック信号φが「０」（反転クロック信号＊φが
「１」）の時、出力がハイインピーダンス状態となり、
クロック信号φが「１」（反転クロック信号＊φが
「０」）の時、インバータとして機能する。また、３ス
テートインバータ１０ｂはクロック信号φが「１」の
時、ハイインピーダンス状態となり、クロック信号φが
「０」の時、インバータとして機能する。但し、各３ス
テートインバータのＰｃｈＦＥＴ１２およびＮｃｈＦＥ
Ｔ１３のゲートには、「１」を電圧ＶH 、「０」を電圧
０Ｖによって表す電圧ＶH 系のデジタル信号が入力さ
れ、また、各ＰｃｈＦＥＴ１１のソースには電圧ＶH が
印加されており、電圧ＶH 系のデジタル信号を出力す
る。

【００３３】２０は図１１の回路６２と同様の構成をと
るインバータであり、ＰｃｈＦＥＴ２１およびＮｃｈＦ
ＥＴ２２のゲートには３ステートインバータ１０ａから
出力される電圧ＶH 系のデジタル信号が入力されてい
る。そして、ＰｃｈＦＥＴ２１のソースには電圧ＶH が
印加されており、電圧ＶH 系のデジタル信号を出力す
る。また、ＰｃｈＦＥＴ３のドレインとＮｃｈＦＥＴ１
のドレインとの接続点Ａは、３ステートインバータ１０
ａの入力（ＰｃｈＦＥＴ１２およびＮｃｈＦＥＴ１３の
ゲート）と接続され、３ステートインバータ１０ａの出
力（ＰｃｈＦＥＴ１２のドレインとＮｃｈＦＥＴ１３の
ドレインの接続点）は外部と接続されると共に、インバ
ータ２０の入力（ＰｃｈＦＥＴ２１およびＮｃｈＦＥＴ
２２のゲート）に接続されている。

【００３４】さらに、インバータ２０の出力（ＰｃｈＦ
ＥＴ２１のドレインとＮｃｈＦＥＴ２２のドレインの接
続点）は３ステートインバータ１０ｂの入力と接続さ
れ、３ステートインバータ１０ｂの出力は、３ステート
インバータ１０ａの出力、インバータ２０の入力、およ
び、外部と接続されている。すなわち、３ステートイン
バータ１０ｂとインバータ２０は、３ステートインバー
タ１０ａの出力側においてループを形成している。

【００３５】次に上述したラッチ機能付きレベルシフタ
回路の動作について説明する。まず、クロック信号φが
「１」（反転クロック信号＊φが「０」）の場合、Ｎｃ
ｈＦＥＴ２はＯＮとなり、この時、ＮｃｈＦＥＴ１のゲ
ートに「１」（電圧ＶL ）が入力されると、ＮｃｈＦＥ
Ｔ１はＯＮになって３ステートインバータ１０ａには前
述した電圧ＶA が入力される。また、ＮｃｈＦＥＴ１の
ゲートに「０」（接地電位）が入力されると、ＮｃｈＦ
ＥＴ１はＯＦＦになって３ステートインバータ１０ａに
は電圧ＶH （電圧ＶH 系のデジタル信号の「１」）が入
力される。このように、本実施形態のラッチ機能付きレ
ベルシフタ回路に入力された電圧ＶL 系のデジタル信号
は、ＮｃｈＦＥＴ１，２およびＰｃｈＦＥＴ３により、
電圧ＶH 系のデジタル信号に昇圧される。したがって、
ＮｃｈＦＥＴ１，２およびＰｃｈＦＥＴ３は、本実施形
態のラッチ機能付きレベルシフタ回路のレベルシフト部
と言える。

【００３６】そして、３ステートインバータ１０ａは、
クロック信号φが「１」、反転クロック信号＊φが
「０」であるためインバータとして機能し、電圧ＶA が
入力された場合は、インバータ２０および外部へ電圧Ｖ
H （電圧ＶH 系のデジタル信号の「１」）を出力し、電
圧ＶH が入力された場合は接地電位（電圧ＶH 系のデジ
タル信号の「０」）を出力する。また、インバータ２０
は３ステートインバータ１０ａから出力された信号を反
転して３ステートインバータ１０ｂへ出力する。ここ
で、３ステートインバータ１０ｂは、クロック信号φが
「１」、反転クロック信号＊φが「０」であるため、そ
の出力はハイインピーダンス状態になっており、これに
より３ステートインバータ１０ａ，１０ｂから同時に信
号が出力されることはない。

【００３７】この状態からクロック信号φが「０」（反
転クロック信号＊φが「１」）に転じると、ＮｃｈＦＥ
Ｔ２はＯＦＦとなり、ＮｃｈＦＥＴ１のゲートに入力さ
れる電圧ＶL 系のデジタル信号の内容に関わらず、３ス
テートインバータ１０ａには電圧ＶH が入力される。こ
こで、３ステートインバータ１０ａはＰｃｈＦＥＴ１１
およびＮｃｈＦＥＴ１４がそれぞれＯＦＦになっている
ため、その出力はハイインピーダンス状態となり、入力
された電圧ＶH を反転して出力することはない。

【００３８】一方、この時３ステートインバータ１０ｂ
はインバータとして機能し、クロック信号φが「０」
（反転クロック信号＊φが「１」）に転ずる直前に、イ
ンバータ２０から出力されていたデジタル信号を反転し
て外部とインバータ２０へ出力する。これにより、クロ
ック信号φが「０」の時は、３ステートインバータ１０
ｂとインバータ２０によって形成されるループによって
クロック信号φが「０」（反転クロック信号＊φが
「１」）に転ずる直前のデジタル信号の状態が保持され
る。したがって、３ステートインバータ１０ａ，１０ｂ
およびインバータ２０は、本実施形態のラッチ機能付き
レベルシフタ回路のラッチ部と言える。

【００３９】このように、本実施形態におけるラッチ機
能付きレベルシフタ回路においては、クロック信号φが
「１」の時、入力された電圧ＶL 系のデジタル信号ＤL
を電圧ＶH 系のデジタル信号に昇圧して出力すると共
に、クロック信号φが「０」に転じた時は、その直前の
出力信号の状態を保持する。

【００４０】また、本実施形態におけるラッチ機能付き
レベルシフタ回路の電源電圧は、すべて電圧ＶH である
ため、ラッチ部およびレベルシフト部の回路の電源電圧
を１つに統合することができる。そして、本実施形態に
おけるラッチ機能付きレベルシフタ回路の出力インピー
ダンスは図１１に比べて低くなるため、駆動能力が向上
することになり、さらに、本実施形態におけるラッチ機
能付きレベルシフタ回路を構成するトランジスタの数は
１３個であり、図１１の回路に比べ３個のトランジスタ
を削減することができる。

【００４１】〔第２実施形態〕図３に第２実施形態にお
けるラッチ機能付きレベルシフタ回路を示す。この図に
おいて、図１に示すラッチ機能付きレベルシフタ回路の
各部に相当する部分については同一の符号を付し、その
説明を省略する。ここで、３ステートインバータ１０
ａ，１０ｂおよびインバータ２０内部の各構成は図中省
略されているが、図１の各部と同様の構成を有してい
る。すなわち、図３において、例えば３ステートインバ
ータ１０ａには、実際はクロック信号φおよび反転クロ
ック信号＊φが共に入力されているが、３ステートイン
バータ１０ａはクロック信号φが「１」の時インバータ
として機能するので、図中にはクロック信号φのみを記
載している。また、これと同様の理由で、３ステートイ
ンバータ１０ｂには反転クロック信号＊φのみを記載し
ている。ここで、図３に示すラッチ機能付きレベルシフ
タ回路が図１のものと異なる点は、ＰｃｈＦＥＴ３のゲ
ートにもクロック信号φが入力されている点である。

【００４２】以下に本実施形態におけるラッチ機能付き
レベルシフタ回路の動作について説明する。まず、クロ
ック信号φが「０」の時は、ＮｃｈＦＥＴ２がＯＦＦ、
ＰｃｈＦＥＴ３がＯＮになって、３ステートインバータ
１０ａに電圧ＶH が入力される。また、この時図中Ａ点
と３ステートインバータ１０ａ間に存在する浮遊容量Ｃ
に充電が行われる。そして、クロック信号φが「１」に
なると、ＮｃｈＦＥＴ２がＯＮ、ＰｃｈＦＥＴ３がＯＦ
Ｆになる。

【００４３】この時、ＮｃｈＦＥＴ１のゲートに「１」
が入力された場合はＮｃｈＦＥＴ１はＯＮとなり、浮遊
容量Ｃに充電された電荷がＮｃｈＦＥＴ１，２を通して
放電され、３ステートインバータ１０ａには「０」が入
力される。また、ＮｃｈＦＥＴ１のゲートに「０」が入
力されてＮｃｈＦＥＴ１がＯＦＦになった場合は、浮遊
容量Ｃに充電された電荷が３ステートインバータ１０ａ
に印加され、すなわち３ステートインバータ１０ａには
「１」が入力されることになる。

【００４４】以後の動作は第１実施形態と同様、クロッ
ク信号φが「１」の時は、３ステートインバータ１０ａ
に入力された電圧ＶH 系のデジタル信号を反転して外部
とインバータ２０へ出力する。また、クロック信号φが
「０」に転じると、その直前の出力信号の状態を保持す
る。本実施形態のラッチ機能付きレベルシフタ回路によ
れば、ＮｃｈＦＥＴ２とＰｃｈＦＥＴ３がクロック信号
φに従って交互にＯＮ，ＯＦＦするので、第１実施形態
のように、ＮｃｈＦＥＴ１，２が共にＯＮになった場
合、電流がＰｃｈＦＥＴ３、ＮｃｈＦＥＴ１，２を介し
て流れるといったことがなく、これにより、レベルシフ
ト部における消費電流を大幅に低減することができる。
また、本実施形態においても、第１実施形態と同様に、
出力インピーダンスを低くすることができるため、次段
の回路に対する駆動能力が向上する。そして、ラッチ機
能付きレベルシフタ回路の電源電圧は、全てＶH である
ため、ラッチ部およびレベルシフト部の回路の電源電圧
を１つに統合することができ、ローを一系統化するとが
できる。さらに、本実施形態におけるラッチ機能付きレ
ベルシフタ回路を構成するトランジスタの数は１３個で
あり、図１１の回路に比べ、３個のトランジスタを削減
することができる。

【００４５】〔第３実施形態〕図４に第３実施形態にお
けるラッチ機能付きレベルシフタ回路を示す。この図に
おいて、図３に示すラッチ機能付きレベルシフタ回路の
各部に相当する部分については同一の符号を付し、その
説明を省略する。図４において、図３のラッチ機能付き
レベルシフタ回路と異なる点は、ＰｃｈＦＥＴ４が追加
されている点である。このＰｃｈＦＥＴ４のゲートは３
ステートインバータ１０ａ，１０ｂの各出力と接続さ
れ、ドレインは３ステートインバータ１０ａの入力と接
続されている。また、ソースには電圧ＶH が印加されて
いる。

【００４６】ここで、前述した第２実施形態において、
クロック信号φが「１」の時、ＮｃｈＦＥＴ１のゲート
に「０」が入力された場合は、浮遊容量Ｃに充電された
電荷が３ステートインバータ１０ａに印加され、これに
より３ステートインバータ１０ａに「１」が入力される
ことは既に述べたが、その際、何らかの要因で浮遊容量
に充電された電荷が放電されてしまうおそれがある。そ
のような場合、３ステートインバータ１０ａに「１」を
表す正確な電圧（ここでは５Ｖ）を供給し続けることが
できなくなり、正常に動作しない可能性がある。第３実
施形態において追加されたＰｃｈＦＥＴ４は、そのよう
な事態を避けるため、３ステートインバータ１０ａに入
力する電圧ＶH 系デジタル信号の「１」の電圧を補償す
るものである。

【００４７】以下、本実施形態におけるラッチ機能付き
レベルシフタ回路の動作について説明する。まず、クロ
ック信号φが「０」の時、ＮｃｈＦＥＴ２がＯＦＦ、Ｐ
ｃｈＦＥＴ３がＯＮとなって、浮遊容量Ｃが充電され
る。そして、クロック信号φが「１」になり、また、Ｎ
ｃｈＦＥＴ１のゲートに「０」が入力されると、浮遊容
量Ｃに充電された電荷が３ステートインバータ１０ａに
印加され、これにより「１」が入力される。この時、３
ステートインバータ１０ａは、「０」を出力するため、
ＰｃｈＦＥＴ４はＯＮとなって、３ステートインバータ
１０ａに電圧ＶHが入力される。

【００４８】したがって、この時点以降、クロック信号
φが「１」で、ＮｃｈＦＥＴ１のゲートに「０」が入力
されている間は、ＰｃｈＦＥＴ４がＯＮ状態に固定さ
れ、３ステートインバータ１０ａの入力には電圧ＶH 系
デジタル信号の「１」が安定して入力され続ける。ま
た、クロック信号φが「０」の場合は３ステートインバ
ータ１０ｂとインバータ２０からなるループによってク
ロック信号φが「０」になる直前の出力状態を保持す
る。このため、何らかの要因により浮遊容量Ｃの放電経
路が存在したとしても、３ステートインバータ１０ａは
安定して動作することができる。また、本実施形態にお
いても、次段の回路に対する駆動能力が向上する点、ラ
ッチ部およびレベルシフト部の回路の電源電圧を１つに
統合することができ、ローを一系統化することができる
点、トランジスタ数を削減することができる点は、第
１，第２実施形態と同様の効果を有している。

【００４９】〔第４実施形態〕図５に第４実施形態にお
けるラッチ機能付きレベルシフタ回路を示す。この図に
おいて、図４に示すラッチ機能付きレベルシフタ回路の
各部に相当する部分については同一の符号を付し、その
説明を省略する。図５において、図４のラッチ機能付き
レベルシフタ回路と異なる点は、ＮｃｈＦＥＴ１の代わ
りに論理回路５が追加されている点である。この論理回
路５には種々の回路が考えられるが、何れにせよ外部よ
り入力される電圧ＶL 系のデジタル信号ＤL1〜ＤLnの状
態が、論理回路５に付された条件を満たす場合のみ、論
理回路５はＯＮとなる。

【００５０】以下、図６ないし図８に上述した論理回路
５の具体的な実施形態を示す。図６は上述した論理回路
５として、入力される電圧ＶL 系のデジタル信号ＤL1〜
ＤLnがすべて「１」の時ＯＮとなるように、ＮｃｈＦＥ
Ｔ６−1 〜６−n の互いのドレインとソースを接続した
回路６を用いた形態であり、論理回路６は一種のＡＮＤ
ゲート的な動作をする。

【００５１】すなわち、クロック信号φが「１」の時、
ＮｃｈＦＥＴ６−1 〜６−n のゲートにすべて「１」が
入力された場合、３ステートインバータ１０ａに「０」
が入力され、出力デジタル信号ＤH は「１」となる。ま
た、この時ＮｃｈＦＥＴ６−1 〜６−n のゲートのう
ち、いずれか１つでも「０」が入力された場合は、３ス
テートインバータ１０ａには「１」が入力され、出力さ
れるデジタル信号ＤH は「０」となる。さらに、この時
ＰｃｈＦＥＴ４のゲートには「０」が入力されるので、
３ステートインバータ１０ａの入力に電圧ＶH が印加さ
れ、電圧ＶH 系デジタル信号の「１」を補償している。

【００５２】なお、図６に示したラッチ機能付きレベル
シフタ回路は、図７に示すように、第２実施形態のラッ
チ機能付きレベルシフタ回路（ＰｃｈＦＥＴ４を具備し
ないもの）にも適用可能であることは言うまでもない。

【００５３】次に前述した論理回路５の他の具体的な実
施形態を図８に示す。この図において、７は４つのＮｃ
ｈＦＥＴ７−1 〜７−4 により構成され、エクスクルー
シブＯＲ的な動作をする論理回路である。この論理回路
７において、ＮｃｈＦＥＴ７−1 のソースとＮｃｈＦＥ
Ｔ７−2 のドレイン、および、ＮｃｈＦＥＴ７−3 のソ
ースとＮｃｈＦＥＴ７−4 のドレインは、それぞれ互い
に接続されている。また、ＮｃｈＦＥＴ７−1 とＮｃｈ
ＦＥＴ７−3 のドレイン同士は接続され、ＰｃｈＦＥＴ
３のドレインと３ステートインバータ１０ａの入力に接
続されている。さらに、ＮｃｈＦＥＴ７−2 とＮｃｈＦ
ＥＴ７−4 のソース同士は接続され、ＮｃｈＦＥＴ２の
ドレインに接続されている。

【００５４】そして、ＮｃｈＦＥＴ７−1 とＮｃｈＦＥ
Ｔ７−3 のゲートには、電圧ＶL 系のデジタル信号ＤLa
と、その反転信号＊ＤLaが各々入力され、また、Ｎｃｈ
ＦＥＴ７−2 とＮｃｈＦＥＴ７−4 のゲートには、電圧
ＶL 系のデジタル信号ＤLbと、その反転信号＊ＤLbが各
々入力されている。このような論理回路７において、ク
ロック信号φが「１」の時、例えばデジタル信号ＤLaが
「０」（＊ＤLaは「１」）、デジタル信号ＤLbが「１」
（＊ＤLbは「０」）だったとすると、ＮｃｈＦＥＴ７−
3 ，７−4 は共にＯＦＦとなるが、ＮｃｈＦＥＴ７−1
，７−2 が共にＯＮとなる。このため、３ステートイ
ンバータ１０ａには「０」が入力され、外部に出力され
る電圧ＶH 系のデジタル信号ＤH は「１」となる。

【００５５】この状態からクロック信号φが「０」に転
じると、３ステートインバータ１０ａはハイインピーダ
ンス状態となり、また、３ステートインバータ１０ｂは
可動状態となるので、インバータ２０および３ステート
インバータ１０ｂにより形成されるループによって外部
に出力されるデジタル信号ＤH は「１」のまま保持され
る。また、デジタル信号ＤLaが「１」（＊ＤLaは
「０」）、デジタル信号ＤLbが「０」（＊ＤLbは
「１」）だった場合にも、ＮｃｈＦＥＴ７−3 ，７−4
が共にＯＮ、ＮｃｈＦＥＴ７−1 ，７−2 が共にＯＦＦ
となって、上述した動作と同様の動作が行われる。

【００５６】一方、クロック信号φが「１」の時、例え
ばデジタル信号ＤLaおよびＤLbが共に「０」（＊ＤLa，
＊ＤLbは共に「１」）だったとすると、ＮｃｈＦＥＴ７
−1はＯＮ、ＮｃｈＦＥＴ７−2 はＯＦＦとなり、ま
た、ＮｃｈＦＥＴ７−3 はＯＦＦ、ＮｃｈＦＥＴ７−4
はＯＮとなって、３ステートインバータ１０ａには浮遊
容量Ｃに充電された電荷が印加され、すなわち、「１」
が入力される。これにより、外部に出力される電圧ＶH
系のデジタル信号ＤH は「０」となる。また、この状態
からクロック信号φが「０」に転じると、３ステートイ
ンバータ１０ａは、ハイインピーダンス状態となり、イ
ンバータ２０および３ステートインバータ１０ｂにより
形成されるループによって、外部に出力されるデジタル
信号ＤH は「０」のまま保持される。

【００５７】そして、デジタル信号ＤLaおよびＤLbが共
に「１」（＊ＤLa，＊ＤLbは共に「０」）の時にクロッ
ク信号φが「１」（すなわち、反転クロック信号＊φは
「０」）になった時にも上述した動作と同様の動作が行
われる。以上をまとめると、電圧ＶL 系のデジタル信号
ＤLa，ＤLbが共に「０」または「１」の時、外部へ出力
される電圧ＶH 系のデジタル信号ＤH は「０」となり、
デジタル信号ＤLaが「０」、ＤLbが「１」、もしくは、
デジタル信号ＤLaが「１」、ＤLbが「０」の時、デジタ
ル信号ＤH は「１」となる。このように、図８のラッチ
機能付きレベルシフタ回路においては、論理回路７によ
って、入力される電圧ＶL 系のデジタル信号ＤLa，ＤLb
のエクスクルーシブオアがとられ、その結果は昇圧さ
れ、また、クロック信号φに従って保持される。

【００５８】なお、図８のラッチ機能付きレベルシフタ
回路にも、クロック信号φが「１」、かつ、論理回路７
がＯＦＦの状態になった時、３ステートインバータ１０
ａに入力する電圧ＶL 系のデジタル信号の「１」の状態
を補償する目的で、図６と同様にＰｃｈＦＥＴ４を追加
してもよい。

【００５９】このように、本実施形態におけるラッチ機
能付きレベルシフタ回路によれば、簡単な回路の追加に
より、図４に示すラッチ機能付きレベルシフタ回路に、
さらに機能を追加することができるので、より少ないト
ランジスタにより、多機能なレベルシフタ回路を構成す
ることができ、よって、液晶表示装置のドライバＩＣの
チップをより小型化することができる。

【００６０】〔第５実施形態〕図９に本実施形態の回路
を示す。本実施形態では、上述したラッチ機能付きレベ
ルシフタ回路を用い、３入力−８出力のデコーダ回路を
構成した場合について説明する。図９において、４０は
第１実施形態で述べた図１のラッチ機能付きレベルシフ
タ回路と同一回路であり、ＮｃｈＦＥＴ１のゲートには
電圧ＶL 系の３ビットのデジタルデータの第１ビット
（最下位ビット）Ｄ0 が入力されている。また、Ｎｃｈ
ＦＥＴ２のゲートにはクロック信号φが入力されてい
る。

【００６１】４１ａ〜４１ｄはラッチ機能付きレベルシ
フタ回路４０とほぼ同様のラッチ機能付きレベルシフタ
回路であるが、ＮｃｈＦＥＴ１とＮｃｈＦＥＴ２の間
に、ＮｃｈＦＥＴ８が追加されている点が異なってい
る。すなわち、ＮｃｈＦＥＴ８のドレインはＮｃｈＦＥ
Ｔ１のソースに接続され、ＮｃｈＦＥＴ８のソースはＮ
ｃｈＦＥＴ２のドレインに接続されている。ここで、図
９において、ラッチ機能付きレベルシフタ回路４１ａの
み、その内部構成を図示しているが、ラッチ機能付きレ
ベルシフタ回路４１ｂ〜４１ｄについても同様の構成を
有している。

【００６２】ラッチ機能付きレベルシフタ回路４１ａの
ＮｃｈＦＥＴ１のゲートは、インバータ９ｂによって反
転された第２ビットＤL1の反転信号＊ＤL1が出力されて
いる信号ライン３２と接続され、ＮｃｈＦＥＴ８のゲー
トは、インバータ９ａにより反転された第３ビット（最
上位ビット）ＤL2の反転信号＊ＤL2が出力されている信
号ライン３０と接続されている。ラッチ機能付きレベル
シフタ回路４１ｂのＮｃｈＦＥＴ１のゲートは、第２ビ
ットＤL1が出力されている信号ライン３３と接続され、
ＮｃｈＦＥＴ８のゲートは、信号ライン３０と接続され
ている。

【００６３】ラッチ機能付きレベルシフタ回路４１ｃの
ＮｃｈＦＥＴ１のゲートは、信号ライン３３と接続さ
れ、ＮｃｈＦＥＴ８のゲートは、第３ビットＤL2が出力
されている信号ライン３１と接続されている。ラッチ機
能付きレベルシフタ回路４１ｄのＮｃｈＦＥＴ１のゲー
トは、信号ライン３２と接続され、ＮｃｈＦＥＴ８のゲ
ートは、信号ライン３０と接続されている。さらに、ラ
ッチ機能付きレベルシフタ回路４１ａ〜４１ｄの各Ｎｃ
ｈＦＥＴ２のゲートには、クロック信号φがそれぞれ入
力されている。

【００６４】４２ａ〜４２ｄは切換回路であり、各々同
一の構成を有しているため切換回路４２ａのみ、その構
成を図示する。２５ａおよび２６ａはそれぞれＮｃｈＦ
ＥＴとＰｃｈＦＥＴであり、ＮｃｈＦＥＴ２５ａのドレ
インとＰｃｈＦＥＴ２６ａのソースは互いに接続され、
ラッチ機能付きレベルシフタ回路４１ａの３ステートイ
ンバータ１０ａと接続されている。また、ＮｃｈＦＥＴ
２５ａのソースとＰｃｈＦＥＴ２６ａのドレインも互い
に接続され、その接続点ａ１からはデコード信号ＳH1が
出力される。

【００６５】そして、ＮｃｈＦＥＴ２５ａのゲートは、
ラッチ機能付きレベルシフタ回路４０のインバータ２０
の出力と接続され、ＰｃｈＦＥＴ２６ａのゲートはその
入力がラッチ機能付きレベルシフタ回路４０のインバー
タ２０の出力と接続されたインバータ２７ａの出力と接
続されている。２８ａはＮｃｈＦＥＴであり、そのドレ
インはＮｃｈＦＥＴ２５ａのソースとＰｃｈＦＥＴ２６
ａのドレインの接続点に接続されている。また、ソース
は接地され、ゲートはラッチ機能付きレベルシフタ回路
４０の３ステートインバータ１０ａの出力と接続されて
いる。

【００６６】また、ＮｃｈＦＥＴ２５ｂ、ＰｃｈＦＥＴ
２６ｂ、インバータ２７ｂ、ＮｃｈＦＥＴ２８ｂも、上
述したＮｃｈＦＥＴ２５ａ、ＰｃｈＦＥＴ２６ａ、イン
バータ２７ａ、ＮｃｈＦＥＴ２８ａと同様の接続関係を
有しているいるが、以下の点が異なっている。すなわ
ち、ＮｃｈＦＥＴ２５ｂのゲートとインバータ２７ｂの
入力は、それぞれラッチ機能付きレベルシフタ回路４０
の３ステートインバータ１０ａの出力と接続され、Ｎｃ
ｈＦＥＴ２８ｂのゲートはラッチ機能付きレベルシフタ
回路４０のインバータ２０の出力と接続されている。ま
た、ＮｃｈＦＥＴ２５ｂのソースとＰｃｈＦＥＴ２６ｂ
のドレインの接続点ｂ１からは、デコード信号ＳH2が出
力される。

【００６７】さらに図示を略した切換回路４２ｂ〜４２
ｄと、ラッチ機能付きレベルシフタ回路４０、および、
各々対応するラッチ機能付きレベルシフタ回路４１ｂ〜
４１ｄとの接続関係は、上述した切換回路４２ａと、ラ
ッチ機能付きレベルシフタ回路４０および４１ａとの接
続関係と同様の接続関係を有している。ここで、切換回
路４２ａの中の接続点ａ１，ｂ１に対応する切換回路４
２ｂ〜４２ｄの中の接続点をそれぞれ、ａ２〜ａ４，ｂ
２〜ｂ４とすると、接続点ａ２〜ａ４，ｂ２〜ｂ４と、
その各接続点から出力されるデコード信号の関係は表１
のようになる。

【表１】

【００６８】次に、上述した３入力−８出力のデコーダ
回路の動作について説明する。まず、電圧ＶL 系の３ビ
ットのデジタルデータが「０００」であった場合の動作
について説明する。クロック信号φが「１」（すなわ
ち、反転クロック信号＊φが「０」）の時、まず、ラッ
チ機能付きレベルシフタ回路４１ａのＮｃｈＦＥＴ１，
８のゲートには共に「１」が入力されるので、ＮｃｈＦ
ＥＴ１，８は各々ＯＮとなる。また、クロック信号φが
「１」であるためＮｃｈＦＥＴ２もＯＮとなり、３ステ
ートインバータ１０ａには「０」が入力される。

【００６９】そして、ラッチ機能付きレベルシフタ回路
４１ａの３ステートインバータ１０ａは、電圧ＶH 系の
デジタル信号の「１」（電圧ＶH ）を切換回路４２ａの
ＮｃｈＦＥＴ２５ａのドレインとＰｃｈＦＥＴ２６ａの
ソース、および、ＮｃｈＦＥＴ２５ｂのドレインとＰｃ
ｈＦＥＴ２６ｂのソースにそれぞれ出力する。この時、
ラッチ機能付きレベルシフタ回路４０では、ＮｃｈＦＥ
Ｔ１に「０」が入力されているためＮｃｈＦＥＴ１はＯ
ＦＦとなり、３ステートインバータ１０ａには電圧ＶH
系のデジタル信号の「１」が入力される。したがって、
ラッチ機能付きレベルシフタ回路４０の３ステートイン
バータ１０ａは電圧ＶH 系のデジタル信号の「０」を出
力し、また、インバータ２０は電圧ＶH 系のデジタル信
号の「１」を出力する。

【００７０】これにより、切換回路４２ａ〜４２ｄのす
べてのＮｃｈＦＥＴ２５ａとＰｃｈＦＥＴ２６ａは共に
ＯＮとなり、また、ＮｃｈＦＥＴ２８ａはＯＦＦにな
る。一方、切換回路４２ａ〜４２ｄのすべてのＮｃｈＦ
ＥＴ２５ｂとＰｃｈＦＥＴ２６ｂは共にＯＦＦとなり、
ＮｃｈＦＥＴ２８ｂはＯＮになる。このため、ラッチ機
能付きレベルシフタ回路４１ａの３ステートインバータ
１０ａから出力された電圧ＶH 系のデジタル信号の
「１」は、切換回路４２ａのＮｃｈＦＥＴ２５ａとＰｃ
ｈＦＥＴ２６ａを通過して外部へ出力される。したがっ
て、デコード信号ＳH1は電圧ＶH 系のデジタル信号の
「１」となる。また、デコード信号ＳH2はＮｃｈＦＥＴ
２８ｂがＯＮになっているため、「０」となる。

【００７１】また、他のラッチ機能付きレベルシフタ回
路４１ｂ〜４１ｄにおいては、ＮｃｈＦＥＴ１または８
のいずれか一方、もしくは両方がＯＦＦになっているた
め、各々の３ステートインバータ１０ａには「１」が入
力されており、これにより各々対応する切換回路４２ｂ
〜４２ｄには「０」が出力される。したがって、デコー
ド信号ＳH3〜ＳH8は全て「０」となる。

【００７２】この状態からクロック信号φが「０」にな
ると、ラッチ機能付きレベルシフタ回路４０，４１ａ〜
４１ｄの各３ステートインバータ１０ｂおよびインバー
タ２０によって形成されるループによって各々のラッチ
機能付きレベルシフタ回路の出力状態が保持され、これ
により、デコード信号ＳH1〜ＳH8もその状態が保持され
る。

【００７３】次に、電圧ＶL 系の３ビットのデジタルデ
ータが「００１」であった場合の動作について説明す
る。クロック信号φが「１」（すなわち、反転クロック
信号＊φが「０」）の時、まず、ラッチ機能付きレベル
シフタ回路４１ａのＮｃｈＦＥＴ１，８のゲートには共
に「１」が入力されるので、ＮｃｈＦＥＴ１，８は各々
ＯＮとなる。また、クロック信号φが「１」であるため
ＮｃｈＦＥＴ２もＯＮとなり、３ステートインバータ１
０ａには「０」が入力される。

【００７４】そして、ラッチ機能付きレベルシフタ回路
４１ａの３ステートインバータ１０ａは、電圧ＶH 系の
デジタル信号の「１」（電圧ＶH ）を切換回路４２ａの
ＮｃｈＦＥＴ２５ａのドレインとＰｃｈＦＥＴ２６ａの
ソース、および、ＮｃｈＦＥＴ２５ｂのドレインとＰｃ
ｈＦＥＴ２６ｂのソースにそれぞれ出力する。この時、
ラッチ機能付きレベルシフタ回路４０では、ＮｃｈＦＥ
Ｔ１に「１」が入力されているためＮｃｈＦＥＴ１はＯ
Ｎとなり、３ステートインバータ１０ａには「０」が入
力される。したがって、ラッチ機能付きレベルシフタ回
路４０の３ステートインバータ１０ａは電圧ＶH 系のデ
ジタル信号の「１」を出力し、また、インバータ２０は
電圧ＶH 系のデジタル信号の「０」を出力する。

【００７５】これにより、切換回路４２ａ〜４２ｄのす
べてのＮｃｈＦＥＴ２５ａとＰｃｈＦＥＴ２６ａは共に
ＯＦＦとなり、また、ＮｃｈＦＥＴ２８ａはＯＮにな
る。一方、すべてのＮｃｈＦＥＴ２５ｂとＰｃｈＦＥＴ
２６ｂは共にＯＮとなり、ＮｃｈＦＥＴ２８ｂはＯＦＦ
になる。このため、ラッチ機能付きレベルシフタ回路４
１ａの３ステートインバータ１０ａから出力された電圧
ＶH 系のデジタル信号の「１」は、切換回路４２ａのＮ
ｃｈＦＥＴ２５ｂとＰｃｈＦＥＴ２６ｂを通過して外部
へ出力される。したがって、デコード信号ＳH2が電圧Ｖ
H 系のデジタル信号の「１」となる。また、デコード信
号ＳH1はＮｃｈＦＥＴ２８ａがＯＮになっているため、
「０」となる。

【００７６】この状態からクロック信号φが「０」にな
ると、ラッチ機能付きレベルシフタ回路４０，４１ａ〜
４１ｄの各３ステートインバータ１０ｂおよびインバー
タ２０によって形成されるループによって各々のラッチ
機能付きレベルシフタ回路の出力状態が保持され、これ
により、デコード信号ＳH1〜ＳH8もその状態が保持され
る。

【００７７】以下、クロック信号φが「１」の時、３ビ
ットのデジタルデータのうち、上位２ビットＤL2，ＤL1
が各々「０」，「１」であれば、ラッチ機能付きレベル
シフタ回路４１ｂから、また、「１」，「０」であれ
ば、ラッチ機能付きレベルシフタ回路４１ｃから、さら
に、「１」，「１」であれば、ラッチ機能付きレベルシ
フタ回路４１ｄから「１」が出力される。また、それぞ
れの場合において、最下位ビットＤL0に従って各々対応
するラッチ機能付きレベルシフタ回路から入力される信
号を、各切換回路の接続点ａ１〜ａ４、もしくは、接続
点ｂ１〜ｂ４から出力する。

【００７８】以上の動作を真理値表にまとめたものを表
２に示す。すなわち、表２はクロック信号φが「１」で
ある場合に、３ビットのデジタルデータＤL2，ＤL1，Ｄ
L0の信号に対して、デコード信号ＳH1〜ＳH8の値がどの
ようになるかを示したものである。

【表２】 この表からもわかるように、本実施形態のデコーダ回路
によれば、入力された電圧ＶL 系の３ビットのデジタル
データを、電圧ＶH 系のデジタル信号に昇圧してデコー
ドすることができ、さらにクロック信号φに従ってその
出力状態を保持する。

【００７９】

【発明の効果】以上説明したように、本発明のラッチ機
能付きレベルシフタ回路によれば、レベルシフト部とラ
ッチ部は共に１種類の電圧で駆動するため、液晶表示装
置のドライバのＩＣ化に際して、ローを一系統化するこ
とができ、かつ、従来の同等機能を有する回路よりもＦ
ＥＴの数を少なく構成することができるので、ＩＣチッ
プのサイズを大幅に小型化することが可能となる。ま
た、出力インピーダンスを低くすることができるため、
従来の回路と比べて次段の回路に対する駆動能力が向上
する。さらに、構成するトランジスタ数の減少により、
消費電力を低下させることができるばかりでなく、製造
工程の簡略化可能となり、歩留まりを向上させることが
できる。

【図面の簡単な説明】

【図１】 この発明の第１実施形態によるラッチ機能付
きレベルシフタ回路の構成を示す電気接続図である。

【図２】 同ラッチ機能付きレベルシフタ回路における
レベルシフト部の各ＦＥＴがＯＮになった時の等価回路
を示す回路図である。

【図３】 この発明の第２実施形態によるラッチ機能付
きレベルシフタ回路の構成を示すブロック図である。

【図４】 この発明の第３実施形態によるラッチ機能付
きレベルシフタ回路の構成を示すブロック図である。

【図５】 この発明の第４実施形態によるラッチ機能付
きレベルシフタ回路の構成を示すブロック図である。

【図６】 同ラッチ機能付きレベルシフタ回路の論理回
路部分の一具体例を示すブロック図である。

【図７】 同ラッチ機能付きレベルシフタ回路の他の形
態を示すブロック図である。

【図８】 同ラッチ機能付きレベルシフタ回路の論理回
路部分の他の具体例を示すブロック図である。

【図９】 この発明の第５実施形態による３入力−８出
力のデコーダ回路の構成を示すブロック図である。

【図１０】 ＴＦＴ駆動方式の原理を説明するための説
明図である。

【図１１】 従来のドライバＩＣ内におけるデータラッ
チ部とレベルシフタ部の回路構成を示す電気接続図であ
る。

【図１２】 同ドライバＩＣのレイアウトにおけるロー
の概念を説明するための説明図である。

【図１３】 同レイアウトにおけるローの詳細な一レイ
アウト例を説明するための説明図である。

【図１４】 液晶パネルの額縁部分を説明するための説
明図である。

【図１５】 ＩＣチップ内におけるローのレイアウトを
説明するための説明図である。

【符号の説明】

１，２……ＮｃｈＦＥＴ、３，４……ＰｃｈＦＥＴ、５
……論理回路、６−1 ，６−2 ，…，６−n ……Ｎｃｈ
ＦＥＴ、７−1 ，７−2 ，７−3 ，７−4 ……ＮｃｈＦ
ＥＴ、９ａ，９ｂ，２７ａ，２７ｂ……インバータ、２
５ａ，２５ｂ，２８ａ，２８ｂ……ＮｃｈＦＥＴ、２６
ａ，２６ｂ……ＰｃｈＦＥＴ、１０ａ，１０ｂ……３ス
テートインバータ、２０……インバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0185 Ｈ０３Ｋ 19/00 １０１Ｄ (72)発明者 田口 隆 神奈川県川崎市幸区堀川町580番の15 株 式会社東芝半導体システム技術センター内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ２値デジタル信号である制御信号が入力
   され、該制御信号がハイレベルの時、外部から入力され
   る第１レベルのデジタル信号を該第１レベルよりも高い
   レベルである第２レベルのデジタル信号に変換して出力
   するレベル変換手段と、 前記制御信号が入力され、該制御信号がハイレベルの
   時、前記レベル変換手段から出力される第２レベルのデ
   ジタル信号の論理を反転して外部へ出力する第１の論理
   反転手段と、 前記第１の論理反転手段から出力される第２レベルのデ
   ジタル信号を反転する第２の論理反転手段と、 前記制御信号が入力され、該制御信号がローレベルの
   時、前記第２の論理反転手段から出力される第２レベル
   のデジタル信号を前記第１の論理反転手段の出力へ出力
   する第３の論理反転手段とからなることを特徴とするラ
   ッチ機能付きレベルシフタ回路。
2. 【請求項２】 前記レベル変換手段は、 前記制御信号が入力されるゲートと接地されたソースを
   有する第１のＮチャネル電界効果トランジスタと、 前記第１のＮチャネル電界効果トランジスタのドレイン
   と接続されたソースと前記第１レベルのデジタル信号が
   入力されるゲートを有する第２のＮチャネル電界効果ト
   ランジスタと、 前記第２のＮチャネル電界効果トランジスタのドレイン
   と接続されたドレインと接地されたゲートと前記第２レ
   ベルのデジタル信号のハイレベルと同電圧値が印加され
   たソースとを有するＰチャネル電界効果トランジスタと からなり、前記第２のＮチャネル電界効果トランジスタ
   のドレインと前記Ｐチャネル電界効果トランジスタのド
   レインとの接続点が前記第１の論理反転手段の入力に接
   続され、かつ、前記第１，第２のＮチャネル電界効果ト
   ランジスタおよびＰチャネルＦＥＴがオンになった時の
   前記接続点における電圧が、 ＶA ＝ＶH｛（ＲN1＋ＲN2）／（ＲP＋ＲN1＋ＲN2）｝＜
   Ｖth （但し、ＶA は前記第１，第２のＮチャネル電界効果ト
   ランジスタおよびＰチャネルＦＥＴがオンになった時の
   前記接続点における電圧，ＶH は第２レベルのデジタル
   信号のハイレベルの電圧，ＲN1は第１のＮチャネル電界
   効果トランジスタのオン抵抗，ＲN2は第２のＮチャネル
   電界効果トランジスタのオン抵抗，ＲP はＰチャネルＦ
   ＥＴのオン抵抗，Ｖthは前記第１の論理反転手段の入力
   しきい値電圧）なる条件を満たすことを特徴とする請求
   項１記載のラッチ機能付きレベルシフタ回路。
3. 【請求項３】 前記レベル変換手段は、 前記制御信号が入力されるゲートと接地されたソースを
   有する第１のＮチャネル電界効果トランジスタと、 前記第１のＮチャネル電界効果トランジスタのドレイン
   と接続されたソースと前記第１レベルのデジタル信号が
   入力されるゲートを有する第２のＮチャネル電界効果ト
   ランジスタと、 前記第２のＮチャネル電界効果トランジスタのドレイン
   と接続されたドレインと前記制御信号が入力されたゲー
   トと前記第２レベルのデジタル信号のハイレベルと同電
   圧値が印加されたソースとを有するＰチャネル電界効果
   トランジスタとからなり、前記第２のＮチャネル電界効
   果トランジスタのドレインと前記Ｐチャネル電界効果ト
   ランジスタのドレインとの接続点が前記第１の論理反転
   手段の入力に接続されていることを特徴とする請求項１
   記載のラッチ機能付きレベルシフタ回路。
4. 【請求項４】 前記第１の論理反転手段の出力と接続さ
   れたゲートと前記第２レベルのデジタル信号のハイレベ
   ルと同電圧値が印加されたソースと前記第１の論理反転
   手段の入力と接続されたドレインとを有するＰチャネル
   電界効果トランジスタを具備することを特徴とする請求
   項３記載のラッチ機能付きレベルシフタ回路。
5. 【請求項５】 前記第２のＮチャネル電界効果トラン
   ジスタの代わりに、複数の前記第１レベルのデジタル信
   号が入力され、該複数の第１レベルのデジタル信号の状
   態が所定の条件を満たした時にオンとなる論理回路を具
   備することを特徴とする請求項２ないし４のうちいずれ
   か１項記載のラッチ機能付きレベルシフタ回路。
6. 【請求項６】 前記論理回路は、第３，第４のＮチャ
   ネル電界トランジスタからなり、該第３のＮチャネル電
   界トランジスタのソースと該第４のＮチャネル電界トラ
   ンジスタのドレインが接続され、該第３，第４のＮチャ
   ネル電界トランジスタの各ゲートに入力される２つの第
   １のレベルのデジタル信号が共にハイレベルの時オンと
   なることを特徴とする請求項５記載のラッチ機能付きレ
   ベルシフタ回路。
7. 【請求項７】 第１レベルの３ビットのデジタルデー
   タをデコードし、該デコード結果を第１レベルよりも高
   いレベルである第２レベルのデジタル信号に変換して出
   力すると共に外部から入力される制御信号によって、該
   デコード結果を保持するデコーダであって、該デコーダ
   は、 請求項２記載のラッチ機能付きレベルシフタ回路と、 第１ないし第４の請求項６記載のラッチ機能付きレベル
   シフタ回路と、 １つの入力端と２つの出力端を有し、前記請求項２記載
   のラッチ機能付きレベルシフタ回路から出力される第２
   レベルのデジタル信号に基づいて、前記１つの入力端に
   入力された信号を２つの出力端のうちのいずれか１つか
   ら出力する切換手段であって、前記第１ないし第４の請
   求項６記載のラッチ機能付きレベルシフタ回路の各々に
   対応して設けられる第１ないし第４の切換手段とからな
   り、 前記請求項２記載のラッチ機能付きレベルシフタ回路の
   第２のＮチャネル電界トランジスタのゲートには、前記
   ３ビットのデジタルデータの最下位ビットが入力され、 前記第１の請求項６記載のラッチ機能付きレベルシフタ
   回路の第３，第４のＮチャネル電界トランジスタの各ゲ
   ートには前記３ビットのデジタルデータの第２ビットの
   反転信号と、最上位ビットの反転信号が入力され、 前記第２の請求項６記載のラッチ機能付きレベルシフタ
   回路の第３，第４のＮチャネル電界トランジスタの各ゲ
   ートには前記３ビットのデジタルデータの第２ビットの
   信号と、最上位ビットの反転信号が入力され、 前記第３の請求項６記載のラッチ機能付きレベルシフタ
   回路の第３，第４のＮチャネル電界トランジスタの各ゲ
   ートには前記３ビットのデジタルデータの第２ビットの
   反転信号と、最上位ビットの信号が入力され、 前記第４の請求項６記載のラッチ機能付きレベルシフタ
   回路の第３，第４のＮチャネル電界トランジスタの各ゲ
   ートには前記３ビットのデジタルデータの第２ビットの
   信号と、最上位ビットの信号が入力されていることを特
   徴とするデコーダ。