JPH09244596A - ディスプレイ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 上位システム側で発生したリセットによっ
て、意味の無い表示や無表示状態といった異常表示が出
力されることなく、かつＬＣＤの劣化や損傷を防止でき
るようにした液晶ディスプレイ制御装置を提供する。 【解決手段】 上位システム５０から転送された画像デ
ータは記憶手段６１の通常表示用データ記憶領域６１ａ
に記憶される。記憶手段６１のリセット時記憶領域６１
ｂにはリセット時の表示内容に応じたデータが予め格納
されている。アドレス指定手段６２は画像データの読み
出しアドレスとして、非リセット時には通常表示用デー
タ記憶領域６１ａの先頭アドレスを指定し、リセット時
にはリセット時記憶領域６１ｂの先頭アドレスを指定す
る。ＬＣＤ制御手段６３は記憶手段６１の前記指定アド
レスから画像データを読み出してＬＣＤ７０へ転送す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、上位システムから
送出された画像データをディスプレイ上に表示させるデ
ィスプレイ制御装置に係り、特に、上位システムでのリ
セット発生後に、ディスプレイへの無意味な表示の出力
や、同一表示の連続出力が防止されるようにしたディス
プレイ制御装置に関する。

【０００２】

【従来の技術】図１１は、一般的な液晶表示システムの
構成を示したブロック図であり、上位システム５０と液
晶ディスプレイ（ＬＣＤ）７０との間には、上位システ
ム５０から送出された画像データをＬＣＤ７０上に表示
させるための各種制御を行う液晶ディスプレイ制御装置
６０が接続されている。液晶ディスプレイ制御装置６０
はバッファメモリ１０を具備し、上位システム５０から
送出された画像データをバッファメモリ１０へ一旦記憶
し、その後、当該バッファメモリ１０から画像データを
読み出してＬＣＤ７０へ転送する。

【０００３】このような構成では、上位システム５０で
リセットが発生すると、リセット信号が上位システム５
０から液晶ディスプレイ制御装置６０へも送出されて当
該液晶ディスプレイ制御装置６０も同時にリセットされ
る。このとき、液晶ディスプレイ制御装置６０はバッフ
ァメモリ１０からの画像データの読み出し、およびＬＣ
Ｄ７０への転送をリセット直後から再開できるので、Ｌ
ＣＤ７０にはバッファメモリ１０上の画像データが直ち
に表示されることになる。

【０００４】これに対して、上位システム５０ではリセ
ット後に初期設定処理等を実行する必要が生じる場合が
あり、このような場合には画像データの出力を直ちに再
開することができず、リセット後は上位システム５０か
ら液晶ディスプレイ制御装置６０への画像データの出力
が一時的に中断されることもある。このため、バッファ
メモリ１０上の画像データが書き替えられず、ＬＣＤ７
０には同じ画像データが出力され続けることになり、こ
の結果、ユーザに不信感を抱かせてしまうという問題が
あった。

【０００５】さらに、液晶ディスプレイ制御装置６０が
リセットされると、そのバッファメモリ１０の記憶内容
が破壊されることがあるため、リセット直後には破壊さ
れた画像データによる異常表示がＬＣＤ７０に出力され
てユーザに不信感を抱かせてしまうという問題もあっ
た。

【０００６】このような、上位システムでのリセット直
後に発生し得る問題点を解決するために、例えば特開平
５−３４１７２６号公報では、リセット直後にバッファ
メモリ１０をクリアしたり、あるいはバッファメモリ１
０からの画像データの読み出しを一時的に禁止すること
で、リセット直後の異常表示や同一内容の連続表示を防
止するようにした液晶ディスプレイ制御装置が提案され
ている。

【０００７】

【発明が解決しようとする課題】上記した従来技術で
は、リセット直後にバッファメモリ１０の記憶内容がク
リアされたり、あるいはバッファメモリ１０からの画像
データの読み出しが禁止されるため、上位システム５０
でのリセット発生後、しばらくの間はＬＣＤ７０に何も
表示されない無表示状態が続くことになる。このため、
異常表示の場合と同様にユーザに対して不信感を抱かせ
てしまうという問題があった。

【０００８】本発明の第１の目的は、上記した従来技術
の問題点を解決し、上位システム側で発生したリセット
によって、意味の無い表示や無表示状態といった異常表
示が出力されないようにしたディスプレイ制御装置を提
供することにある。また、本発明の第２の目的は、上記
した第１の目的に加えて、ＬＣＤの劣化や損傷を防止で
きるようにしたディスプレイ制御装置を提供することに
ある。

【０００９】

【課題を解決するための手段】上記した問題点を解決す
るために、本発明では、以下のような手段を講じた点に
特徴がある。 (1) 画像データを可視表示する液晶ディスプレイと、上
位システムから転送される画像データの少なくとも１画
面分を記憶する記憶手段と、前記記憶手段に対して読み
出しアドレスを指定するアドレス指定手段と、前記記憶
手段の前記指定アドレスに記憶された画像データを読み
出してディスプレイへ供給する表示制御装置とを設け、
前記アドレス指定手段は、常時は第１のアドレスを指定
し、上位システムから出力されたリセット信号を検出す
ると前記第１のアドレスとは異なる第２のアドレスを指
定するようにした。 (2) 前記記憶手段の前記第２のアドレスで指定される記
憶領域には、リセット時のメッセージデータが記憶され
るようにした。 (3) 上位システムから任意のタイミングで出力される第
２のリセット信号を検出するリセット制御手段をさらに
設け、前記リセット制御手段は、第２のリセット信号を
検出すると前記表示制御装置をリセットすると共に、デ
ィスプレイの駆動電圧をオフにするようにした。

【００１０】上記した構成(1) によれば、上位システム
からリセット信号が出力されると、ディスプレイには、
上位システムから転送された画像データの記憶されてい
る記憶領域（第１のアドレス）とは異なる他の記憶領域
（第２のアドレス）上の画像データが読み出されて表示
される。したがって、例えば無表示用の画像データを前
記他の記憶領域に記憶させておけば、上位システム側で
リセットが発生した際の無意味な表示の出力が防止され
る。

【００１１】上記した構成(2) によれば、上位システム
側でリセットが発生すると、ディスプレイ上にはその旨
のメッセージが表示されるので、ユーザは事態の認識が
可能になる。

【００１２】上記した構成(3) によれば、上位システム
から任意のタイミングで表示制御装置をリセットした際
にはディスプレイの駆動電圧がオフにされてディスプレ
イへの直流電圧の印加が防止されるので、ディスプレイ
の劣化や破損が防止される。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。図１は、本発明の一実施形態である液晶
ディスプレイ制御装置６０ａの機能ブロック図であり、
記憶手段６１には、ＬＣＤ７０の少なくとも１画面分の
画像データが記憶される通常表示用データ記憶領域６１
ａおよびリセット時の表示内容が記憶されるリセット時
表示用データ記憶領域６１ｂが確保されている。アドレ
ス指定手段６２は、上位システム５０から送出されるリ
セット信号の有無に応じて異なった読み出しアドレスを
前記記憶手段６１に対して指定する。ＬＣＤ制御手段６
３は、前記記憶手段６１の前記指定アドレスに記憶され
た画像データを読み出してＬＣＤ７０へ供給する。

【００１４】このような構成において、上位システム５
０から転送された画像データは記憶手段６１の前記通常
表示用データ記憶領域６１ａに記憶される。記憶手段６
１のリセット時記憶領域６１ｂには、リセット時の表示
内容に応じたデータが予め格納されている。アドレス指
定手段６２は、ＬＣＤ制御手段６３による画像データの
読出要求を検出すると、画像データの読み出しアドレス
として、リセット信号が入力されていない非リセット時
には通常表示用データ記憶領域６１ａの先頭アドレスを
指定し、リセット信号が入力されているリセット時には
リセット時記憶領域６１ｂの先頭アドレスを指定する。
ＬＣＤ制御手段６３は、記憶手段６１の前記指定アドレ
スから画像データを読み出してＬＣＤ７０へ転送する。

【００１５】このように、本発明では上位システム５０
でリセットが発生したか否かに応じて、ＬＣＤ７０に出
力する画像データの読み出しアドレスを異ならせ、リセ
ットが発生すると、リセット時の表示内容に応じた画像
データが記憶手段６１から選択的に読み出されるように
した点に特徴がある。

【００１６】次いで、本発明の実施形態を詳細に説明す
る。図２は本発明の第１実施形態である液晶ディスプレ
イ制御装置のブロック図である。バッファメモリ１０は
前記記憶手段６１の機能を備え、その記憶領域には、図
５に示したように“通常スタートアドレス”から始まる
通常表示エリア１０ａ（アドレス００００Ｈ〜０７７Ｆ
Ｈ）と“リセット時スタートアドレス”から始まるリセ
ット時画面格納エリア１０ｂ（アドレス０８００Ｈ〜０
ＦＦＦＨ）とが確保されている。なお、通常表示エリア
１０ａは前記通常表示用データ記憶領域６１ａに相当
し、リセット時画面格納エリア１０ｂはリセット時表示
用データ記憶領域６１ｂに相当する。

【００１７】なお、バッファメモリ１０の記憶容量はＬ
ＣＤ７０の一画面分のデータ量よりも多少大きめに確保
されるため、本実施形態ではバッファメモリ１０の空き
領域をリセット時画面格納エリア１０ｂとして利用し、
この空き領域にリセット時の表示メッセージを予め記憶
させておくようにしている。また、バッファメモリ１０
の空き領域の記憶容量はＬＣＤ７０の一画面分のデ−タ
量に満たないため、この空き領域には、例えばＬＣＤ７
０の上半分の画像データしか記憶することができない。
しかしながら、この空き領域にリセット時用のメッセー
ジを半画面分だけでも記憶させておけば、残りの半画面
分に関してはバッファ１０が空読みされるので、ＬＣＤ
７０上では、図６に示したように、上半分にメッセージ
が表示され、下半分はあたかも無表示用の画像データが
読み出されたようになるのでユーザが違和感を抱くこと
はない。

【００１８】バッファメモリ調停回路２０は、バッファ
メモリ１０に対するアクセスを許可する対象として、シ
ステム５０およびＬＣＤ制御回路４０のいずれか一方を
指定するもので、常時はシステム５０に対してアクセス
を許可し、ＬＣＤ制御回路４０から負論理のアクセス要
求（ＤＴＭＧ）信号が出力されると、アクセス権をシス
テム５０からＬＣＤ制御回路４０へ移す。ＬＣＤ制御回
路４０は、ＤＴＭＧ信号を送出してバッファメモリ１０
に対するアクセス権を取得すると共に、バッファメモリ
１０のアドレス信号（Ａ0 〜Ａ11）およびリード信号
（以下、リード信号、ライト信号等の制御信号を一括し
てバッファ制御信号と表現する）を送出してバッファメ
モリ１０から画像データを受け取る。前記バッファメモ
リ１０のアドレス信号（Ａ0 〜Ａ11）のうち、最上位の
ビットデータＡ11のみはアドレス制御回路３０へ送ら
れ、残りのビットデータＡ0 〜Ａ10はバッファメモリ調
停回路２０へ送られる。

【００１９】アドレス制御回路３０は、ＬＣＤ制御回路
４０からアドレス信号の最上位のビットデータＡ11を受
け取ると、リセット信号が出力中か否かに応じて、バッ
ファメモリ１０から画像データを読み出す際に前記通常
表示エリア１０ａの先頭アドレス００００Ｈ（通常スタ
ートアドレス）またはリセット時画面格納エリア１０ｂ
の先頭アドレス０８００Ｈ（リセット時スタートアドレ
ス）のいずれか一方が選択的に指定されるように、最上
位ビットデータＡ11（例えば“０”）をそのまま（非リ
セット時）、または“１”に変換（リセット時）し、こ
れを最上位ビットデータＡ11´として出力する。

【００２０】図３は、前記アドレス制御回路３０の具体
的な構成の一例を示した図であり、Ｄ−フリップフロッ
プ（ＦＦ）３１、ＳＲラッチ３２、ＮＡＮＤゲート３
３、およびインバータ３４によって構成されている。図
４は、その主要部の信号波形を示した図である。

【００２１】Ｄ−ＦＦ３１のＤ端子には上位システム５
０からシステムリセット信号が入力され、クロック端子
にはサンプリングクロックが入力される。Ｄ−ＦＦ３１
のＱ出力はＳＲラッチ３２のセット端子Ｓに入力され、
そのリセット端子Ｒにはリセット表示解除信号が入力さ
れる。ＳＲラッチ３２の反転Ｑ出力はＮＡＮＤゲート３
３の一方の入力端子に入力され、ＮＡＮＤゲート３３の
他方の入力端子には、ＬＣＤ制御回路４０からアドレス
信号の最上位ビットデータ信号Ａ11がインバータ３４を
介して入力される。ＮＡＮＤゲート３３の出力はバッフ
ァメモリ調停回路２０に最上位ビットデータＡ11´とし
て入力されるので、ＬＣＤ制御回路４０から出力された
アドレス信号Ａ0 〜Ａ11は、アドレス信号Ａ0 〜Ａ10，
Ａ11´としてバッファメモリ調停回路２０へ入力される
ことになる。

【００２２】このような構成において、非リセット時に
は最上位ビットデータＡ11が“０”でＳＲラッチ３２の
反転Ｑ出力が“１”なので、ＮＡＮＤゲート３３から出
力される最上位ビットデータＡ11´は“０”となる。し
たがって、画像データの読み出しはバッファメモリ１０
の００００番地から開始されることになる。一方、時刻
ｔ1 でシステムリセットがかかると、次のサンプリング
クロックの立上がりタイミングｔ2 でＳＲラッチ３２が
セットされ、その反転Ｑ出力が“Ｌ”レベルに遷移す
る。この結果、ＮＡＮＤゲート３３から出力される最上
位ビットデータＡ11´は“１”となり、今度はバッファ
メモリ１０の０８００番地から画像データの読み出しが
開始されることになる。すなわち、画像データの読み出
しが、非リセット時にはバッファメモリ１０の００００
番地から開始され、リセット時には０８００番地から開
始されることになる。

【００２３】図７は、本発明の第２実施形態のブロック
図であり、前記と同一の符号は同一または同等部分を表
している。本実施形態では、アドレス制御回路３０ａを
バッファメモリ調停回路２０とバッファメモリ１０との
間に接続すると共に、上位システム５０から送信された
画像データはリセット時であっても通常表示エリア１０
ａに書き込まれるようにするために、ＬＣＤ制御回路４
０からＤＴＭＧ信号が送出されている間だけアドレス制
御回路３０ａを機能させるようにしている。

【００２４】図８は、前記アドレス制御回路３０ａの具
体的な構成の一例を示した図であり、、前記と同一の符
号は同一または同等部分を表している。図８の構成を前
記図３に関して説明したアドレス制御回路３０の構成と
比較すると、ＳＲラッチ３２の反転Ｑ出力が、ＬＣＤ制
御回路４０から出力されるＤＴＭＧ信号で開閉制御され
るＯＲゲート回路３５を介してＮＡＮＤゲート３３の一
方の入力端子に入力されている点で異なる。

【００２５】このような構成では、ＬＣＤ制御回路４０
が負論理のＤＴＭＧ信号を出力している間だけ、ＯＲゲ
ート回路３５がイネーブル状態となってＳＲラッチ３２
の反転Ｑ出力がＮＡＮＤゲート３３へ入力される。した
がって、リセット信号が出力（“Ｌ”レベル）されてい
る間にＤＴＭＧ信号が出力（“Ｌ”レベル）されれば最
上位ビットＡ11（“０”）が“１”に変換されて出力さ
れるので、前記第１実施形態と同様に機能することにな
る。また、ＬＣＤ制御回路４０からＤＴＭＧ信号が出力
されていなければ最上位ビットＡ11´はＡ11（“０”）
となるので、上位システム５０から送出された画像デー
タは通常表示エリア１０ａに書き込まれることになる。

【００２６】さて、前記した第１、第２実施形態におい
て、上位システム５０がＬＣＤ制御回路４０を直接リセ
ットしようとする場合がある。ＬＣＤ制御回路４０にこ
のようなリセットが行われると、ＬＣＤ駆動電源からＬ
ＣＤ７０に直流電圧が印加されることになり、ＬＣＤ７
０が劣化したり破損したりする恐れが生じる。これを解
決しようとしたのが第３実施形態であり、図９のブロッ
ク図を参照して説明する。図中の前記と同一符号は同一
または同等部分を表している。

【００２７】本実施形態では、上位システム５０が任意
のタイミングでＬＣＤ制御回路４０をリセットできるよ
うにするために、上位システム５０から出力される任意
リセット信号を検出してＬＣＤ制御回路４０をリセット
するリセット制御回路１００を具備した点に特徴があ
る。そして、本実施形態では、ＬＣＤ制御回路４０をリ
セットする際には、ＬＣＤ７０への直流電圧の印加を防
止するためにＬＣＤ駆動電源も同時にオフにするように
している。

【００２８】図１０は、前記リセット制御回路１００の
具体的な構成の一例を示した図であり、ＡＮＤゲート３
６およびＳＲラッチ３７によって構成されている。ＡＮ
Ｄゲート３６の一方の入力端子には、上位システム５０
から出力されるパワーオンリセット信号が入力され、他
方の入力端子には任意リセット信号が入力される。ＡＮ
Ｄゲート３６の出力信号はＬＣＤ制御回路４０のリセッ
ト端子に入力されると共に、ＳＲラッチ３７のセット端
子Ｓに入力される。ＳＲラッチ３７のリセット端子Ｒに
はＬＣＤ電源オン信号が入力され、その反転Ｑ出力はＬ
ＣＤ駆動電源１１０のオン／オフ切換信号となる。した
がって、上位システム５０がＬＣＤ制御回路４０をリセ
ットしたときには、ＬＣＤ駆動電源１１０がオフにな
り、ＬＣＤ７０への直流電圧の印加が防止される。

【００２９】本実施形態によれば、上位システムが任意
のタイミングでＬＣＤ制御回路４０をリセットできるよ
うになると共に、その際、ＬＣＤ駆動電源１１０の出力
電圧がオフになってＬＣＤ７０への直流電圧の印加が防
止されるので、ＬＣＤ７０の劣化や破損が防止されるよ
うになる。

【００３０】

【発明の効果】本発明によれば、以下のような効果が達
成される。 (1) 請求項１の発明によれば、上位システムからリセッ
ト信号が出力されると、液晶ディスプレイには、本来の
画像データが記憶されている記憶領域とは異なる他の記
憶領域に記憶されている画像データが読み出されて表示
される。したがって、例えば無表示用の画像データを前
記他の記憶領域に記憶させておけば、上位システム側で
リセットが発生した際の液晶ディスプレイへの無意味な
表示の出力が防止される。 (2) 請求項２の発明によれば、上位システム側でリセッ
トが発生すると、液晶ディスプレイ上にはその旨のメッ
セージが表示されるので、ユーザは事態の認識が可能に
なる。 (3) 請求項３の発明によれば、前記請求項１の発明の効
果に加えて、上位システムから任意のタイミングで表示
制御装置がリセットされると液晶ディスプレイの駆動電
圧がオフにされて液晶ディスプレイへの直流電圧の印加
が防止されるので、液晶ディスプレイの劣化や破損が防
止される。

【図面の簡単な説明】

【図１】 本発明の機能ブロック図である。

【図２】 本発明の第１実施形態のブロック図である。

【図３】 図２のアドレス制御回路の詳細ブロック図で
ある。

【図４】 図３の主要部の信号波形図である。

【図５】 バッファ１０の記憶内容を模式的に表した図
である。

【図６】 リセット時のＬＣＤ上での表示例を示した図
である。

【図７】 本発明の第２実施形態のブロック図である。

【図８】 図７のアドレス制御回路の詳細ブロック図で
ある。

【図９】 本発明の第３実施形態のブロック図である。

【図１０】 図９のリセット制御回路の詳細ブロック図
である。

【図１１】 従来技術のブロック図である。

【符号の説明】

１０…バッファメモリ，２０…バッファメモリ調停回
路，３０…アドレス制御回路，４０…ＬＣＤ制御回路，
５０…上位システム，６０ａ…液晶ディスプレイ制御装
置，６１…記憶手段，６１ａ…通常表示用データ記憶領
域，６１ｂ…リセット時表示用データ記憶領域，６２…
アドレス指定手段，６３…ＬＣＤ制御手段，７０…ＬＣ
Ｄ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 画像データを可視表示するディスプレイ
   と、 上位システムから転送される画像データの少なくとも１
   画面分を記憶する記憶手段と、 前記記憶手段に対して読み出しアドレスを指定するアド
   レス指定手段と、 前記記憶手段の前記指定アドレスに記憶された画像デー
   タを読み出してディスプレイへ供給する表示制御装置と
   を具備し、 前記アドレス指定手段は、常時は第１のアドレスを指定
   し、上位システムから出力されたリセット信号を検出す
   ると前記第１のアドレスとは異なる第２のアドレスを指
   定することを特徴とするディスプレイ制御装置。
2. 【請求項２】 前記記憶手段の前記第２のアドレスで指
   定される記憶領域には、リセット時のディスプレイに表
   示されるメッセージデータが記憶されたことを特徴とす
   る請求項１に記載のディスプレイ制御装置。
3. 【請求項３】 上位システムから任意のタイミングで出
   力される第２のリセット信号を検出するリセット制御手
   段をさらに具備し、 前記リセット制御手段は、第２のリセット信号を検出す
   ると前記表示制御装置をリセットすると共に、ディスプ
   レイの駆動電圧をオフにすることを特徴とする請求項１
   または２に記載のディスプレイ制御装置。