JPH09245493A

JPH09245493A - 不揮発性半導体記憶装置

Info

Publication number: JPH09245493A
Application number: JP5053096A
Authority: JP
Inventors: Shinichi Fukazawa; 真一深澤; Kazuhiro Matsushita; 一浩松下; Shinya Uekusa; 信也植草; Yasuhiro Nakamura; 靖宏中村
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1996-03-07
Filing date: 1996-03-07
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】隣接するビット線の一方の変化が他方に影響
を与えることを防止できる不揮発性半導体記憶装置を提
供する。【解決手段】選択されたメモリセル（ＱＭ）の状態に
応じて２通りの電流値を採り得る複数本のメモリビット
線（ＢＬ０〜ＢＬ１５）、参照電流値を採り得るリファ
レンスビット線（ＲＥＦ）、及び制御端子が共通接続さ
れたカラムスイッチ（ＱＣＳＷ）、を夫々有する複数個
のメモリブロック（ＭＭ０とＣＳＷ０〜ＭＭ１５とＣＳ
Ｗ１５）を有し、隣接メモリブロック間にはシールド電
源線（２０）を配置し、メモリブロック単位で前記カラ
ムスイッチを選択するようにし、選択された一つのメモ
リブロックのビット線を各センスアンプ（ＳＡ０〜ＳＡ
１５）に割り振るようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ワード線によって
選択されたメモリセルの状態に応じてメモリビット線に
流れる電流の相違に基づいてデータを読み出す不揮発性
半導体記憶装置に関し、例えばマスクＲＯＭに適用して
有効な技術に関する。

【０００２】

【従来の技術】マスクＲＯＭデータの書込み方式、即ち
マスクＲＯＭのプログラム方式には、メモリセルトラン
ジスタの拡散層の有無（メモリトランジスタの有無）で
データの論理値”１”又は”０”を定義する拡散層プロ
グラム方式、チャネル・イオン注入によってメモリセル
トランジスタの閾値電圧を変えてデータをプログラムす
るイオン注入プログラム方式等がある。マスクＲＯＭの
メモリ配置に関してはＮＯＲ型とＮＡＮＤ型等がある。
ＮＯＲ型のＲＯＭは横ＲＯＭと称されることもあり、ワ
ード線とビット線がＸ，Ｙ方向に配置され、夫々の交点
位置にメモリセルがマトリクス状に配置された構成を有
し、アドレス信号で選択されるべきワード線がメモリセ
ルの選択レベルにされ、アドレス信号で非選択とされる
べきワード線がメモリセルの非選択レベルにされること
により、当該ワード線に選択端子が結合されたメモリセ
ルを介してメモリビット線に電流が流れるか否かに応じ
た情報の読み出しが行われる。ＮＡＮＤ型のＲＯＭは縦
ＲＯＭと称されることもあり、複数個のメモリセルの直
列接続回路の一端がメモリビット線に結合され、アドレ
ス信号で選択されるべきワード線はメモリセルの非選択
レベルにされ、アドレス信号で非選択とされるべきワー
ド線はメモリセルの選択レベルにされることにより、直
列接続回路に直流電流経路が形成されるか否かに応じた
情報の読み出しが行われる。

【０００３】前記ＮＡＮＤ型のマスクＲＯＭでは、メモ
リセルトランジスタの直列回路に電流が流れるか否かを
検出しなければならないため、換言すれば、メモリセル
を介してメモリビット線に流れる電流が１０μＡ程度の
非常に小さな電流とされるため、読み出し動作の高速化
を図ることが必要とされる。そこで、メモリビット線の
他にリファレンスビット線を設け、選択されたメモリビ
ット線とリファレンスビット線からの入力を差動増幅回
路で増幅する構成を採用することが出来る。

【０００４】尚、マスクＲＯＭについて記載された文献
の例としては株式会社培風館より昭和６１年２月１０日
に発行された「超高速ＭＯＳデバイス」第３１６頁〜３
１８頁がある。

【０００５】

【発明が解決しようとする課題】本発明者は、マスクＲ
ＯＭにおいて、メモリビット線の選択状態と非選択状態
が切り換えられるとき、隣接ビット線間の容量性結合に
よって、選択されるべきメモリビット線に不所望なノイ
ズが与えられることについて検討した。例えば、前記差
動増幅回路を用いてデータの読み出しを行うＮＡＮＤ型
のマスクＲＯＭにおいて、メモリビット線及びリファレ
ンスビット線はその一端が定電流源トランジスタ（リフ
ァレンス電流源トランジスタ）を介して接地され、１本
のリファレンスビット線に対応して割り当てられたｎ本
のメモリビット線の他端はカラムスイッチを介してセン
スアンプの一方の入力端子に、リファレンスビット線の
他端は前記センスアンプの他方の入力端子に接続され
る。前記センスアンプは、前記入力端子に一定の電流を
供給しようとすると共に、入力端子から流れ出る電流の
変化を電圧信号に変換する電流電圧変換回路を前記双方
の入力端子に対応して備え、双方の電流電圧変換回路の
出力電圧を差動増幅回路で差動増幅する。一端が接地電
位に結合されたメモリセルの直列回路の他端は対応され
るメモリビット線に結合される。メモリセルがワード線
によって選択されたとき、メモリセルの直列回路に含ま
れる全てのメモリセルがオン状態であるときは、前記電
流電圧変換回路から供給される電流はメモリビット線の
定電流源トランジスタと当該メモリセルの直列回路を介
して接地電位に流れようとする。メモリセルがワード線
によって選択されたとき、メモリセルの直列回路に含ま
れる全てのメモリセルがオン状態にされないときは、前
記電流電圧変換回路から供給される電流はメモリビット
線の定電流源トランジスタを介して接地電位に流れるだ
けである。このとき、前記リファレンスビット線には、
前記双方の電流値の中間の電流が流れるようにされる。
そのような電流値の相違に基づいて、差動増幅回路が、
読み出しデータの論理値を判定する。

【０００６】上述のようにデータを読み出す場合、セン
スアンプに導通させるべきメモリビット線はカラムスイ
ッチを介して選択される。カラムスイッチによって非選
択とされているメモリビット線の到達レベルは接地電位
とされる。非選択ビット線が選択状態にされると、選択
されたビット線にはセンスアンプから電流が供給されて
充電される。このように、メモリビット線はカラムスイ
ッチによる選択／非選択状態に従って充放電が行われる
ことになる。このとき、非選択状態から選択状態に転ぜ
られるメモリビット線に隣接する非選択状態のビット線
は、容量性結合によって不所望に充電若しくはレベル上
昇を生ずる。この不所望にレベル上昇された非選択状態
のメモリビット線の電荷が前記定電流源トランジスタを
介して放電されると、今度は逆に、それに隣接する選択
状態のメモリビット線のレベルが不所望にレベル低下し
ようとする。そのレベル低下の状態が、不所望な電流変
化としてセンスアンプに与えられると、差動増幅回路に
おける増幅動作の確定を遅らせ、さらには、データの論
理値判定を誤る虞のあることが本発明者によって見出さ
れた。これは、ＮＡＮＤ型のマスクＲＯＭだけの問題点
ではなく、それと同じ様なデータ読出し形式を採用する
不揮発性半導体記憶装置全般に当てはまる事柄である。

【０００７】本発明の目的は、隣接するビット線の一方
の変化が他方に影響を与えることを防止できる不揮発性
半導体記憶装置を提供することにある。本発明の別の目
的は、選択状態にされるべきメモリビット線の電流若し
くはレベルが正規の状態から乱れることによる読み出し
動作速度の低下、さらには読み出しデータの誤った判定
を、防止することが出来る不揮発性半導体記憶装置を提
供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、マスクＲＯＭ等の不揮発性半導
体記憶装置（４１）は、ワード線（Ｗ１〜Ｗｎ）によっ
て選択されるメモリセル（ＱＭ）の状態に応じて２通り
の電流値を採り得る複数本のメモリビット線（ＢＬ０〜
ＢＬ１５）、前記メモリビット線が採り得る２通りの電
流値の間の参照電流値を採り得るリファレンスビット線
（ＲＥＦ）、及び前記夫々のメモリビット線に設けられ
制御端子が共通接続されたカラムスイッチ（ＱＣＳ
Ｗ）、を夫々有する複数個のメモリブロック（ＭＭ０と
ＣＳＷ０〜ＭＭ１５とＣＳＷ１５）と、隣接する前記メ
モリブロックの境界部分に配置されたシールド電源線
（２０）と、アドレス信号をデコードして前記メモリブ
ロック単位で前記カラムスイッチを選択するためのカラ
ム選択信号を形成するカラムアドレスデコーダ（１１）
と、前記メモリブロックの個々に対応して配置され、一
方の入力端子（Ｎ１）が、対応されるメモリブロックの
リファレンスビット線に接続され、他方の入力端子（Ｎ
２）が、各メモリブロックにおいて夫々排他的に割り当
てられた１本のビット線にカラムスイッチを介して共通
接続されたセンスアンプ（ＳＡ０〜ＳＡ１５）と、を備
えて成る。

【００１１】前記夫々のメモリブロックにおけるメモリ
ビット線とリファレンスビット線との間にシールド電源
線（２１）を設けることができる。

【００１２】前記センスアンプは、前記入力端子（Ｎ
１，Ｎ２）に一定の電流を供給しようとすると共に、入
力端子から流れ出る電流の変化を電圧信号に変換する電
流電圧変換回路（３０，３１）を前記双方の入力端子に
対応して備え、双方の電流電圧変換回路の出力電圧を差
動増幅する差動増幅回路（３２）を有して構成すること
ができる。

【００１３】前記センスアンプの双方の入力端子をイコ
ライズする第１のイコライズトランジスタ（Ｑ１）と、
前記差動増幅回路の一対の差動入力端子をイコライズす
る第２のイコライズトランジスタ（Ｑ２）と、メモリセ
ルを選択するためのアドレス信号の変化を検出し、それ
に基づいて、前記第１及び第２のイコライズトランジス
タをオン状態に制御するタイミングを、カラムスイッチ
による選択状態の切換えタイミングに概ね一致されるタ
イミング信号を生成するタイミング発生回路（１５）と
を備える。

【００１４】上記した手段によれば、隣接するメモリブ
ロックの境界領域にはシールド電源線（２０）が配置さ
れている。シールド電源線の電位は実質的に一定である
から、シールド電源線と隣接するメモリビット線やリフ
ァレンスビット線はシールド電源線との間に存在する不
所望な容量成分を介して電位が不所望に変動されること
はない。

【００１５】各メモリブロックのリファレンスビット線
（ＲＥＦ）とメモリビット線（ＢＬ０）との間にもシー
ルド電源線（２１）が配置されているので、シールド電
源線と隣接するメモリビット線やリファレンスビット線
はシールド電源線との間に存在する不所望な容量成分を
介して電位が不所望に変動されることはない。

【００１６】カラムスイッチ（ＱＣＳＷ）を介するメモ
リビット線（ＢＬ０〜ＢＬ１５）の選択は、メモリブロ
ック単位とされる。したがって、電源シールド線（２
０）で挟まれた複数本のメモリビット線相互間では、隣
接するメモリビット線の間に存在する不所望な容量成分
によって、一方のメモリビット線の充放電によって他方
のメモリビット線にノイズが発生することを防止でき
る。

【００１７】メモリビット線及びリファレンスビット線
に対するイコライズ及びプリチャージ動作の開始タイミ
ングは、前記カラムスイッチによるメモリビット線の選
択タイミングに概ね一致されるタイミングとされる。し
たがって、カラムスイッチによって選択されるメモリビ
ット線とリファレンスビット線には、概ね同じタイミン
グで、センスアンプからプリチャージ電流が供給される
ことになる。しかもプリチャージ開始時におけるメモリ
ビット線とリファレンスビット線との間の電位若しくは
チャージ状態に相違があっても、その相違は、第１のイ
コライズトランジスタによって速やかに平衡化される。
これにより、カラム選択されるべきメモリブロックに夫
々含まれるところの、シール電源線（２０，２１）に挟
まれたメモリビット線（ＢＬ０〜ＢＬ１５）と、同じく
リファレンスビット線（ＲＥＦ）は、ほぼ同じタイミン
グで、電流が供給されることになるので、相互に一方の
充電動作が他方に影響を与えない。また、カラム選択状
態から非選択状態に変化されるメモリマットにおいて
は、リファレンスビット線（ＲＥＦ）に対して充電動作
が行われ、メモリビット線は放電動作が行われることに
なるが、前述の通り、メモリビット線（ＢＬ０）とリフ
ァレンスビット線（ＲＥＦ）との間にはシールド電源線
（２１）が介在されているので、メモリビット線（ＢＬ
０）の放電動作はリファレンスビット線（ＲＥＦ）の充
電動作に実質的な影響を与えない。

【００１８】

【発明の実施の形態】図３には本発明の一実施例に係る
マスクＲＯＭの全体的なブロック図が示される。先ず、
本実施例のマスクＲＯＭを概説する。本実施例のマスク
ＲＯＭは、特に制限されないが、公知のＭＯＳ半導体集
積回路製造技術によって単結晶シリコン基板のような１
個の半導体基板に形成されている。この明細書で参照す
る図面において、ｐチャネル型ＭＯＳトランジスタの回
路記号にはそのソースに矢印を付してｎチャネル型ＭＯ
Ｓトランジスタと区別している。

【００１９】本実施例のマスクＲＯＭはＮＡＮＤ型のマ
スクＲＯＭとされる。図３において１はメモリアレイで
あり、このメモリアレイ１に含まれるメモリセルトラン
ジスタや選択トランジスタを選択するためのＸ系の選択
信号はロウアドレスデコーダ３で生成される。前記メモ
リアレイ１に含まれるメモリビット線の一端は、定電流
源トランジスタ回路（リファレンス電流源トランジスタ
回路）５を介して接地電位に結合されている。前記メモ
リビット線の他端はカラムスイッチ回路７を介してセン
ス増幅回路９に接続される。前記メモリビット線を選択
するためのＹ系の選択信号はカラムアドレスデコーダ１
１で生成される。１３は外部アドレス信号Ａ０〜Ａ１９
を受け、これを内部相補アドレス信号に変換するアドレ
ス入力バッファである。アドレス入力バッファ１３から
出力されるＸ系アドレス信号はロウアドレスデコーダ３
に供給され、デコードされた信号が前記Ｘ系の選択信号
とされる。アドレス入力バッファ１３から出力されるＹ
系アドレス信号はカラムアドレスデコーダ１１に供給さ
れ、これによってデコードされた信号が前記Ｙ系の選択
信号とされる。１５は、前記アドレス入力バッファ１３
から出力されるアドレス信号の変化を検出してセンス増
幅回路９の各種タイミング信号を生成するタイミング発
生回路である。１６はデータ出力バッファであり、セン
ス増幅回路９の出力を外部に出力する。特に制限されな
いが、本実施例のマスクＲＯＭは１６ビットのデータＤ
０〜Ｄ１５を並列的に出力する。ＣＥＢはチップイネー
ブル信号であり、これがチップ選択レベルにされると、
前記アドレス入力バッファ１３、アドレス変化検出回路
１５、ロウアドレスデコーダ３、カラムアドレスデコー
ダ１１等の回路が活性化され、動作可能にされる。ＯＥ
Ｂは出力イネーブル信号であり、チップ選択状態におい
て出力イネーブル信号ＯＥＢが出力選択レベルにされる
と、前記データ出力バッファ１６は出力動作可能にさ
れ、それ以外の状態では、高出力インピーダンス状態を
保つ。

【００２０】図２には前記メモリアレイ１、カラムスイ
ッチ回路７、センス増幅回路９の詳細が示されている。
前記メモリアレイ１は、特に制限されないが、１６個の
メモリマットＭＭ０〜ＭＭ１５によって構成されてい
る。同様にカラムスイッチ回路７は１６個のカラムスイ
ッチ回路ユニットＣＳＷ０〜ＣＳＷ１５によって構成さ
れ、前記センス増幅回路９は１６個のセンスアンプＳＡ
０〜さ１５によって構成されている。

【００２１】図１には代表的に一つのメモリマットＭＭ
２とそれに対応されるカラムスイッチ回路ユニットＣＳ
Ｗ２の詳細な一例が示されている。前記メモリマットＭ
Ｍ２は、特に制限されないが、１６本のメモリビット線
ＢＬ０〜ＢＬ１５と、１本のリファレンスビット線ＲＥ
Ｆを有する。図においてＱＭはＭＯＳトランジスタから
成るメモリセル（メモリセルトランジスタとも称する）
である。複数個のメモリセルトランジスタＱＭの直列回
路はその一端部がセレクトトランジスタＱＳを介してメ
モリビット線ＢＬ０〜ＢＬ１５，リファレンスビット線
ＲＥＦに結合され、他端部は接地電位Ｖｓｓの結合され
ている。セレクトトランジスタＱＳと複数個のメモリセ
ルトランジスタＱＭとの直列回路は、各メモリビット線
ＢＬ０〜ＢＬ１５とリファレンスビット線ＲＥＦの夫々
に、例えば４組結合されている。メモリセルトランジス
タＱＭは、デプレション型又はエンハンスメント型のＭ
ＯＳトランジスタとされ、所謂イオン注入プログラム方
式によって記憶すべき情報に応じて夫々のトランジスタ
の閾値電圧が決定されている。特に制限されないが、リ
ファレンスビット線ＲＥＦの結合されたメモリセルトラ
ンジスタＱＭは全てエンハンスメント型で形成されてい
る。夫々のメモリセルトランジスタＱＭの直列回路は、
特に制限されないが、順次ワード線選択信号Ｗ１〜Ｗｎ
によってスイッチ制御される。メモリセルトランジスタ
ＱＭの直列回路は４組で１本のメモリビット線を共有す
るので、メモリビット線毎に一組のメモリセルトランジ
スタの直列回路を選択するために、ＭＯＳトランジスタ
から成るセレクトトランジスタＱＳは図の行毎に別々の
セレクト信号ＳＬ１〜ＳＬ４によってスイッチ制御され
る。

【００２２】ワード線選択信号Ｗ１〜Ｗｎ及びセレクト
信号ＳＬ１〜ＳＬ４は、前記ロウアドレスデコーダ３か
ら出力される。例えばロウアドレス信号の上位２ビット
のデコード信号が前記セレクト信号ＳＬ１〜ＳＬ４とさ
れ、これによって、セレクト信号ＳＬ１〜ＳＬ４の内の
何れか１本がハイレベルのような選択レベルにされる。
ロウアドレス信号の下位側ビットのデコード信号は、反
転されて前記ワード線選択信号Ｗ１〜Ｗｎとされる。即
ちロウアドレス信号によって選択されるべきメモリセル
トランジスタＱＭのワード線選択信号がローレベル、ロ
ウアドレス信号によって非選択とされるべきメモリセル
トランジスタＱＭのワード線選択信号がハイレベルにさ
れる。したがって、ロウアドレス信号によって選択され
るべきメモリセルトランジスタＱＭがデプレッション型
である場合には複数個のメモリセルトランジスタＱＭの
直列回路は導通状態にされ、ロウアドレス信号によって
選択されるべきメモリセルトランジスタＱＭがエンハン
スメント型である場合には複数個のメモリセルトランジ
スタＱＭの直列回路は非導通状態にされる。

【００２３】前記メモリビット線ＢＬ０〜ＢＬ１５の一
端部は、参照電流発生用の定電流源トランジスタＱＲ２
を介して接地電位Ｖｓｓに結合されている。同様に、前
記リファレンスビット線ＲＥＦの一端部は、参照電流発
生用の定電流源トランジスタＱＲ１を介して接地電位Ｖ
ｓｓに結合されている。夫々の定電流源トランジスタＱ
Ｒ１，ＱＲ２のゲートは電源電圧Ｖｄｄによってバイア
スされ、各トランジスタサイズに従ったコンダクタンス
を採り得るようにされている。

【００２４】前記メモリビット線ＢＬ０〜ＢＬ１５の夫
々の他端部には、ＭＯＳトランジスタから成るカラムス
イッチ（カラムスイッチトランジスタとも記す）ＱＣＳ
Ｗが配置され、それらカラムスイッチトランジスタＱＣ
ＳＷのゲート電極は相互に共通接続されて、カラム選択
信号Ｙ２が供給されるようになっている。前記リファレ
ンスビット線ＲＥＦの夫々の他端部には、ダミートラン
ジスタＱＲＳＷが配置され、このトランジスタＱＣＳＷ
はゲート電極に電源電圧Ｖｄｄが与えられるようになっ
ている。

【００２５】その他のメモリマットＭＭ０，ＭＭ１，Ｍ
Ｍ３〜ＭＭ１５も同様に構成されている。その他のメモ
リマットＭＭ０，ＭＭ１，ＭＭ３〜ＭＭ１５に対応され
る夫々のカラムスイッチ回路ユニットＣＳＷ０，ＣＳＷ
１，ＣＳＷ３〜ＣＳＷ１５も上記同様、１６本のメモリ
ビット線ＢＬ０〜ＢＬ１５に配置されたカラムスイッチ
ＱＣＳＷのゲート電極が共通接続され、図２に示される
ように、カラムスイッチ回路ユニットＣＳＷ０，ＣＳＷ
１，ＣＳＷ３〜ＣＳＷ１５には夫々個別のカラム選択信
号Ｙ０，Ｙ１，Ｙ３〜Ｙ１５が与えられるようになって
いる。

【００２６】図２に示されるように、前記センスアンプ
ＳＡ０〜ＳＡ１５は夫々一対の入力端子を備え、一方の
入力端子は、対応されるメモリマットのリファレンスビ
ット線がダミートランジスタＱＲＳＷを介して接続さ
れ、他方の入力端子は、各メモリマットＭＭ０〜ＭＭ１
５において夫々排他的に割り当てられた１本のビット線
にカラムスイッチを介して共通接続される。即ち、図２
に従えば、センスアンプＳＡ０の他方の入力端子は、各
メモリマットＭＭ０〜ＭＭ１５のメモリビット線ＢＬ０
がカラムスイッチトランジスタＱＣＳＷを介して共通接
続され、センスアンプＳＡ１の他方の入力端子は、各メ
モリマットＭＭ０〜ＭＭ１５のメモリビット線ＢＬ１が
カラムスイッチトランジスタＱＣＳＷを介して共通接続
され、センスアンプＳＡ２の他方の入力端子は、各メモ
リマットＭＭ０〜ＭＭ１５のメモリビット線ＢＬ２がカ
ラムスイッチトランジスタＱＣＳＷを介して共通接続さ
れ、以下同様に、センスアンプＳＡ１５の他方の入力端
子は、各メモリマットＭＭ０〜ＭＭ１５のメモリビット
線ＢＬ１５がカラムスイッチトランジスタＱＣＳＷを介
して共通接続されている。したがて、カラムアドレス信
号のデコード結果に従って、カラム選択信号Ｙ０〜Ｙ１
５の内の何れか１本が選択レベルにされると、それによ
ってオン状態にされる１６個のカラムスイッチトランジ
スタＱＣＳＷを含む１個のメモリマットにおける１６本
のメモリビット線ＢＬ０〜ＢＬ１５が１６個のセンスア
ンプＳＡ０〜ＳＡ１５の他方の入力端子に導通される。

【００２７】ここで、図１に示されるように、メモリマ
ットＭＭ０〜ＭＭ１５の境界領域には、シールド電源線
として、接地電位Ｖｓｓが供給されるグランドシールド
線２０が配置され、また、各メモリマットＭＭ０〜ＭＭ
１５において、リファレンスビット線ＲＴＥとメモリビ
ット線ＢＬ０との間にも同様のグランドシールド線２１
が配置されている。したがって、カラム選択動作におい
て、同時に選択される１６本のメモリビット線ＢＬ０〜
ＢＬ１５はその他の非選択ビット線若しくはリファレン
スビット線との間に必ずグランドシールド線２０が介在
されることになる。また、カラム選択動作において、選
択されるメモリビット線ＢＬ０とリファレンスビット線
ＲＥＦとの間にも必ずグランドシールド線２１が介在さ
れることになる。

【００２８】図４には前記センスアンプＳＡ２の一例が
示される。その他のセンスアンプＳＡ０，ＳＡ１，ＳＡ
３〜ＳＡ１５も図４に示されるセンスアンプＳＡ２と同
様に構成されている。このセンスアンプＳＡ２は、入力
端子Ｎ１，Ｎ２に一定の電流を供給しようとすると共
に、入力端子Ｎ１，Ｎ２から流れ出る電流の変化を電圧
信号に変換する電流電圧変換回路３０，３１と、双方の
電流電圧変換回路３０，３１の出力電圧を差動増幅する
差動増幅回路３２と、差動増幅回路３２の出力をラッチ
するラッチ回路３３とを有する。更に、前記センスアン
プＳＡ２の双方の入力端子Ｎ１，Ｎ２をイコライズする
ＭＯＳトランジスタから成る第１のイコライズトランジ
スタＱ１と、前記差動増幅回路３２の一対の差動入力端
子をイコライズするＭＯＳトランジスタから成る第２の
イコライズトランジスタＱ２と、前記差動増幅回路３２
の一対の差動入力端子をプリチャージするＭＯＳトラン
ジスタから成るプリチャージトランジスタＱ３，Ｑ４
と、前記差動増幅回路３２の一対の出力端子をイコライ
ズするＣＭＯＳトランスファゲート３４とを有する。前
記電流電圧変換回路３０，３１は制御信号φＣＥＹのロ
ーレベルによって活性化される。制御信号φＣＥＹはチ
ップ選択状態においてローレベルにされる。前記差動増
幅回路３２は制御信号φＡＭＰのハイレベルによって活
性化される。前記ラッチ回路３３は制御信号φＬＡＴ，
φＬＡＴＢ（φＬＡＴの反転信号）のハイレベル，ロー
レベルによって活性化される。前記イコライズトランジ
スタＱ１及びプリチャージトランジスタＱ３，Ｑ４は制
御信号φＥＱ１のハイレベルによってオン状態にされ
る。前記イコライズトランジスタＱ２は制御信号φＥＱ
２のローレベルによってオン状態にされる。前記トラン
スファゲート３４は相補型の一対のＭＯＳトランジスタ
Ｑ５，Ｑ６によって構成され、制御信号φＥＱ１のハイ
レベル、φＥＱ１Ｂ（制御信号φＥＱ１の反転信号）の
ローレベルによってオン様態にされる。前記φＥＱ１，
φＥＱ１Ｂ，φＥＱ２，φＡＭＰ，φＬＡＴ，φＬＡＴ
Ｂの各制御信号は図３に示されるタイミング発生回路１
５により、メモリセルを選択するためのアドレス信号の
変化に基づいて形成される。

【００２９】前記電流電圧変換回路３０は、電流源を構
成するＭＯＳトランジスタＱ１０，Ｑ１１の直列回路が
ＭＯＳトランジスタＱ１２を介して入力端子Ｎ１に結合
され、当該ＭＯＳトランジスタＱ１０，Ｑ１１の直列回
路は、ＭＯＳトランジスタＱ１２のオン状態において一
定の電流を入力端子Ｎ１に供給しようとする。前記制御
信号φＣＥＹをゲートに受けて電流電圧変換回路３０を
活性化制御するための回路要素としてＭＯＳトランジス
タＱ１３とＱ１４の直列回路によって構成されるＣＭＯ
Ｓインバータが配置され、当該ＣＭＯＳインバータの出
力によって前記ＭＯＳトランジスタＱ１２がスイッチ制
御される。ＭＯＳトランジスタＱ１５，Ｑ１６は前記Ｍ
ＯＳトランジスタＱ１２のコンダクタンスを負帰還制御
するためＭＯＳトランジスタであり、ＭＯＳトランジス
タＱ１５は接地電位ＶｓｓとＭＯＳトランジスタＱ１３
のドレインとの間に配置され、ＭＯＳトランジスタＱ１
６は接地電位ＶｓｓとＭＯＳトランジスタＱ１２のソー
スとの間に配置され、夫々のゲートがＭＯＳトランジス
タＱ１２のソースに共通接続されて成る。したがって、
比較的サイズが大きくされているＭＯＳトランジスタＱ
１２のコンダクタンスは、入力端子Ｎ１のレベルを一定
にするように負帰還制御される。即ち、入力端子Ｎ１か
ら大きな電流が流れ出ようとすると、それを補うように
ＭＯＳトランジスタＱ１２のコンダクタンスが大きくさ
れる。

【００３０】前記入力端子Ｎ２に結合された電流電圧変
換回路３１も電流電圧変換回路３０と同様に、ＭＯＳト
ランジスタＱ２０〜Ｑ２６によって構成される。

【００３１】ここで、アドレス信号によって選択される
べきメモリセルトランジスタＱＭがデプレッション型の
場合には、セレクト信号ＳＬ１〜ＳＬ４で選択されたメ
モリセルの直列回路に電流が流れようとする。この電流
ｉは例えば１０μＡ程度とされる。一方、メモリビット
線ＢＬ０〜ＢＬ１５の夫々に配置された前記トランジス
タＱＲ２は前記電流ｉの半分の電流ｉ／２を流すように
そのコンダクタンスが設定されている。また、リファレ
ンスビット線ＲＥＦに配置されたトランジスタＱＲ１は
前記電流ｉと同じ電流を流すようにそのコンダクタンス
が設定されている。このトランジスタＱＲ１が流す電流
は参照電流とされる。したがって、カラムスイッチによ
って選択されたメモリビット線には、選択されるべきメ
モリセルトランジスタの状態に応じて、電流ｉ／２又は
電流３ｉ／２が流れようとし、これに対してリファレン
スビット線には参照電流ｉが流れようとする。前記一対
のセンスアンプ３０、３１は、前記負帰還制御によっ
て、夫々に流れようとする電流に応じた電圧をＭＯＳト
ランジスタＱ１２，Ｑ２２のソースに形成する。

【００３２】前記差動アンプ３２は、一対の差動入力Ｍ
ＯＳトランジスタＱ３０，Ｑ３１を供え、当該ＭＯＳト
ランジスタＱ３０，Ｑ３１のドレインにはＭＯＳトラン
ジスタＱ３２，Ｑ３３から成るカレントミラー負荷が結
合され、ＭＯＳトランジスタＱ３０，Ｑ３１の共通ソー
スには、ＭＯＳトランジスタＱ３４，Ｑ３５の直列回路
から成るパワースイッチが結合されている。前記ＭＯＳ
トランジスタＱ３４，Ｑ３５が前記制御信号φＡＭＰに
よってスイッチ制御される。一対の差動入力ＭＯＳトラ
ンジスタＱ３０，Ｑ３１には、前記電流電圧変換回路３
０，３１の出力電圧が供給され、その電圧差に応ずる差
動電圧信号をＭＯＳトランジスタＱ３０，Ｑ３１のドレ
インに形成する。

【００３３】前記ラッチ回路３３は、ＭＯＳトランジス
タＱ４０，Ｑ４１から成るＣＭＯＳインバータとＭＯＳ
トランジスタＱ４２，Ｑ４３から成るＣＭＯＳインバー
タとを有し、相互に一方の入力端子が他方の出力端子に
交差結合されたスタティックラッチを主体とし、ＭＯＳ
トランジスタＱ４０，Ｑ４１の共通ドレインはトランス
ファＭＯＳトランジスタＱ４４を介して前記ＭＯＳトラ
ンジスタＱ３０のドレインに結合され、ＭＯＳトランジ
スタＱ４２，Ｑ４３の共通ドレインはトランスファＭＯ
ＳトランジスタＱ４５を介して前記ＭＯＳトランジスタ
Ｑ３１のドレインに結合される。ＭＯＳトランジスタＱ
４６，Ｑ４７はラッチ回路３３のパワースイッチＭＯＳ
トランジスタを構成し、前記制御信号φＬＡＴＢ，φＬ
ＡＴのローレベル，ハイレベルによってオン状態に制御
される。

【００３４】前記ＭＯＳトランジスタＱ４０，Ｑ４１の
共通ドレインはインバータ３５の入力とされ、前記ＭＯ
ＳトランジスタＱ４２，Ｑ４３の共通ドレインはインバ
ータ３６の入力とされる。インバータ３５，３６の出力
と接地電位Ｖｓｓの間には夫々ＭＯＳトランジスタＱ５
０，Ｑ５１が配置され、ＭＯＳトランジスタＱ５０，Ｑ
５１のドレインは相互に他方のＭＯＳトランジスタのゲ
ートに交差結合され、ラッチ回路３３の出力を差動増幅
する。３７、３８は相互に一方の入力が他方の出力に結
合された２入力型のノアゲートであり、ノアゲート３７
の他方に入力にはインバータ３６の出力が、ノアゲート
３８の他方の入力にはインバータ３５の出力が結合さ
れ、ノアゲート３７の出力がセンスアンプＳＡ２の出力
Ｓｏｕｔ２とされる。

【００３５】図５にはセンスアンプＳＡ０〜ＳＡ１５の
動作タイミングの一例が示される。タイミング発生回路
１５によってアドレス信号の変化が検出されると、タイ
ミング発生回路１５はアドレス変化検出パルスφＡＴＤ
（タイミング発生回路１５の内部信号）を生成し、この
アドレス変化検出パルスφＡＴＤを遅延及び分周して、
図５に例示されるタイミングで前記制御信号φＥＱ１，
φＥＱ１Ｂ，φＥＱ２，φＬＡＴ，φＬＡＴＢ、φＡＭ
Ｐを生成する。本実施例のマスクＲＯＭに従えば、アド
レスに変化があると、それに従ってロウアドレスデコー
ド３及びカラムアドレスデコーダ１１のデコード出力が
変化される。このとき、イコライズ及びプリチャージ期
間において、センスアンプＳＡ０〜ＳＡ１５の入力端子
Ｎ１とＮ２との間がＭＯＳトランジスタＱ１によってイ
コライズされる。これに並行して、差動増幅回路３２の
入力端子間がＭＯＳトランジスタＱ２によってイコライ
ズされ、更に、ＭＯＳトランジスタＱ３，Ｑ４によっ
て、差動増幅回路３２の入力端子からセンスアンプの入
力端子Ｎ１，Ｎ２に至る経路が急速に充電される。ＭＯ
ＳトランジスタＱ３，Ｑ４はＭＯＳトランジスタＱ１
０，Ｑ１１，Ｑ２０，Ｑ２１に比べて大きなトランジス
タサイズを有しているが、前記ＭＯＳトランジスタＱ１
０，Ｑ１１，Ｑ２０，Ｑ２１もそのプリチャージ作用に
寄与している。

【００３６】イコライズ及びプリチャージ期間の開始タ
イミングは、前記カラムスイッチ回路７によるメモリビ
ット線の選択タイミングに概ね一致されるタイミングと
される。したがって、カラムスイッチによって選択され
るメモリビット線とリファレンスビット線には、概ね同
じタイミングで、センスアンプからのプリチャージ電流
が供給されることになる。しかもプリチャージ開始時に
おけるメモリビット線とリファレンスビット線との間の
電位若しくはチャージ状態に相違があっても、その相違
は、第１のイコライズトランジスタＱ１によって速やか
に平衡化される。例えば、図１に示されるカラム選択信
号Ｙ２が選択レベルにされた場合を一例とすると、この
カラム選択信号Ｙ２によって全てのメモリビット線ＢＬ
０〜ＢＬ１５が選択される（即ちオン状態のカラムスイ
ッチＱＣＳＷから前記プリチャージ電流が供給される）
のと同時に、レファレンスビット線ＲＥＦにもプリチャ
ージ電流が供給される。これにより、カラム選択される
べきメモリマットに夫々含まれるところの、グランドシ
ールド線２０，２１に挟まれたメモリビット線ＢＬ０〜
ＢＬ１５と、同じくリファレンスビット線ＲＥＦは、ほ
ぼ同じタイミングで、電流が供給されることになる。

【００３７】上記実施例によれば以下の作用効果を得る
ことが出来る。〔１〕隣接するメモリマットの境界領域
にはグランドシールド線２０が配置されている。グラン
ドシールド線２０の電位は実質的に一定であるから、グ
ランドシールド線２０と隣接するメモリビット線やリフ
ァレンスビット線はグランドシールド線２０との間に存
在する不所望な容量成分を介して電位が不所望に変動さ
れることはない。

【００３８】〔２〕各メモリマットのリファレンスビッ
ト線ＲＥＦとメモリビット線ＢＬ０との間にもグランド
シールド線２１が配置されているので、グランドシール
ド線２１と隣接するメモリビット線やリファレンスビッ
ト線はグランドシールド線２１との間に存在する不所望
な容量成分を介して電位が不所望に変動されることはな
い。

【００３９】〔３〕カラムスイッチＱＣＳＷを介するメ
モリビット線ＢＬ０〜ＢＬ１５の選択は、メモリマット
単位とされる。即ち、メモリマットＭＭ０〜ＭＭ１５に
は夫々固有のカラム選択信号が供給され、カラム選択動
作はメモリマットＭＭ０〜ＭＭ１５の中の一つのメモリ
マットの全てのメモリビット線ＢＬ０〜ＢＬ１５を並列
的に選択する動作とされる。したがって、グランドシー
ルド線２０で挟まれた１６本のメモリビット線相互間で
は、隣接するメモリビット線の間に存在する不所望な容
量成分（結合容量とも称する）によって、一方のメモリ
ビット線の充放電によって他方のメモリビット線にノイ
ズが発生することを防止できる。比較例として例えば図
７のように、図示しないグランドシールド線で挟まれた
一群のメモリビット線ＢＬ０，…が２本を一組としてカ
ラム選択信号Ｙ０，Ｙ１，Ｙ２…で選択される場合に
は、グランドシールド線で挟まれた一群のメモリビット
線の中には、カラム選択されるものとされないものが直
接隣り合う状態を生ずる。メモリビット線はカラムスイ
ッチＱＣＳＷによる選択／非選択状態に従って充放電が
行われることになる。このとき、非選択状態から選択状
態に転ぜられるメモリビット線ＢＬ３に隣接する非選択
状態のメモリビット線ＢＬ４は、結合容量Ｃによって不
所望に充電若しくはレベル上昇を生ずる（図７に示され
る結合容量による充電）。この不所望にレベル上昇され
た非選択状態のメモリビット線ＢＬ４の電荷が前記定電
流源トランジスタＱＲ２を介して放電されると、今度は
逆に、それに隣接する選択状態のメモリビット線ＢＬ３
のレベルが不所望にレベル低下しようとする（図７にお
ける結合容量による放電）。そのレベル低下の状態が、
不所望な電流変化としてセンスアンプに与えられると、
差動増幅回路における増幅動作の確定を遅らせ、さらに
は、データの論理値判定を誤る虞を生ずる。

【００４０】〔４〕メモリビット線及びリファレンスビ
ット線に対する前記イコライズ及びプリチャージ動作の
開始タイミングは、前記カラムスイッチ回路７によるメ
モリビット線の選択タイミングに概ね一致されるタイミ
ングとされる。したがって、カラムスイッチによって選
択されるメモリビット線とリファレンスビット線には、
概ね同じタイミングで、センスアンプからプリチャージ
電流が供給されることになる。しかもプリチャージ開始
時におけるメモリビット線とリファレンスビット線との
間の電位若しくはチャージ状態に相違があっても、その
相違は、第１のイコライズトランジスタＱ１によって速
やかに平衡化される。これにより、カラム選択されるべ
きメモリマットに夫々含まれるところの、グランドシー
ルドシールド線２０，２１に挟まれたメモリビット線Ｂ
Ｌ０〜ＢＬ１５と、同じくリファレンスビット線ＲＥＦ
は、ほぼ同じタイミングで、電流が供給されることにな
るので、相互に一方の充電動作が他方に影響を与えな
い。また、カラム選択状態から非選択状態に変化される
メモリマットにおいては、リファレンスビット線ＲＥＦ
に対して充電動作が行われ、メモリビット線は放電動作
が行われることになるが、前述の通り、メモリビット線
ＢＬ０とリファレンスビット線ＲＥＦとの間にはグラン
ドシールド線２１が介在されているので、メモリビット
線ＢＬ０の放電動作はリファレンスビット線ＲＥＦの充
電動作に実質的な影響を与えない。例えば比較例とし
て、図８に示されるように、リファレンスビット線ＲＥ
Ｆとメモリビット線ＢＬ０との間にグランドシールド線
が配置されておらず、然も、リファレンスビット線ＲＥ
Ｆとメモリビット線ＢＬ０，…とに対する選択動作（充
電動作）がずれている場合には、リファレンスビット線
ＲＥＦとメモリビット線ＢＬ０は結合容量Ｃを介して異
なったタイミングで相互に一方の変化が他方に影響を与
えることになり、リファレンスビット線やメモリビット
線の充放電動作が安定しない。

【００４１】〔５〕上記作用効果により、メモリビット
線相互間で発生されるノイズを著しく低減できるので、
メモリビット線の間隔を狭めることができる。また、夫
々のメモリビット線の間にグランドシールド線を配置し
なくても、メモリビット線及びリファレンスビット線に
発生するノイズを低減できる。したがって、チップ面積
の低減、若しくは記憶密度若しくは集積度の向上、さら
には、回路素子の微細化を促進するプロセス技術を採用
しても信号対雑音比の劣化を抑制することが出来る。

【００４２】〔６〕雑音の低減により、データ読み出し
動作を高速化でき、マスクＲＯＭの高速安定動作を実現
することが出来る。

【００４３】図６には上記マスクＲＯＭを用いたデータ
処理システムの一例が示される。同図に示されるデータ
処理システム４０は、上記実施例のマスクＲＯＭ４１、
ランダムアクセスメモリ（ＲＡＭ）４２、中央処理装置
（ＣＰＵ）４３、周辺回路４４、外部インタフェース４
５を代表的に備え、それらはバス４６に共通接続されて
いる。例えば、データ処理システム４０は、単一の半導
体チップに形成されたシングルチップマイクロコンピュ
ータや表示コントローラ等の論理ＬＳＩとして構成した
り、夫々単一又は複数の半導体チップで構成された回路
モジュールをプリント配線基板に実装して構成すること
も出来る。マスクＲＯＭ４１は、ＣＰＵ４３の動作プロ
グラム例えばオペレーティングシステムなどを格納した
プログラムＲＯＭとして構成することが出来る。また、
データ処理装置４０がキャラクタジェネレータ機能を備
える場合には、マスクＲＯＭ４１をキャラクタジェネレ
ータＲＯＭとして構成することが出来る。前述の通り、
マスクＲＯＭ４１は、データ読み出し動作の高速化、記
憶密度の向上などの効果を有するから、データ処理装置
４０は、これがマイクロコンピュータであればプログラ
ムフェッチの高速化、表示コントローラであれば、キャ
ラクタパターン生成速度の向上などの効果を得ることが
出来る。

【００４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４５】例えば、メモリマットの分割数、一つのメ
モリマットに含まれるメモリビット線の本数、データ入
出力ビット数等は適宜変更可能である。また、図２に示
される構成を最小単位として複数組供え、何れの組のセ
ンスアンプの出力又は動作を選択するかを別のアドレス
信号ビットによって制御するように構成することも可能
である。また、マスクＲＯＭはＮＡＮＤ型に限定され
ず、ＮＯＲ型であってもよい。シールド電源線はグラン
ドシールド配線に限定されず、電源電圧が供給されるシ
ールド配線であってもよい。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマスク
ＲＯＭに適用した場合につて説明したが、本発明はそれ
に限定されるものではなく、電気的書込み、電気的消去
及び書込み可能な不揮発性半導体記憶装置にも適用可能
である。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４８】すなわち、メモリビット線相互間、そして
メモリビット線とリファレンスビットとの間で発生され
るノイズを著しく低減できる。これにより、メモリビッ
ト線の間隔を狭めることができる。また、夫々のメモリ
ビット線の間にグランドシールド線を配置しなくても、
メモリビット線及びリファレンスビット線に発生するノ
イズを低減できる。したがって、チップ面積の低減、若
しくは記憶密度若しくは集積度の向上、さらには、回路
素子の微細化を促進するプロセス技術を採用しても信号
対雑音比の劣化を抑制することができる。

【００４９】雑音の低減により、データ読み出し動作を
高速化でき、マスクＲＯＭ等の半導体記憶装置の高速安
定動作を実現することが出来る。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマスクＲＯＭの一つの
メモリマットとそれに対応されるカラムスイッチ回路ユ
ニットとの詳細な一例回路図である。

【図２】本発明の一実施例に係るマスクＲＯＭのメモリ
アレイ、カラムスイッチ回路、及びセンス増幅回路の接
続関係を示すブロック図である。

【図３】本発明の一実施例に係るマスクＲＯＭの全体的
なブロック図である。

【図４】センスアンプの一例回路図である。

【図５】センスアンプの一例動作を示すタイミング図で
ある。

【図６】本発明の一実施例に係るマスクＲＯＭを適用し
たデータ処理装置のブロック図である。

【図７】グランドシールド線で挟まれた一群のメモリビ
ット線が２本を一組としてカラム選択信号で選択される
場合の比較例を示す説明図である。

【図８】リファレンスビット線とメモリビット線との間
にグランドシールド線が介在されず、然も、リファレン
スビット線とメモリビット線とに対する選択動作がずれ
ている場合の比較例を示す説明図である。

【符号の説明】

１メモリアレイＱＭメモリトランジスタ２０，２１グランドシールド線ＭＭ０〜ＭＭ１５メモリマットＢＬ０〜ＢＬ１５メモリビット線ＲＥＦリファレンスビット線３ロウアドレスデコーダ５定電流源トランジスタ回路ＱＲ１，ＱＲ２参照電流発生用の定電流源トランジス
タ７カラムスイッチ回路ＣＳＷ０〜ＣＳＷ１５カラムスイッチ回路ユニットＱＣＳＷカラムスイッチトランジスタＹ０〜Ｙ１５カラム選択信号９センス増幅回路ＳＡ０〜ＳＡ１５センスアンプ３０，３１電流電圧変換回路３２差動アンプ３３ラッチ回路Ｑ１，Ｑ２イコライズＭＯＳトランジスタＱ３，Ｑ４プリチャージトランジスタ１１カラムアドレスデコーダ１５タイミング発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者植草信也東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者中村靖宏東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】ワード線によって選択されるメモリセル
の状態に応じて２通りの電流値を採り得る複数本のメモ
リビット線、前記メモリビット線が採り得る２通りの電
流値の間の参照電流値を採り得るリファレンスビット
線、及び前記夫々のメモリビット線に設けられ制御端子
が共通接続されたカラムスイッチ、を夫々有する複数個
のメモリブロックと、隣接する前記メモリブロックの境
界部分に配置されたシールド電源線と、アドレス信号を
デコードして前記メモリブロック単位で前記カラムスイ
ッチを選択するためのカラム選択信号を形成するカラム
アドレスデコーダと、前記メモリブロックの個々に対応
して配置され、一方の入力端子が、対応されるメモリブ
ロックのリファレンスビット線に接続され、他方の入力
端子が、各メモリブロックにおいて夫々排他的に割り当
てられた１本のビット線にカラムスイッチを介して共通
接続されたセンスアンプと、を備えて成るものであるこ
とを特徴とする不揮発性半導体記憶装置。
【請求項２】前記夫々のメモリブロックにおけるメモ
リビット線とリファレンスビット線との間にシールド電
源線を設けて成るものであることを特徴とする請求項１
記載の不揮発性半導体記憶装置。
【請求項３】前記センスアンプは、前記入力端子に一
定の電流を供給しようとすると共に、入力端子から流れ
出る電流の変化を電圧信号に変換する電流電圧変換回路
を前記双方の入力端子に対応して備え、双方の電流電圧
変換回路の出力電圧を差動増幅する差動増幅回路を有し
て成るものであることを特徴とする請求項２記載の不揮
発性半導体記憶装置。
【請求項４】前記センスアンプの双方の入力端子をイ
コライズする第１のイコライズトランジスタと、前記差
動増幅回路の一対の差動入力端子をイコライズする第２
のイコライズトランジスタと、メモリセルを選択するた
めのアドレス信号の変化を検出し、それに基づいて、前
記第１及び第２のイコライズトランジスタをオン状態に
制御するタイミングを、カラム選択信号によるカラムス
イッチの選択状態切換えタイミングに概ね一致させるタ
イミング発生回路とを備えて成るものであることを特徴
とする請求項３記載の不揮発性半導体記憶装置。