JPH09246155A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電子線を露光する位置を補正する電子線露光
技術において、高精度な位置合わせマークの検出技術を
提供する。 【解決手段】 半導体基板１上に形成したマーク構造２
とそのマーク構造２を覆う平坦化層３により位置合わせ
マークを構成し、平坦化層３の表面をＣＭＰ（Chemical
Mechanical Polishing)技術あるいはエッチバック法等
の平坦膜形成技術を用いて平坦化する。平坦化層３を形
成することにより位置合わせマーク近傍の表面の突起や
段差または傾斜を除去し、位置合わせマークに照射され
る電子線の反射電子による反射電子信号の誤差を排除す
る。これにより位置検出の精度および位置補正の精度を
向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、高集積密度を有す
る半導体集積回路装置、薄膜集積回路装置、液晶ディス
プレイ装置等の製造において、選択エッチングやイオン
打ち込みの遮蔽膜としてのレジストパターンを形成する
際に用いる電子線露光技術の位置合わせに適用して有効
な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の製造において、よ
り高速な半導体集積回路装置、より高性能な半導体集積
回路装置を目指してその微細化が進められている。

【０００３】微細化の方法として、リソグラフィの技術
においては、縮小投影露光装置に代わり、電子線描画装
置が実用化されている。

【０００４】電子線描画に関する技術は、たとえば、１
９８９年６月２０日、株式会社オーム社発行、「超微細
加工入門」、ｐ２６〜ｐ３２に記載されており、その概
要を簡単に説明すれば以下のとおりである。

【０００５】電子線描画露光の代表的な特徴として以下
の三点があげられる。

【０００６】（１）高い分解能が得られる。

【０００７】（２）露光媒体である電子をコンピュータ
等を用いて容易に電子的制御できる。

【０００８】（３）対象物からの反射電子あるいは二次
電子を電子顕微鏡のように観察することにより高い精度
のマスク合わせが可能である。

【０００９】したがって、電子線描画装置における位置
合わせの方法として、被加工層に位置合わせマークを形
成し、この位置合わせマークに照射した電子線の反射電
子の強度差を観測することによって位置合わせマークの
座標を求める方法が採用されている。

【００１０】

【発明が解決しようとする課題】位置合わせマークは、
金属マークあるいは段差構造マークにより構成すること
ができるが、被加工層に形成された位置合わせマークに
は、それら金属マークあるいは段差構造マークの厚みに
起因する段差が存在し、この位置合わせマーク上にレジ
スト等を塗布した場合にはそれらレジスト等の表面にも
段差が形成されることもある。この表面もしくは被加工
層上面に存在する段差は、その領域での反射電子の強弱
を変化させ、本来の位置合わせマークからの反射電子と
重ね合わされた信号として検出される。

【００１１】これらの段差による反射電子は、位置合わ
せマークに起因するものとはいえ、位置合わせマークの
稜線に沿って正確に形成されるものではないため、その
信号は本来の位置合わせマークからの信号とはずれが生
じ、誤差信号の原因となる。

【００１２】また、位置合わせマークの近傍に何らかの
突起が存在する場合には、この突起による表面の凹凸に
よっても誤差信号を生じることとなる。

【００１３】さらに、位置合わせマークの表面に傾斜が
存在する場合、つまり、位置合わせマーク上を覆う薄膜
の膜厚に分布が存在する場合には、薄膜表面から位置合
わせマークまでの深さに差を生じ、それが反射電子の強
度の差となって位置合わせマークの検出結果に誤差を生
じる。

【００１４】本発明の目的は、電子線リソグラフィにお
ける位置合わせ精度の高い半導体集積回路装置とその製
造方法を提供することにある。

【００１５】本発明の他の目的は、位置合わせマークに
おける誤差発生要因を取り除いた半導体集積回路装置と
その製造方法を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】（１）本発明の半導体集積回路装置は、半
導体基板の主面上に形成された電極、配線、接続孔その
他半導体集積回路装置を構成する部材のうちいずれかの
部材が、電子線の直接描画による電子線リソグラフィに
よって形成される部材である半導体集積回路装置であっ
て、電子線リソグラフィを施す被加工層の一部あるいは
その下層に電子線描画によるパターンの形成位置を特定
するための位置合わせマークを有し、位置合わせマーク
の表面が平坦な構造になっているものである。

【００１９】このような半導体集積回路装置によれば、
表面あるいは被囲加工層上面の段差、突起あるいは傾斜
を排除し、被加工層に形成した位置合わせマークの表面
を平坦にするため、電子線リソグラフィにおけるパター
ニングの位置合わせに際して、位置合わせマークの検出
信号に含まれる誤差信号を小さくすることができる。そ
の結果位置合わせマークの検出を精度よく行うことがで
き、パターニングのずれを防止することができる。この
パターニングずれの防止は、リソグラフィの重ね合わせ
精度の向上を意味し、最小加工寸法が0.２μｍ程度とな
るＵＬＳＩにおいて要求される重ね合わせ余裕５０〜６
０ｎｍをクリアするに際して有効な方策の一つとしてあ
げることができる。

【００２０】（２）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、位置合わ
せマークとして、被加工層に形成したマーク構造を平坦
膜で覆ったもの、または、被加工層に形成した段差構造
マークの上を平坦膜で覆ったものとするものである。

【００２１】このような半導体集積回路装置によれば、
位置合わせマークとして、被加工層に形成したマーク構
造を平坦膜で覆ったもの、あるいは、被加工層に形成し
た段差構造マークの上を平坦膜で覆ったものとするた
め、金属膜のエッチングによる配線形成工程、誘電体膜
のスルーホール形成工程等各種の工程に対応することが
可能となる。

【００２２】（３）本発明の半導体集積回路装置は、前
記（２）記載の半導体集積回路装置であって、マーク構
造は、平坦膜よりも二次電子放出係数の高い金属とし、
それを覆う平坦膜は、シリコン酸化物またはシリコン窒
化物からなる誘電体膜としたもの、または、段差構造マ
ークは、シリコン酸化物またはシリコン窒化物からなる
誘電体とし、それを覆う平坦膜は、段差構造マークより
も二次電子放出係数の高い金属としたものである。

【００２３】このような半導体集積回路装置によれば、
マーク構造を平坦膜よりも二次電子放出係数の高い金属
とするとともに、その場合の平坦膜をシリコン酸化物ま
たはシリコン窒化物からなる誘電体膜とし、あるいは、
段差構造マークをシリコン酸化物またはシリコン窒化物
からなる誘電体とするとともに、その場合の平坦膜を段
差構造マークよりも二次電子放出係数の高い金属とする
ため、マークを構成する物質と平坦膜を構成する物質と
に分子量の相違を持たせることができる。その結果、両
者の電子散乱係数に相違を生じ、位置合わせマークの外
側と内側に反射電子強度の大きな相違を発生させること
ができる。すなわち位置合わせマークのコントラストが
明瞭となり、検出感度を向上させることができる。

【００２４】なお、二次電子放出係数の高い金属として
は、アルミニウム、タングステン、モリブデン、白金、
ニッケル、タンタル、ルテニウム、チタン、コバルト、
パラジウム、金、銅等またはこれらの合金を例示するこ
とができる。

【００２５】（４）本発明の半導体集積回路装置の製造
方法は、半導体基板主面上の被加工層に設けた位置合わ
せマークを参照してパターン形成位置を特定し、パター
ンを電子線の直接描画により形成する電子線リソグラフ
ィ工程を有する半導体集積回路装置の製造方法であっ
て、（ａ）電子線リソグラフィにより加工が施される被
加工層の位置合わせマークの表面を平坦化する工程と、
（ｂ）平坦化された位置合わせマークに電子線を照射
し、その電子線の反射電子により被加工層の座標を検出
する工程とを含むものである。

【００２６】このような半導体集積回路装置の製造方法
によれば、被加工層の位置合わせマークの表面を平坦化
する（ａ）の工程を含むため、（ｂ）の工程においてそ
の位置合わせマークに電子線を照射し、反射電子により
検出する被加工層の座標を精度よく検出することができ
る。その結果、検出した被加工層の座標データに基づい
て行われる電子線照射の位置ずれを少なくし、リソグラ
フィの加工精度を向上することができる。

【００２７】なお、平坦化の方法は、エッチバック法、
リフロー法等の平坦化膜形成方法により平坦化する方
法、あるいは、ＣＭＰ（Chemical Mechanical Polishin
g)法を例示することができる。

【００２８】（５）本発明の半導体集積回路装置の製造
方法は、前記（４）記載の半導体集積回路装置の製造方
法であって、検出された座標に基づき被加工層の歪みを
検出し、その歪みを補償するようにパターンを補正する
工程を有するものである。

【００２９】このような半導体集積回路装置の製造方法
によれば、被加工層の歪みを検出し、その歪みを補償す
るようにパターンを補正するため、半導体基板に反り、
伸縮等が発生していても、パターンずれを最小限に抑え
ることができる。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００３１】（実施の形態１）図１（ａ）は、本発明の
一実施の形態である半導体集積回路装置の一例をその位
置合わせマークの部分について示した断面図であり、図
１（ｂ）は、図１（ａ）に示した位置合わせマークに電
子線を照射した場合の電子線走査位置に対する反射電子
信号の強度を示したグラフである。

【００３２】本実施の形態１の半導体集積回路装置は、
半導体基板１上に公知の半導体集積回路素子を形成した
ものであり、半導体基板１上のいずれかの位置に位置合
わせマークを有するものである。半導体集積回路素子に
ついては、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ等のＭＩＳＦ
ＥＴ素子、接合形ＦＥＴ等のバイポーラ素子、あるいは
Ｂｉ−ＣＭＯＳ素子等を例示することができるが、いず
れも公知の技術を用いて製造することが可能であるた
め、詳細は省略する。

【００３３】半導体基板１上に形成される位置合わせマ
ークは、半導体基板１上に形成されたマーク構造２と、
その上に被覆した平坦化層３とで構成される。

【００３４】マーク構造２は、平坦化層３よりも二次電
子放出係数の高い材料で構成され、アルミニウム、タン
グステン、モリブデン、白金、ニッケル、タンタル、ル
テニウム、チタン、コバルト、パラジウム、金、銅等ま
たはこれらの合金を例示することができる。平坦化層３
は酸化珪素、窒化珪素を用いることができる。

【００３５】このように、位置合わせマークの表面を平
坦とすることにより被加工層表面を平垣化することがで
きる。

【００３６】ここで、電子線４を位置合わせマークに照
射すると、電子線４は平坦化層３を通過してマーク構造
２に到達し反射電子線を生じて、図１（ｂ）に示すよう
に反射電子信号が検出される。同図に示すように、反射
電子信号のエッジは比較的シャープに検出され、被加工
層の位置や歪みを精度よく測定することができる。

【００３７】これに対し、表面を平坦化しない例を図８
に示す。図８（ａ）においてマーク構造２の上部には凸
部５が形成されているため、電子線４は凸部５により散
乱され、反射電子信号は図８（ｂ）に示すようにそのエ
ッジが鈍くなってしまう。

【００３８】なお、被加工層は、平坦化層３の表面に形
成されるものであってもよく、また、平坦化層３自体が
被加工層となってもよい。

【００３９】また、半導体基板１の表面にマーク構造２
が形成される場合の他、半導体基板１に適当な薄膜が形
成された後に、その表面にマーク構造２が形成されても
よい。

【００４０】次に、本実施の形態１の半導体集積回路装
置の製造方法について説明する。

【００４１】本実施の形態１の半導体集積回路装置の製
造方法は、任意の電子線リソグラフィ工程において、前
記の位置合わせマークを用いて半導体集積回路装置を製
造するものである。したがって、他の薄膜形成、エッチ
ング、不純物導入、光リソグラフィ等を用いる不純物領
域形成工程、薄膜形成工程、パターニング工程等は、公
知の技術を用いて行うことができるので、説明を省略
し、ここでは、位置合わせマークの形成工程およびその
位置合わせマークを用いる電子線リソグラフィ工程につ
いて説明する。

【００４２】以下、図１（ａ）の半導体集積回路装置の
製造方法について説明する。

【００４３】まず、公知の半導体集積回路素子を形成す
る工程を経た半導体基板１に、アルミニウム、タングス
テン、モリブデン、白金、ニッケル、タンタル、ルテニ
ウム、チタン、コバルト、パラジウム、金、銅等または
これらの合金からなる金属薄膜をスパッタ法等により形
成し、これをパターニングしてマーク構造２を形成する
（図２）。

【００４４】次に、シリコン酸化物またはシリコン窒化
物の誘電体膜６を形成する（図３）。誘電体膜６は、プ
ラズマＣＶＤ法、熱ＣＶＤ法等により形成することがで
きる。

【００４５】次に、誘電体膜６をＣＭＰにより表面を平
坦化して平坦化層３とし、図１（ａ）に示す位置合わせ
マークができあがる。

【００４６】平坦化層３の製造方法として、誘電体膜６
の形成後ＣＭＰ法により平坦化する上記の方法の他に、
誘電体膜自体を平坦化する成膜方法、たとえば、エッチ
バック法、ＳＯＧ膜形成法、有機膜塗布法等を用いるこ
ともできる。

【００４７】次に、前記位置合わせマークを用いた電子
線リソグラフィ工程について説明する。

【００４８】図４は、電子線描画装置の概要を示した概
念図である。

【００４９】高圧電源４１に接続された電子銃であるフ
ィラメント４２から放出された電子は、集束レンズ４３
により集束され、絞り４４により不要なビームが除去さ
れる。さらに電子はブランキングプレート４５を通り、
偏向系４６により偏向されて、広がった分布は対物レン
ズ４７により絞られウェハ４８の描画面上に到達する。
ウェハ４８は、モータ４９により移動可能なステージ５
０上に設置され、ステージ５０は、レーザ干渉計５１に
より位置を検出することができる。また、この電子線描
画装置には試料交換室５２が設けられ、装置内部は真空
排気系５３により高真空状態に保持される。

【００５０】次に、この電子線描画装置を用いた位置決
めの機構について説明する。

【００５１】一般に電子線の偏向を大きくすると精度上
無視できない偏向収差を生じるため、パターンを形成す
る電子ビームのウェハ４８に対する移動は、機械的な移
動と電子線の偏向との併用により行われる。

【００５２】機械的な移動は、モータ４９によりステー
ジ５０を移動し、ステージ５０に設置されたウェハ４８
の大まかな位置合わせを行う。位置決めにはレーザ干渉
計５１を用いてもよい。

【００５３】電子線の偏向による位置合わせは、ウェハ
４８上に設けたマーク構造２および平坦化層３からなる
位置合わせマークを参照して、その位置を検出し、この
位置合わせマークとの相対的な位置関係により描画すべ
きパターンの位置を決定する。この描画パターン位置も
含めたパターンの生成は、電子線描画装置の制御系５４
に接続されたコンピュータ５５により計算することがで
きる。コンピュータ５５における描画パターンの生成に
おいて、前記位置合わせマークの複数の検出位置の設計
値からのずれがある場合には半導体基板１に歪みが発生
していることが考えられ、これを補正するように描画パ
ターンを生成することができる。また、描画パターンに
ついてのＣＡＤデータをコンピュータ５５に取り込み、
設計からパターニングまでを自動化することも可能であ
る。

【００５４】上記した位置合わせマークを有する半導体
集積回路装置および、上記のような電子線描画装置にお
いて前記位置合わせマークを適用した半導体集積回路装
置の製造方法によれば、位置合わせマークの表面が平坦
化されているため、その位置合わせマークによる位置の
検出を高い精度で行うことができ、微細な加工に適用さ
れる場合の多い電子線描画法において高い重ね合わせ精
度を実現することができる。

【００５５】また、このような半導体集積回路装置の製
造方法は、マーク構造２と同時に形成した配線上に層間
絶縁膜を形成し、この層間絶縁膜の一部を位置合わせマ
ークの平坦化層３とする場合における、層間絶縁膜への
スルーホール形成を電子線リソグラフィにより開孔する
工程に適用することができる。

【００５６】なお、本実施の形態１の半導体集積回路装
置におけるマーク構造２は、金属の存在する部分をマー
クとする例について説明したが、図５（ａ）に示すよう
に、金属の存在しない部分によりマークを表示するネガ
タイプのものであってもよい。この場合の反射電子信号
強度を図５（ｂ）に示す。

【００５７】このような半導体集積回路装置によれば、
前記した効果に加えて、マークをネガタイプとするた
め、マーク構造の剥離が発生し難く、剥離した金属によ
るショート不良等の発生を抑制することができる。

【００５８】（実施の形態２）図６（ａ）は、本発明の
他の実施の形態である半導体集積回路装置の一例をその
位置合わせマークの部分について示した断面図であり、
図６（ｂ）は、図６（ａ）に示した位置合わせマークに
電子線を照射した場合の電子線走査位置に対する反射電
子信号の強度を示したグラフである。

【００５９】本実施の形態２の半導体集積回路装置は、
実施の形態１同様、半導体基板１上に公知の半導体集積
回路素子を形成し、半導体基板１上のいずれかの位置に
位置合わせマークを有するものである。半導体集積回路
素子についての説明は省略する。

【００６０】半導体基板１上に形成される位置合わせマ
ークは、半導体基板１上に形成された段差構造マーク７
と、その上に被覆した平坦化層１０とで構成される。

【００６１】段差構造マーク７は、開孔を有する下層８
と、上層９とで構成され、下層８および上層９はともに
酸化珪素あるいは窒化珪素を用いることができる。ま
た、上層９を省略することもできる。

【００６２】平坦化層１０は、段差構造マーク７よりも
二次電子放出係数の高い材料で構成され、アルミニウ
ム、タングステン、モリブデン、白金、ニッケル、タン
タル、ルテニウム、チタン、コバルト、パラジウム、
金、銅等またはこれらの合金を例示することができ、平
坦化の方法は、実施の形態１と同様に、膜付した後にＣ
ＭＰ法を用いて平坦化するか、あるいはエッチバック、
ＳＯＧ法等の平坦膜成膜法を用いて平坦膜を形成するこ
とができる。

【００６３】電子線４を位置合わせマークに照射する
と、電子線４は平坦化層１０を通過して段差構造マーク
７に到達し反射電子線を生じて、図６（ｂ）に示すよう
に反射電子信号が検出される。実施の形態１と同様に、
反射電子信号のエッジは比較的シャープに検出され、被
加工層の位置や歪みを精度よく測定することができる。

【００６４】位置合わせマークの製造工程および電子線
描画によるパターン形成工程は、実施の形態１と同様で
あるため説明を省略する。

【００６５】このような半導体集積回路装置およびその
製造方法によれば、位置合わせマークとして段差構造マ
ーク７を用いるため、実施の形態１で示した効果に加
え、たとえば、層間絶縁膜にビアホールを開孔した後に
金属配線を形成する工程等にも適用することが可能であ
る。

【００６６】なお、本実施の形態２の半導体集積回路装
置における段差構造マーク７は、凹部をマークとする例
について説明したが、図７（ａ）に示すように、凸部を
マークとするものであってもよい。この場合の反射電子
信号強度を図７（ｂ）に示す。

【００６７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６８】たとえば、上記実施の形態１または２で
は、マークを形成する部材と平坦化層を形成する部材が
各々金属あるいは誘電体である例を示したが、各々金属
・金属の組合せあるいは誘電体・誘電体の組合せであっ
てもよい。さらに、半導体をいずれかの層と置き換えて
もよい。ただし、これらの平坦化層とマークを形成する
層とは分子量が異なっているものであることが好まし
い。

【００６９】また、電子線描画装置によりパターニング
される被加工層は、平坦化層自体が被加工層であっても
よく、平坦化層の上に形成した薄膜が被加工層であって
もよい。

【００７０】さらに、上記実施の形態１または２では、
マーク構造あるいは段差構造マークを形成した後に、平
坦膜となる誘電体膜あるいは金属膜を形成し、ＣＭＰ技
術等により平坦化する例について示したが、平坦膜を形
成した後にマーク構造あるいは段差構造マークを形成す
るためのエッチングを平坦膜に施し、そのエッチング部
分にマーク構造あるいは段差構造マークを構成する金属
あるいは誘電体を平坦に形成してもよい。また、この上
層にさらに金属層あるいは誘電体層を形成してもよく、
その表面が平坦である限りは本発明の概念に含まれるこ
とはいうまでもない。

【００７１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００７２】（１）位置合わせマークの表面を平坦にす
るため、電子線リソグラフィにおけるパターニングの位
置合わせに際して、位置合わせマークの検出信号に含ま
れる誤差信号を小さくすることができ、合わせマークの
検出を精度よく行うことができる。その結果、パターニ
ングのずれを防止し、リソグラフィの重ね合わせ精度を
向上することができる。

【００７３】（２）位置合わせマークとして、被加工層
に形成したマーク構造の上を平坦膜で覆ったもの、ある
いは、被加工層に形成した段差構造マークの上を平坦膜
で覆ったものとするため、金属膜のエッチングによる配
線形成工程、誘電体膜のスルーホール形成工程等各種の
工程を電子線リソグラフィにより行う場合に適用するこ
とが可能となる。

【００７４】（３）マーク構造を平坦膜よりも二次電子
放出係数の高い材料とするとともに、その場合の平坦膜
をシリコン酸化物またはシリコン窒化物からなる誘電体
膜とし、あるいは、段差構造マークをシリコン酸化物ま
たはシリコン窒化物からなる誘電体とするとともに、そ
の場合の平坦膜を段差構造マークよりも二次電子放出係
数の高い材料とするため、マークを構成する物質と平坦
膜を構成する物質とに分子量の相違を持たせることがで
き、位置合わせマークの外側と内側に反射電子強度の大
きな相違、すなわち明瞭なコントラストを発生させるこ
とができる。その結果、位置合わせマークの検出感度を
向上させることができる。

【００７５】（４）被加工層の歪みを検出し、その歪み
を補償するようにパターンを補正するため、半導体基板
に反りあるいは伸縮等が発生していても、パターンずれ
を最小限に抑えることができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の一例をその位置合わせマークの部分につ
いて示した断面図であり、（ｂ）は、（ａ）に示した位
置合わせマークに電子線を照射した場合の電子線走査位
置に対する反射電子信号の強度を示したグラフである。

【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例をその位置合わせマークの部分につ
いて示した断面図である。

【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程の一例をその位置合わせマークの部分につ
いて示した断面図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程に用いる電子線描画装置の概要を示した概
念図である。

【図５】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の他の例をその位置合わせマークの部分に
ついて示した断面図であり、（ｂ）は、（ａ）に示した
位置合わせマークに電子線を照射した場合の電子線走査
位置に対する反射電子信号の強度を示したグラフであ
る。

【図６】（ａ）は、本発明の他の実施の形態である半導
体集積回路装置の一例をその位置合わせマークの部分に
ついて示した断面図であり、（ｂ）は、（ａ）に示した
位置合わせマークに電子線を照射した場合の電子線走査
位置に対する反射電子信号の強度を示したグラフであ
る。

【図７】（ａ）は、本発明の他の実施の形態である半導
体集積回路装置の他の例をその位置合わせマークの部分
について示した断面図であり、（ｂ）は、（ａ）に示し
た位置合わせマークに電子線を照射した場合の電子線走
査位置に対する反射電子信号の強度を示したグラフであ
る。

【図８】（ａ）は、表面を平坦化しない場合の位置合わ
せマークの部分について示した断面図であり、（ｂ）
は、（ａ）に示した位置合わせマークに電子線を照射し
た場合の電子線走査位置に対する反射電子信号の強度を
示したグラフである。

【符号の説明】

１ 半導体基板 ２ マーク構造 ３ 平坦化層 ４ 電子線 ５ 凸部 ６ 誘電体膜 ７ 段差構造マーク ８ 下層 ９ 上層 １０ 平坦化層 ４１ 高圧電源 ４２ フィラメント ４３ 集束レンズ ４４ 絞り ４５ ブランキングプレート ４６ 偏向系 ４７ 対物レンズ ４８ ウェハ ４９ モータ ５０ ステージ ５１ レーザ干渉計 ５２ 試料交換室 ５３ 真空排気系 ５４ 制御系 ５５ コンピュータ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面上に形成された電極、
   配線、接続孔その他半導体集積回路装置を構成する部材
   のうちいずれかの部材が、電子線の直接描画による電子
   線リソグラフィによって形成される部材である半導体集
   積回路装置であって、 前記電子線リソグラフィによって形成される部材となる
   被加工層は、その一部あるいはその下層に前記電子線の
   描画によるパターンの形成位置を特定するための位置合
   わせマークを有し、 前記位置合わせマークは、その表面が平坦な構造になっ
   ていることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記位置合わせマークは、前記被加工層に形成したマー
   ク構造を平坦膜で覆ったものであることを特徴とする半
   導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置であ
   って、 前記平坦膜は、シリコン酸化物またはシリコン窒化物か
   らなる誘電体膜であり、 前記マーク構造は、前記平坦膜よりも二次電子放出係数
   の高い金属からなることを特徴とする半導体集積回路装
   置。
4. 【請求項４】 請求項１記載の半導体集積回路装置であ
   って、 前記位置合わせマークは、前記被加工層に形成した段差
   構造マークの上を平坦膜で覆ったものであることを特徴
   とする半導体集積回路装置。
5. 【請求項５】 請求項４記載の半導体集積回路装置であ
   って、 前記段差構造マークは、シリコン酸化物またはシリコン
   窒化物からなる誘電体であり、 前記平坦膜は、前記段差構造マークよりも二次電子放出
   係数の高い金属からなることを特徴とする半導体集積回
   路装置。
6. 【請求項６】 半導体基板主面上の被加工層に設けた位
   置合わせマークを参照してパターン形成位置を特定し、
   パターンを電子線の直接描画により形成する電子線リソ
   グラフィ工程を有する半導体集積回路装置の製造方法で
   あって、 （ａ）前記電子線リソグラフィ工程により加
   工が施される前記被加工層の前記位置合わせマークの表
   面を平坦化する工程と、（ｂ）前記平坦化された前記位
   置合わせマークに電子線を照射し、その電子線の反射電
   子により前記被加工層の座標を検出する工程と、 を含むことを特徴とする半導体集積回路装置の製造方
   法。
7. 【請求項７】 請求項６記載の半導体集積回路装置の製
   造方法であって、 検出された前記座標に基づき前記被加工層の歪みを検出
   し、その歪みを補償するように前記パターンを補正する
   工程を有することを特徴とする半導体集積回路装置の製
   造方法。