JPH09246393A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
- Publication number
- JPH09246393A JPH09246393A JP8079282A JP7928296A JPH09246393A JP H09246393 A JPH09246393 A JP H09246393A JP 8079282 A JP8079282 A JP 8079282A JP 7928296 A JP7928296 A JP 7928296A JP H09246393 A JPH09246393 A JP H09246393A
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- JP
- Japan
- Prior art keywords
- cell
- cells
- standard cell
- semiconductor integrated
- standard
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スタンダードセル内の素子サイズを容易に
増大させること。 【解決手段】 複数のスタンダードセルの内の素子サイ
ズ増大を行なうべき特定のスタンダードセルに対して上
記スタンダードセルの配列方向と直交する方向にサイズ
増大用の追加セルを隣接して配置する。
増大させること。 【解決手段】 複数のスタンダードセルの内の素子サイ
ズ増大を行なうべき特定のスタンダードセルに対して上
記スタンダードセルの配列方向と直交する方向にサイズ
増大用の追加セルを隣接して配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、スタンダードセル
方式により半導体集積回路のレイアウト設計を行なう方
法に係り、特に配置、配線の後にスタンダードセルを移
動させることなく特定のスタンダードセル内の素子サイ
ズを増大できるようにした半導体集積回路のレイアウト
方法に関するものである。
方式により半導体集積回路のレイアウト設計を行なう方
法に係り、特に配置、配線の後にスタンダードセルを移
動させることなく特定のスタンダードセル内の素子サイ
ズを増大できるようにした半導体集積回路のレイアウト
方法に関するものである。
【０００２】
【従来の技術】従来のスタンダードセル方式による半導
体集積回路のレイアウト設計では、例えば、図５に示す
ようにスタンダードセル１Ａ、１Ｂ、１Ｃ、１Ｄ、・・
・・を横一列に配列して形成したセル列を複数個設け、
その複数のセル列の相互間の領域を配線チャネルとして
配線を行なっている。
体集積回路のレイアウト設計では、例えば、図５に示す
ようにスタンダードセル１Ａ、１Ｂ、１Ｃ、１Ｄ、・・
・・を横一列に配列して形成したセル列を複数個設け、
その複数のセル列の相互間の領域を配線チャネルとして
配線を行なっている。
【０００３】図５において、２ＡはＡＬ（アルミニウ
ム）の信号線、２ＢはＡＬのＶｄｄ用電源線、２ＣはＡ
ＬのＶｓｓ用電源線、２ＤはＡＬの信号線である。３Ａ
はポリシリコンの信号線、３Ｂはポリシリコンのゲート
電極である。４はＰ型ＭＯＳトランジスタＭＰ１のドレ
イン、ソースを形成するためのＰ型拡散領域、５はＮ型
ＭＯＳトランジスタＭＮ１のドレイン、ソースを形成す
るためのＮ型拡散領域である。また、６はコンタクトで
ある。なお、半導体基板がＮ型の場合は、Ｎ型拡散領域
５の部分にＰウエルが形成され、Ｐ型の場合はＰ型拡散
領域４の部分にＮウエルが形成されるが、図示しなかっ
た。また、ＡＬの信号線２Ａ、２Ｄ、電源線２Ｂ、２Ｃ
は製造上では最も上層に形成されるものであるが、図５
ではレイアウト関係が明らかになることを優先して表示
するために、最も下層に表示した。これは、以後説明す
る図７、図１、図３についても同様である。
ム）の信号線、２ＢはＡＬのＶｄｄ用電源線、２ＣはＡ
ＬのＶｓｓ用電源線、２ＤはＡＬの信号線である。３Ａ
はポリシリコンの信号線、３Ｂはポリシリコンのゲート
電極である。４はＰ型ＭＯＳトランジスタＭＰ１のドレ
イン、ソースを形成するためのＰ型拡散領域、５はＮ型
ＭＯＳトランジスタＭＮ１のドレイン、ソースを形成す
るためのＮ型拡散領域である。また、６はコンタクトで
ある。なお、半導体基板がＮ型の場合は、Ｎ型拡散領域
５の部分にＰウエルが形成され、Ｐ型の場合はＰ型拡散
領域４の部分にＮウエルが形成されるが、図示しなかっ
た。また、ＡＬの信号線２Ａ、２Ｄ、電源線２Ｂ、２Ｃ
は製造上では最も上層に形成されるものであるが、図５
ではレイアウト関係が明らかになることを優先して表示
するために、最も下層に表示した。これは、以後説明す
る図７、図１、図３についても同様である。
【０００４】ここでは、スタンダードセル１Ｂとして、
図６に示したＣＭＯＳ回路（バッファ）を実現するセル
とする。このように、電源線２Ｂ、２Ｃの間に、ＭＯＳ
トランジスタＭＰ１、ＭＮ１を配置することにより、ス
タンダードセル１Ｂが構成されている。
図６に示したＣＭＯＳ回路（バッファ）を実現するセル
とする。このように、電源線２Ｂ、２Ｃの間に、ＭＯＳ
トランジスタＭＰ１、ＭＮ１を配置することにより、ス
タンダードセル１Ｂが構成されている。
【０００５】ところで、このようなスタンダードセルを
用いた半導体集積回路において、その配置、配線が終了
した後に、そのスタンダードセル１Ｂ内のＣＭＯＳ回路
のサイズ（Ｗ／Ｌのこと。なお、ＷはＭＯＳトランジス
タのチャネル幅、Ｌはチャネル長である。）を増大させ
るとき、従来では、図７に示すように構成していた。す
なわち、スタンダードセルの並びの方向に沿って複数の
ＣＭＯＳ回路を並列配置することにより、実質的にサイ
ズ（Ｗ／Ｌ）を増大した構成のＣＭＯＳ回路のスタンダ
ードセル１Ｂ’を得ていた。
用いた半導体集積回路において、その配置、配線が終了
した後に、そのスタンダードセル１Ｂ内のＣＭＯＳ回路
のサイズ（Ｗ／Ｌのこと。なお、ＷはＭＯＳトランジス
タのチャネル幅、Ｌはチャネル長である。）を増大させ
るとき、従来では、図７に示すように構成していた。す
なわち、スタンダードセルの並びの方向に沿って複数の
ＣＭＯＳ回路を並列配置することにより、実質的にサイ
ズ（Ｗ／Ｌ）を増大した構成のＣＭＯＳ回路のスタンダ
ードセル１Ｂ’を得ていた。
【０００６】図８はそのスンダードセル１Ｂ’の等価回
路を示す図であり、トランジスタＭＰ１とＭＮ１からな
るＣＭＯＳ回路に、並列に、ＭＰ２とＭＮ２、ＭＰ３と
ＭＮ３、ＭＰ４とＭＮ４、およびＭＰ５とＭＮ５からな
る各々のＣＭＯＳ回路を追加接続することにより、実質
的にサイズ（Ｗ／Ｌ）が増大し、全体として１つと見な
せるＣＭＯＳ回路を実現したものである。
路を示す図であり、トランジスタＭＰ１とＭＮ１からな
るＣＭＯＳ回路に、並列に、ＭＰ２とＭＮ２、ＭＰ３と
ＭＮ３、ＭＰ４とＭＮ４、およびＭＰ５とＭＮ５からな
る各々のＣＭＯＳ回路を追加接続することにより、実質
的にサイズ（Ｗ／Ｌ）が増大し、全体として１つと見な
せるＣＭＯＳ回路を実現したものである。
【０００７】
【発明が解決しようとする課題】しかし、このようなレ
イアウト方法では、サイズを増大したスタンダードセル
１Ｂ’を改めて作成する必要があるばかりでなく、配
置、配線の処理を行なった後にこれを行なう場合には、
このスタンダードセル１Ｂ’を挿入するために、周辺の
スタンダードセル１Ａ、１Ｃ、１Ｄ、・・・等を移動さ
せて、配置、配線をやり直す必要があり、非常に手間が
かかっていた。
イアウト方法では、サイズを増大したスタンダードセル
１Ｂ’を改めて作成する必要があるばかりでなく、配
置、配線の処理を行なった後にこれを行なう場合には、
このスタンダードセル１Ｂ’を挿入するために、周辺の
スタンダードセル１Ａ、１Ｃ、１Ｄ、・・・等を移動さ
せて、配置、配線をやり直す必要があり、非常に手間が
かかっていた。
【０００８】本発明の目的は、以上のような問題を解決
し、スタンダードセルの素子サイズを増大させるとき、
新たなスタンダードセルの作成を必要とせず、しかも配
置、配線の後であっても自由・簡単にこれを実現できる
ようにした半導体集積回路のレイアウト方法を提供する
ことである。
し、スタンダードセルの素子サイズを増大させるとき、
新たなスタンダードセルの作成を必要とせず、しかも配
置、配線の後であっても自由・簡単にこれを実現できる
ようにした半導体集積回路のレイアウト方法を提供する
ことである。
【０００９】
【課題を解決するための手段】第１の発明は、１方向に
複数のスタンダードセルを配列して形成したセル列を複
数個配置し、該セル列の相互間の領域を配線チャネルと
して配線を行なう半導体集積回路のレイアウト方法にお
いて、上記複数のスタンダードセルの内の素子サイズ増
大を行なうべき特定のスタンダードセルに対して上記ス
タンダードセルの配列方向と直交する方向にサイズ増大
用の追加セルを隣接して配置することを特徴とする半導
体集積回路のレイアウト方法として構成した。
複数のスタンダードセルを配列して形成したセル列を複
数個配置し、該セル列の相互間の領域を配線チャネルと
して配線を行なう半導体集積回路のレイアウト方法にお
いて、上記複数のスタンダードセルの内の素子サイズ増
大を行なうべき特定のスタンダードセルに対して上記ス
タンダードセルの配列方向と直交する方向にサイズ増大
用の追加セルを隣接して配置することを特徴とする半導
体集積回路のレイアウト方法として構成した。
【００１０】第２の発明は、第１の発明において、上記
追加セルをＭＯＳトランジスタとして、該ＭＯＳトラン
ジスタのゲート電極および拡散領域を、上記特定のスタ
ンダードセル内の素子サイズ増大を行なうべきＭＯＳト
ランジスタのゲート電極および拡散領域と連続させたこ
とを特徴とする半導体集積回路のレイアウト方法として
構成した。
追加セルをＭＯＳトランジスタとして、該ＭＯＳトラン
ジスタのゲート電極および拡散領域を、上記特定のスタ
ンダードセル内の素子サイズ増大を行なうべきＭＯＳト
ランジスタのゲート電極および拡散領域と連続させたこ
とを特徴とする半導体集積回路のレイアウト方法として
構成した。
【００１１】
【発明の実施の形態】図１は本発明の１つの実施の形態
を示す半導体集積回路のレイアウトを示す図、図２はこ
の実施の形態で使用する追加セルのレイアウトを示す図
である。前述した図５におけるものと同一のものには同
一の符号を付した。
を示す半導体集積回路のレイアウトを示す図、図２はこ
の実施の形態で使用する追加セルのレイアウトを示す図
である。前述した図５におけるものと同一のものには同
一の符号を付した。
【００１２】この実施の形態では、スタンダードセル１
ＢのＰ型拡散領域４の図１における上方向（上側の配線
チャネル方向）に、図２の（ａ）に示した追加セル７を
必要な複数段（図１では３段）だけ連続して配置し、ま
たＮ型拡散領域５の図１における下方向（下側の配線チ
ャネル方向）に図２の（ｂ）に示した追加セル８を必要
な複数段（図１では３段）だけ連続して配置する。な
お、追加セル７はドレイン、ソースを形成するためのＰ
型拡散領域９とポリシリコンのゲート電極１０をもつＰ
ＭＯＳトランジスタであり、追加セル８はドレイン、ソ
ースを形成するためのＮ型拡散領域１１とポリシリコン
ゲート電極１２をもつＮＭＯＳトランジスタである。
ＢのＰ型拡散領域４の図１における上方向（上側の配線
チャネル方向）に、図２の（ａ）に示した追加セル７を
必要な複数段（図１では３段）だけ連続して配置し、ま
たＮ型拡散領域５の図１における下方向（下側の配線チ
ャネル方向）に図２の（ｂ）に示した追加セル８を必要
な複数段（図１では３段）だけ連続して配置する。な
お、追加セル７はドレイン、ソースを形成するためのＰ
型拡散領域９とポリシリコンのゲート電極１０をもつＰ
ＭＯＳトランジスタであり、追加セル８はドレイン、ソ
ースを形成するためのＮ型拡散領域１１とポリシリコン
ゲート電極１２をもつＮＭＯＳトランジスタである。
【００１３】図３は、具体的なレイアウト結果を示す図
である。このように、スタンダードセル１Ｂに対して、
スタンダードセルの並びの方向と直交する方向に、追加
セル７や追加セル８を連続配置すると、ポリシリコンの
ゲート電極３Ｂ（１０、１２）を上下方向に連続延長し
たパターンとなり、ゲート幅Ｗが追加セル７、８の数だ
けそのまま広がる形となり、サイズ（Ｗ／Ｌ）が増大す
る。図４は等価回路を示す図である。
である。このように、スタンダードセル１Ｂに対して、
スタンダードセルの並びの方向と直交する方向に、追加
セル７や追加セル８を連続配置すると、ポリシリコンの
ゲート電極３Ｂ（１０、１２）を上下方向に連続延長し
たパターンとなり、ゲート幅Ｗが追加セル７、８の数だ
けそのまま広がる形となり、サイズ（Ｗ／Ｌ）が増大す
る。図４は等価回路を示す図である。
【００１４】
【発明の効果】以上から本発明の半導体集積回路のレイ
アウト方法によれば、配置配線済みの特定のスタンダー
ドセル内の素子サイズを増大させる必要があるとき、そ
の配置配線済みの特定のスタンダードセルに対して単に
追加セルを連続配置することによりそれが可能となり、
改めてスタンダードセルを作成することや、配置配線済
みの別のスタンダードセルや配線を移動させることは必
要なくなるという利点がある。
アウト方法によれば、配置配線済みの特定のスタンダー
ドセル内の素子サイズを増大させる必要があるとき、そ
の配置配線済みの特定のスタンダードセルに対して単に
追加セルを連続配置することによりそれが可能となり、
改めてスタンダードセルを作成することや、配置配線済
みの別のスタンダードセルや配線を移動させることは必
要なくなるという利点がある。
【図１】 本発明の１つの実施の形態の半導体集積回路
のレイアウトを示す図である。
のレイアウトを示す図である。
【図２】 図１の追加セルのレイアウトを示す図であ
る。
る。
【図３】 図１のレイアウトに図２の追加セルを組み込
んだ具体的なレイアウトを示す図である。
んだ具体的なレイアウトを示す図である。
【図４】 図３に示したサイズを増大したスタンダード
セルの等価回路図である。
セルの等価回路図である。
【図５】 従来の半導体集積回路のレイアウトを示す図
である。
である。
【図６】 図５のレイアウトのスタンダードセル１Ｂの
等価回路図である。
等価回路図である。
【図７】 図５のレイアウトのスタンダードセル１Ｂの
サイズを増大した場合のレイアウトを示す図である。
サイズを増大した場合のレイアウトを示す図である。
【図８】 図７のスタンダードセル１Ｂ’の等価回路で
ある。
ある。
１Ａ、１Ｂ、１Ｂ’、１Ｃ、１Ｄ：スタンダードセル、
２Ａ、２Ｄ：ＡＬの信号線、２Ｂ：ＡＬのＶｄｄ電源
線、２Ｃ：ＡＬのＶｓｓ電源線、３Ａ：ポリシリコンの
信号線、３Ｂ：ポリシリコンのゲート電極、４：Ｐ型拡
散領域、５：Ｎ型拡散領域、６：コンタクト、７、８：
追加セル、９：Ｐ型拡散領域、１０：ポリシリコンのゲ
ート電極、１１：Ｎ型拡散領域、１２：ポリシリコンの
ゲート電極。
２Ａ、２Ｄ：ＡＬの信号線、２Ｂ：ＡＬのＶｄｄ電源
線、２Ｃ：ＡＬのＶｓｓ電源線、３Ａ：ポリシリコンの
信号線、３Ｂ：ポリシリコンのゲート電極、４：Ｐ型拡
散領域、５：Ｎ型拡散領域、６：コンタクト、７、８：
追加セル、９：Ｐ型拡散領域、１０：ポリシリコンのゲ
ート電極、１１：Ｎ型拡散領域、１２：ポリシリコンの
ゲート電極。
Claims (2)
- 【請求項１】１方向に複数のスタンダードセルを配列し
て形成したセル列を複数個配置し、該セル列の相互間の
領域を配線チャネルとして配線を行なう半導体集積回路
のレイアウト方法において、 上記複数のスタンダードセルの内の素子サイズ増大を行
なうべき特定のスタンダードセルに対して上記スタンダ
ードセルの配列方向と直交する方向にサイズ増大用の追
加セルを隣接して配置することを特徴とする半導体集積
回路のレイアウト方法。 - 【請求項２】上記追加セルをＭＯＳトランジスタとし
て、該ＭＯＳトランジスタのゲート電極および拡散領域
を、上記特定のスタンダードセル内の素子サイズ増大を
行なうべきＭＯＳトランジスタのゲート電極および拡散
領域と連続させたことを特徴とする請求項１に記載の半
導体集積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8079282A JPH09246393A (ja) | 1996-03-08 | 1996-03-08 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8079282A JPH09246393A (ja) | 1996-03-08 | 1996-03-08 | 半導体集積回路のレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246393A true JPH09246393A (ja) | 1997-09-19 |
Family
ID=13685517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8079282A Withdrawn JPH09246393A (ja) | 1996-03-08 | 1996-03-08 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016144213A (ja) * | 2015-02-02 | 2016-08-08 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | ラッチを用いたレーザ検出器及びそれを含む半導体装置 |
-
1996
- 1996-03-08 JP JP8079282A patent/JPH09246393A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016144213A (ja) * | 2015-02-02 | 2016-08-08 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | ラッチを用いたレーザ検出器及びそれを含む半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |