JPH09246532A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH09246532A JPH09246532A JP8057403A JP5740396A JPH09246532A JP H09246532 A JPH09246532 A JP H09246532A JP 8057403 A JP8057403 A JP 8057403A JP 5740396 A JP5740396 A JP 5740396A JP H09246532 A JPH09246532 A JP H09246532A
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- layer
- conductivity type
- type transistor
- carrier
- forming
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Abstract
(57)【要約】
【課題】 相補型ＦＥＴを有する化合物半導体装置の製
造方法の改善に関する。 【解決手段】 基板11表面の逆導電型トランジスタを形
成する領域に予め凹部11ｃを形成し、一導電型トランジ
スタを構成する層12〜15を基板11ｃ上に積層し、その上
にエッチングストッパ層16を形成し、その上に逆導電型
トランジスタを構成する層17〜20を積層する工程と、凹
部11ｃの形成領域にマスクＭを形成し、逆導電型トラン
ジスタを構成する層17〜20を選択的にエッチング・除去
して平坦化し、凹部11ｃの形成領域の逆導電型トランジ
スタを構成する層17〜20上に電極19ａ，20ａ，20ｂを形
成して逆導電型トランジスタを形成し、凹部11ｃの形成
領域以外の一導電型トランジスタを構成する層12〜15に
電極14ａ，15ａ，15ｂを形成して一導電型トランジスタ
を形成すること。
造方法の改善に関する。 【解決手段】 基板11表面の逆導電型トランジスタを形
成する領域に予め凹部11ｃを形成し、一導電型トランジ
スタを構成する層12〜15を基板11ｃ上に積層し、その上
にエッチングストッパ層16を形成し、その上に逆導電型
トランジスタを構成する層17〜20を積層する工程と、凹
部11ｃの形成領域にマスクＭを形成し、逆導電型トラン
ジスタを構成する層17〜20を選択的にエッチング・除去
して平坦化し、凹部11ｃの形成領域の逆導電型トランジ
スタを構成する層17〜20上に電極19ａ，20ａ，20ｂを形
成して逆導電型トランジスタを形成し、凹部11ｃの形成
領域以外の一導電型トランジスタを構成する層12〜15に
電極14ａ，15ａ，15ｂを形成して一導電型トランジスタ
を形成すること。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体装置の
製造方法に関し、より詳しくは、ｎチャネルトランジス
タとｐチャネルトランジスタとを有する相補型ＦＥＴ
（電界効果型トランジスタ）の平坦化を目的とする。近
年、待機時の消費電力の少ない相補型ＦＥＴの需要が高
い。現在、相補型ＦＥＴの主流はＳｉをベースにしたＣ
ＭＯＳ（Complementary ＭＯＳ）であるが、この相補型
ＦＥＴを電子移動度が大きく、ｎ型素子の特性が高い化
合物半導体で行いたいという要求が高まってきている。
製造方法に関し、より詳しくは、ｎチャネルトランジス
タとｐチャネルトランジスタとを有する相補型ＦＥＴ
（電界効果型トランジスタ）の平坦化を目的とする。近
年、待機時の消費電力の少ない相補型ＦＥＴの需要が高
い。現在、相補型ＦＥＴの主流はＳｉをベースにしたＣ
ＭＯＳ（Complementary ＭＯＳ）であるが、この相補型
ＦＥＴを電子移動度が大きく、ｎ型素子の特性が高い化
合物半導体で行いたいという要求が高まってきている。
【０００２】
【従来の技術】以下で従来例に係る化合物半導体装置に
ついて図面を参照しながら説明する。この化合物半導体
装置は、図５に示すような相補型のＨＥＭＴ（High Ele
ctronMobility Transistors）である。図５において、
１は相補型ＨＥＭＴのｎチャンネルトランジスタとｐチ
ャネルトランジスタとで共通する半絶縁性のSi-GaAs 基
板、２はSi-GaAs 基板上に形成された共通のバッファ層
となるGaAsバッファ層である。
ついて図面を参照しながら説明する。この化合物半導体
装置は、図５に示すような相補型のＨＥＭＴ（High Ele
ctronMobility Transistors）である。図５において、
１は相補型ＨＥＭＴのｎチャンネルトランジスタとｐチ
ャネルトランジスタとで共通する半絶縁性のSi-GaAs 基
板、２はSi-GaAs 基板上に形成された共通のバッファ層
となるGaAsバッファ層である。
【０００３】３はi-InGaAs層で、ｎチャネルトランジス
タの電子走行層となる。４はi-InGaAs層上に形成された
n-AlGaAs層で、ｎチャネルトランジスタの電子供給層と
なる。５はn-AlGaAs層４上に形成されたn-GaAs層で、ｎ
チャネルトランジスタのソース／ドレインのコンタクト
層となる。なお、n-AlGaAs層４上にはタングステンシリ
サイドからなるゲート電極４ａが形成され、ゲート電極
４ａの両側方のn-GaAs層５上にはAu/Ge 構造のソース／
ドレイン電極５ａ，５ｂが形成されている。
タの電子走行層となる。４はi-InGaAs層上に形成された
n-AlGaAs層で、ｎチャネルトランジスタの電子供給層と
なる。５はn-AlGaAs層４上に形成されたn-GaAs層で、ｎ
チャネルトランジスタのソース／ドレインのコンタクト
層となる。なお、n-AlGaAs層４上にはタングステンシリ
サイドからなるゲート電極４ａが形成され、ゲート電極
４ａの両側方のn-GaAs層５上にはAu/Ge 構造のソース／
ドレイン電極５ａ，５ｂが形成されている。
【０００４】また、１０は製造の際のエッチングにおけ
るエッチングストッパとなるInGaP層であって、６はｎ
チャネルトランジスタ領域以外のn-GaAs層５上に形成さ
れたi-GaAs層、７はi-GaAs層２６上に形成されたi-InGa
As層で、ｐチャネルトランジスタの正孔走行層となる。
さらに８はi-InGaAs層７上に形成されたp-AlGaAs層で、
ｐチャネルトランジスタの正孔供給層となる。
るエッチングストッパとなるInGaP層であって、６はｎ
チャネルトランジスタ領域以外のn-GaAs層５上に形成さ
れたi-GaAs層、７はi-GaAs層２６上に形成されたi-InGa
As層で、ｐチャネルトランジスタの正孔走行層となる。
さらに８はi-InGaAs層７上に形成されたp-AlGaAs層で、
ｐチャネルトランジスタの正孔供給層となる。
【０００５】９はp-AlGaAs層８上に形成されたp-GaAs層
で、ｐチャネルトランジスタのソース／ドレインのコン
タクト層となる。そして８ａはp-AlGaAs層８上に形成さ
れたＰチャネルトランジスタのゲート電極、９ａはp-Ga
As層９上に形成されたｐチャネルトランジスタのソース
電極、９ｂはp-GaAs層２９上に形成されたｐチャネルト
ランジスタのドレイン電極である。ゲート電極８ａはタ
ングステンシリサイドからなり、ソース／ドレイン電極
９ａ，９ｂはいずれもAu/Ge 構造である。
で、ｐチャネルトランジスタのソース／ドレインのコン
タクト層となる。そして８ａはp-AlGaAs層８上に形成さ
れたＰチャネルトランジスタのゲート電極、９ａはp-Ga
As層９上に形成されたｐチャネルトランジスタのソース
電極、９ｂはp-GaAs層２９上に形成されたｐチャネルト
ランジスタのドレイン電極である。ゲート電極８ａはタ
ングステンシリサイドからなり、ソース／ドレイン電極
９ａ，９ｂはいずれもAu/Ge 構造である。
【０００６】上記の相補型ＨＥＭＴの製造方法について
以下で図６を参照しながら説明する。図６は従来の相補
型ＨＥＭＴの製造方法を説明する断面図である。まず図
６（ａ）に示すように半絶縁性GaAs基板１上にGaAsバッ
ファ層２，i-InGaAs層３，n-AlGaAs層４，n-GaAs層５，
InGaＰ層１０，i-GaAs層６，i-InGaAs層７，p-AlGaAs層
８，p-GaAs層９をＭＯＶＰＥ（Metal Organic Vapor Ph
ase Epitaxy ）法で順次成長させる。
以下で図６を参照しながら説明する。図６は従来の相補
型ＨＥＭＴの製造方法を説明する断面図である。まず図
６（ａ）に示すように半絶縁性GaAs基板１上にGaAsバッ
ファ層２，i-InGaAs層３，n-AlGaAs層４，n-GaAs層５，
InGaＰ層１０，i-GaAs層６，i-InGaAs層７，p-AlGaAs層
８，p-GaAs層９をＭＯＶＰＥ（Metal Organic Vapor Ph
ase Epitaxy ）法で順次成長させる。
【０００７】なお、これらの層の膜厚はGaAsバッファ層
２が６０００Å，i-InGaAs層３が１４０Å，n-AlGaAs層
４が２５０Å，n-GaAs層５が５００Å，InGaＰ層１０が
２００Å、i-GaAs層６が１０００Å，i-InGaAs層７が１
４０Å，p-AlGaAs層８が３００Å，p-GaAs層９が５００
Åである。次に、SiO2からなるマスクＭを選択形成し、
これをマスクにして塩酸をエッチャントとして用いて、
ｎチャネル型トランジスタの形成領域にあるp-GaAs層
９，p-AlGaAs層８，i-InGaAs層７，i-GaAs層６を選択的
にエッチング・除去する。この際に、InGaＰ層１０はエ
ッチングストッパとして機能し、これより下の層はエッ
チングされない。InGaＰ層１０は、塩酸により除去され
る。
２が６０００Å，i-InGaAs層３が１４０Å，n-AlGaAs層
４が２５０Å，n-GaAs層５が５００Å，InGaＰ層１０が
２００Å、i-GaAs層６が１０００Å，i-InGaAs層７が１
４０Å，p-AlGaAs層８が３００Å，p-GaAs層９が５００
Åである。次に、SiO2からなるマスクＭを選択形成し、
これをマスクにして塩酸をエッチャントとして用いて、
ｎチャネル型トランジスタの形成領域にあるp-GaAs層
９，p-AlGaAs層８，i-InGaAs層７，i-GaAs層６を選択的
にエッチング・除去する。この際に、InGaＰ層１０はエ
ッチングストッパとして機能し、これより下の層はエッ
チングされない。InGaＰ層１０は、塩酸により除去され
る。
【０００８】これにより、同図（ｂ）に示すように、ｐ
チャネルトランジスタを形成する領域とｎチャネルトラ
ンジスタを形成する領域との間に段差Δａが形成され
る。この段差Δａは膜厚によって異なるが、およそ０．
５〜１μｍ程度になる。このようにして、ｐチャネルト
ランジスタを形成する領域にはこれに必要なp-GaAs層
９，p-AlGaAs層８，i-InGaAs層７，i-GaAs層６が残存し
ており、ｎチャネルトランジスタを形成する領域にはこ
れらの層がなく、ｎチャネルトランジスタを構成する際
に必要なi-InGaAs層３，n-AlGaAs層４，n-GaAs層５だけ
が残存している。
チャネルトランジスタを形成する領域とｎチャネルトラ
ンジスタを形成する領域との間に段差Δａが形成され
る。この段差Δａは膜厚によって異なるが、およそ０．
５〜１μｍ程度になる。このようにして、ｐチャネルト
ランジスタを形成する領域にはこれに必要なp-GaAs層
９，p-AlGaAs層８，i-InGaAs層７，i-GaAs層６が残存し
ており、ｎチャネルトランジスタを形成する領域にはこ
れらの層がなく、ｎチャネルトランジスタを構成する際
に必要なi-InGaAs層３，n-AlGaAs層４，n-GaAs層５だけ
が残存している。
【０００９】その後マスクＭを除去した後にゲート電極
４ａを形成する領域のn-GaAs層５に開口を形成し、ゲー
ト電極８ａを形成する領域のp-GaAs層９に開口を形成し
た後に、タングステンシリサイドからなるゲート電極４
ａ，８ａをリフトオフ法などで選択形成したのちに、A
u，Geを蒸着してソース電極５ａ，９ａ及びドレイン電
極５ｂ，９ｂを選択形成することにより、図５に示すよ
うな相補型のＨＥＭＴが形成される。
４ａを形成する領域のn-GaAs層５に開口を形成し、ゲー
ト電極８ａを形成する領域のp-GaAs層９に開口を形成し
た後に、タングステンシリサイドからなるゲート電極４
ａ，８ａをリフトオフ法などで選択形成したのちに、A
u，Geを蒸着してソース電極５ａ，９ａ及びドレイン電
極５ｂ，９ｂを選択形成することにより、図５に示すよ
うな相補型のＨＥＭＴが形成される。
【００１０】
【発明が解決しようとする課題】しかし、上記の製造方
法によれば、以下に示すような問題が生じる。すなわ
ち、相補型ＨＥＭＴを形成する際には、ｎチャネル型ト
ランジスタとｐチャネル型トランジスタとの間を接続す
る配線が必要となるが、これらの間にある段差が０．５
〜１μｍとなるので、微細化されたデバイスにとっては
急峻な段差となる。
法によれば、以下に示すような問題が生じる。すなわ
ち、相補型ＨＥＭＴを形成する際には、ｎチャネル型ト
ランジスタとｐチャネル型トランジスタとの間を接続す
る配線が必要となるが、これらの間にある段差が０．５
〜１μｍとなるので、微細化されたデバイスにとっては
急峻な段差となる。
【００１１】これにより、この急峻な段差にまたがる配
線を形成するのは断線などが生じるためきわめて困難で
あり、事実上上記の工程では実現できないほどであっ
た。本発明は、係る従来例の問題点に鑑みて創作された
ものであり、ｎチャネル型トランジスタとｐチャネル型
トランジスタとの段差を低減して平坦化を図ることによ
り、配線の断線その他の特性劣化が抑止された相補型の
化合物半導体装置の提供を目的とする。
線を形成するのは断線などが生じるためきわめて困難で
あり、事実上上記の工程では実現できないほどであっ
た。本発明は、係る従来例の問題点に鑑みて創作された
ものであり、ｎチャネル型トランジスタとｐチャネル型
トランジスタとの段差を低減して平坦化を図ることによ
り、配線の断線その他の特性劣化が抑止された相補型の
化合物半導体装置の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明は上記課題に鑑み
てなされたものであって、一導電型トランジスタと逆導
電型トランジスタとを有する相補型の電界効果型トラン
ジスタを備えた化合物半導体装置の製造方法であって、
基板11表面の逆導電型トランジスタを形成する領域に予
め凹部11ｃを形成する工程と、一導電型トランジスタを
構成する層12〜15を前記基板11ｃ上に積層する工程と、
その上にエッチングストッパ層16を形成する工程と、そ
の上に逆導電型トランジスタを構成する層17〜20を積層
する工程と、前記凹部11ｃの形成領域にマスクＭを形成
し、前記逆導電型トランジスタを構成する層17〜20を選
択的にエッチング・除去して平坦化する工程と、前記凹
部11ｃの形成領域の前記逆導電型トランジスタを構成す
る層17〜20上に電極19ａ，20ａ，20ｂを形成して前記逆
導電型トランジスタを形成し、前記凹部11ｃの形成領域
以外の前記一導電型トランジスタを構成する層12〜15に
電極14ａ，15ａ，15ｂを形成して前記一導電型トランジ
スタを形成する工程とを有することを特徴とする化合物
半導体装置の製造方法や、前記一導電型トランジスタを
構成する層は、一導電型のキャリアが走行する第１のキ
ャリア走行層13と、前記第１のキャリア走行層13上に形
成された第１のキャリア供給層14と、前記第１のキャリ
ア供給層14上に形成された第１のソース／ドレイン電極
15ａ，15ｂのコンタクト層15とを有し、前記逆導電型ト
ランジスタを構成する層は、逆導電型のキャリアが走行
する第２のキャリア走行層18と、前記第２のキャリア走
行層18上に形成された第２のキャリア供給層19と、前記
第２のキャリア供給層19上に形成された第２のソース／
ドレイン電極20ａ，20ｂのコンタクト層20とを有するこ
とを特徴とする本発明に係る化合物半導体装置の製造方
法や、前記凹部11ｃの深さは、前記逆導電型トランジス
タを構成する層12〜15の厚さと同一にし、かつ前記逆導
電型トランジスタと前記一導電型トランジスタとの段差
が１０nm以下になることを特徴とする本発明に係る化合
物半導体装置の製造方法や、前記一導電型／逆導電型の
キャリアにおいて、正孔を主キャリアとする部分のキャ
リア供給層はAlGaAs，キャリア走行層はInGaAsとし、電
子を主キャリアとする部分のキャリア供給層はInGaP も
しくはAlGaAs，キャリア走行層は／InGaAsとすることを
特徴とする本発明に係る化合物半導体装置の製造方法
や、前記エッチングストッパ層16としてInGaP もしくは
AlGaAsを用いることを特徴とする本発明に係る化合物半
導体装置の製造方法や、前記一導電型トランジスタを構
成する層、逆導電型トランジスタを構成する層は、ＭＯ
ＶＰＥ法若しくはＭＢＥ法を用いて成長させることを特
徴とする本発明に係る化合物半導体装置の製造方法によ
り、上記課題を解決するものである。
てなされたものであって、一導電型トランジスタと逆導
電型トランジスタとを有する相補型の電界効果型トラン
ジスタを備えた化合物半導体装置の製造方法であって、
基板11表面の逆導電型トランジスタを形成する領域に予
め凹部11ｃを形成する工程と、一導電型トランジスタを
構成する層12〜15を前記基板11ｃ上に積層する工程と、
その上にエッチングストッパ層16を形成する工程と、そ
の上に逆導電型トランジスタを構成する層17〜20を積層
する工程と、前記凹部11ｃの形成領域にマスクＭを形成
し、前記逆導電型トランジスタを構成する層17〜20を選
択的にエッチング・除去して平坦化する工程と、前記凹
部11ｃの形成領域の前記逆導電型トランジスタを構成す
る層17〜20上に電極19ａ，20ａ，20ｂを形成して前記逆
導電型トランジスタを形成し、前記凹部11ｃの形成領域
以外の前記一導電型トランジスタを構成する層12〜15に
電極14ａ，15ａ，15ｂを形成して前記一導電型トランジ
スタを形成する工程とを有することを特徴とする化合物
半導体装置の製造方法や、前記一導電型トランジスタを
構成する層は、一導電型のキャリアが走行する第１のキ
ャリア走行層13と、前記第１のキャリア走行層13上に形
成された第１のキャリア供給層14と、前記第１のキャリ
ア供給層14上に形成された第１のソース／ドレイン電極
15ａ，15ｂのコンタクト層15とを有し、前記逆導電型ト
ランジスタを構成する層は、逆導電型のキャリアが走行
する第２のキャリア走行層18と、前記第２のキャリア走
行層18上に形成された第２のキャリア供給層19と、前記
第２のキャリア供給層19上に形成された第２のソース／
ドレイン電極20ａ，20ｂのコンタクト層20とを有するこ
とを特徴とする本発明に係る化合物半導体装置の製造方
法や、前記凹部11ｃの深さは、前記逆導電型トランジス
タを構成する層12〜15の厚さと同一にし、かつ前記逆導
電型トランジスタと前記一導電型トランジスタとの段差
が１０nm以下になることを特徴とする本発明に係る化合
物半導体装置の製造方法や、前記一導電型／逆導電型の
キャリアにおいて、正孔を主キャリアとする部分のキャ
リア供給層はAlGaAs，キャリア走行層はInGaAsとし、電
子を主キャリアとする部分のキャリア供給層はInGaP も
しくはAlGaAs，キャリア走行層は／InGaAsとすることを
特徴とする本発明に係る化合物半導体装置の製造方法
や、前記エッチングストッパ層16としてInGaP もしくは
AlGaAsを用いることを特徴とする本発明に係る化合物半
導体装置の製造方法や、前記一導電型トランジスタを構
成する層、逆導電型トランジスタを構成する層は、ＭＯ
ＶＰＥ法若しくはＭＢＥ法を用いて成長させることを特
徴とする本発明に係る化合物半導体装置の製造方法によ
り、上記課題を解決するものである。
【００１３】引き続いて、本発明の作用効果について以
下で説明する。本発明によれば、例えば逆導電型トラン
ジスタを構成する層の厚み分の深さを有する凹部を基板
表面に予め形成し、その後一導電型トランジスタを構成
する層を基板上に積層し、その上にエッチングストッパ
層，逆導電型トランジスタを順次積層し、凹部の形成領
域にマスクを形成して逆導電型トランジスタを構成する
層を選択的にエッチング・除去して平坦化しているの
で、その後逆導電型トランジスタ、一導電型トランジス
タを凹部の形成領域、凹部の形成領域以外の領域にそれ
ぞれ形成することで、一導電型トランジスタと逆導電型
トランジスタとの間に従来生じていた段差をおよそ１０
nm以下に減少させる事が可能になる。
下で説明する。本発明によれば、例えば逆導電型トラン
ジスタを構成する層の厚み分の深さを有する凹部を基板
表面に予め形成し、その後一導電型トランジスタを構成
する層を基板上に積層し、その上にエッチングストッパ
層，逆導電型トランジスタを順次積層し、凹部の形成領
域にマスクを形成して逆導電型トランジスタを構成する
層を選択的にエッチング・除去して平坦化しているの
で、その後逆導電型トランジスタ、一導電型トランジス
タを凹部の形成領域、凹部の形成領域以外の領域にそれ
ぞれ形成することで、一導電型トランジスタと逆導電型
トランジスタとの間に従来生じていた段差をおよそ１０
nm以下に減少させる事が可能になる。
【００１４】これにより、従来急峻であったこの間の段
差によって、その後一導電型トランジスタ、逆導電型ト
ランジスタにまたがる配線を形成する際に、断線のおそ
れがないので、容易にこのような配線を形成することが
できるので、従来法では配線を形成することができなか
ったために事実上不可能であった積層型の化合物半導体
による相補型ＦＥＴを製造することが可能になる。
差によって、その後一導電型トランジスタ、逆導電型ト
ランジスタにまたがる配線を形成する際に、断線のおそ
れがないので、容易にこのような配線を形成することが
できるので、従来法では配線を形成することができなか
ったために事実上不可能であった積層型の化合物半導体
による相補型ＦＥＴを製造することが可能になる。
【００１５】
【発明の実施の形態】以下で、本発明の一実施形態に係
る相補型ＨＥＭＴの製造方法について図面を参照しなが
ら説明する。図１〜図４は本発明の実施形態に係る相補
型ＨＥＭＴの製造方法を説明する断面図である。
る相補型ＨＥＭＴの製造方法について図面を参照しなが
ら説明する。図１〜図４は本発明の実施形態に係る相補
型ＨＥＭＴの製造方法を説明する断面図である。
【００１６】まず、図１（ａ）に示すように３インチの
Siをドープしたn-GaAs 基板１１の（１００）面の２．
５°オフ面上にSiO2膜１１ａを形成し、フォトリソグラ
フィ法によってレジスト膜を選択形成し、これをマスク
にしてSiO2膜１１ａをエッチングしたのちにレジスト膜
を剥離し、SiO2膜１１ａに開口１１ｂを形成する。次
に、同図（ｂ）に示すようにこのSiO2膜１１ａをマスク
にし、硫酸をエッチャントとしてn-GaAs基板１１をウエ
ットエッチングする。すると、n-GaAs基板１１のエッチ
ングレートが（１００）面方向とそれに垂直な方向とで
異なるため、同図（ｂ）に示すようなゆるやかな段差を
持つ凹部１１ｃが形成される。
Siをドープしたn-GaAs 基板１１の（１００）面の２．
５°オフ面上にSiO2膜１１ａを形成し、フォトリソグラ
フィ法によってレジスト膜を選択形成し、これをマスク
にしてSiO2膜１１ａをエッチングしたのちにレジスト膜
を剥離し、SiO2膜１１ａに開口１１ｂを形成する。次
に、同図（ｂ）に示すようにこのSiO2膜１１ａをマスク
にし、硫酸をエッチャントとしてn-GaAs基板１１をウエ
ットエッチングする。すると、n-GaAs基板１１のエッチ
ングレートが（１００）面方向とそれに垂直な方向とで
異なるため、同図（ｂ）に示すようなゆるやかな段差を
持つ凹部１１ｃが形成される。
【００１７】この凹部１１ｃの深さは、後に形成するｐ
型トランジスタを構成する層の厚みの合計分と同じ４０
０nm程度にする。次いで、同図（ｃ）に示すようにこの
SiO2膜１１ａをウエットエッチングで除去する。次に、
ｐチャネルトランジスタ、ｎチャネルトランジスタを構
成する層を成長させる。この際の成長はＭＯＶＰＥ（Me
tal Organic Vapor Phase Epitaxy ）法で行い、成長炉
としては減圧横形炉を用いる。
型トランジスタを構成する層の厚みの合計分と同じ４０
０nm程度にする。次いで、同図（ｃ）に示すようにこの
SiO2膜１１ａをウエットエッチングで除去する。次に、
ｐチャネルトランジスタ、ｎチャネルトランジスタを構
成する層を成長させる。この際の成長はＭＯＶＰＥ（Me
tal Organic Vapor Phase Epitaxy ）法で行い、成長炉
としては減圧横形炉を用いる。
【００１８】III 族原料として、GaについてはＴＭＧ
（トリメチルガリウム）、ＴＥＧ（トリエチルガリウ
ム）を用い、InについてはＴＭＩ（トリメチルインジウ
ム），またAlについてはＴＭＡ（トリメチルアルミニウ
ム）を用いる。また、Ｖ族原料はAsについてはＡｓＨ3
（アルシン）を用い、ＰについてはＰＨ3 （ホスフィ
ン）を用いる。さらに成長圧力と温度はそれぞれ７６To
rrと６６０℃としている。
（トリメチルガリウム）、ＴＥＧ（トリエチルガリウ
ム）を用い、InについてはＴＭＩ（トリメチルインジウ
ム），またAlについてはＴＭＡ（トリメチルアルミニウ
ム）を用いる。また、Ｖ族原料はAsについてはＡｓＨ3
（アルシン）を用い、ＰについてはＰＨ3 （ホスフィ
ン）を用いる。さらに成長圧力と温度はそれぞれ７６To
rrと６６０℃としている。
【００１９】以上の条件下で、図２（ａ）に示すよう
に、GaAsバッファ層１２，i-InGaAs層１３，n-AlGaAs層
１４，n-GaAs層１５，InGaP 層１６を順次成長させた後
に、引き続いてi-GaAs層１７，i-InGaAs層１８，p-AlGa
As層１９，p-GaAs層２０，n-GaAs層２１を順次成長させ
る。上記の層のうち、GaAsバッファ層１２はｎチャネル
トランジスタ、ｐチャネルトランジスタの共通のバッフ
ァ層であって、i-InGaAs層１３，n-AlGaAs層１４，n-Ga
As層１５はｎチャネルトランジスタを構成する層であ
る。InGaP 層１６はエッチングストッパとなる層であっ
てi-GaAs層１７，i-InGaAs層１８，p-AlGaAs層１９，p-
GaAs層２０はｐチャネルトランジスタを構成する層であ
る。
に、GaAsバッファ層１２，i-InGaAs層１３，n-AlGaAs層
１４，n-GaAs層１５，InGaP 層１６を順次成長させた後
に、引き続いてi-GaAs層１７，i-InGaAs層１８，p-AlGa
As層１９，p-GaAs層２０，n-GaAs層２１を順次成長させ
る。上記の層のうち、GaAsバッファ層１２はｎチャネル
トランジスタ、ｐチャネルトランジスタの共通のバッフ
ァ層であって、i-InGaAs層１３，n-AlGaAs層１４，n-Ga
As層１５はｎチャネルトランジスタを構成する層であ
る。InGaP 層１６はエッチングストッパとなる層であっ
てi-GaAs層１７，i-InGaAs層１８，p-AlGaAs層１９，p-
GaAs層２０はｐチャネルトランジスタを構成する層であ
る。
【００２０】また、このn-GaAs層２１は、成長の際に下
層のp-GaAs層２０などに外部から水素原子Ｈなどが混入
することでこれらの層が不活性化してしまうことを防止
する為に形成する層であって、成長終了後には除去する
層である。これらの層の厚さを以下に示す。GaAsバッフ
ァ層１２は６０００Å，i-InGaAs層１３は１４０Å，n-
AlGaAs層１４は２５０Å，n-GaAs層１５は５００Å，In
GaP 層１６は２００Å、i-GaAs層１７は１０００Å，i-
InGaAs層１８は１４０Å，p-AlGaAs層１９は３００Å，
p-GaAs層２０は５００Åである。
層のp-GaAs層２０などに外部から水素原子Ｈなどが混入
することでこれらの層が不活性化してしまうことを防止
する為に形成する層であって、成長終了後には除去する
層である。これらの層の厚さを以下に示す。GaAsバッフ
ァ層１２は６０００Å，i-InGaAs層１３は１４０Å，n-
AlGaAs層１４は２５０Å，n-GaAs層１５は５００Å，In
GaP 層１６は２００Å、i-GaAs層１７は１０００Å，i-
InGaAs層１８は１４０Å，p-AlGaAs層１９は３００Å，
p-GaAs層２０は５００Åである。
【００２１】こうして成長が終了した後に燐酸を用いて
全面のn-GaAs層２１をウエットエッチングによって除去
する。その後ＣＶＤ法などによってSiO2膜を全面に形成
し、その上面にフォトレジストをフォトリソグラフィ法
によって選択形成してこれをマスクにしてSiO2膜をエッ
チングすることにより、図２（ｂ）に示すようにのちに
ｐチャネルトランジスタを形成する領域である凹部１１
ｃの形成領域にSiO2からなるマスク２２を選択形成す
る。
全面のn-GaAs層２１をウエットエッチングによって除去
する。その後ＣＶＤ法などによってSiO2膜を全面に形成
し、その上面にフォトレジストをフォトリソグラフィ法
によって選択形成してこれをマスクにしてSiO2膜をエッ
チングすることにより、図２（ｂ）に示すようにのちに
ｐチャネルトランジスタを形成する領域である凹部１１
ｃの形成領域にSiO2からなるマスク２２を選択形成す
る。
【００２２】次いで、図３（ａ）に示すように、マスク
２２を用いて塩酸をエッチャントとして凹部１１ｃの形
成領域以外の領域のp-GaAs層２０，p-AlGaAs層１９，i-
InGaAs層１８，i-GaAs層１７を選択的にエッチング・除
去する。このとき、InGaP 層１６はエッチングストッパ
層として作用し、この下層はエッチングされない。次い
で図３（ｂ）に示すように凹部１１ｃ以外の領域のInGa
P 層１６を塩酸を用いたウエットエッチングで除去した
後にウエットエッチングでマスク２２を除去する。する
と、ｐチャネルトランジスタの形成領域すなわちi-GaAs
層１７，i-InGaAs層１８，p-AlGaAs層１９，p-GaAs層２
０が形成されている凹部１１ｃの形成領域と、ｎチャネ
ルトランジスタの形成領域すなわち凹部１１ｃの形成領
域以外の領域との間の段差はほとんどなく、ほぼ平坦と
いってよい。これは、予めｐチャネルトランジスタを構
成する層の厚み分の４００nmの深さをもった凹部１１ｃ
をSi-GaAs 基板１１上に形成した後に上述の層を成長さ
せていることによる。
２２を用いて塩酸をエッチャントとして凹部１１ｃの形
成領域以外の領域のp-GaAs層２０，p-AlGaAs層１９，i-
InGaAs層１８，i-GaAs層１７を選択的にエッチング・除
去する。このとき、InGaP 層１６はエッチングストッパ
層として作用し、この下層はエッチングされない。次い
で図３（ｂ）に示すように凹部１１ｃ以外の領域のInGa
P 層１６を塩酸を用いたウエットエッチングで除去した
後にウエットエッチングでマスク２２を除去する。する
と、ｐチャネルトランジスタの形成領域すなわちi-GaAs
層１７，i-InGaAs層１８，p-AlGaAs層１９，p-GaAs層２
０が形成されている凹部１１ｃの形成領域と、ｎチャネ
ルトランジスタの形成領域すなわち凹部１１ｃの形成領
域以外の領域との間の段差はほとんどなく、ほぼ平坦と
いってよい。これは、予めｐチャネルトランジスタを構
成する層の厚み分の４００nmの深さをもった凹部１１ｃ
をSi-GaAs 基板１１上に形成した後に上述の層を成長さ
せていることによる。
【００２３】その後、ゲート電極１４ａを形成する領域
のn-GaAs層１５を選択エッチングして開口を形成し、ゲ
ート電極１８ａを形成する領域のp-GaAs層１９に同様に
して開口を形成した後に、タングステンシリサイドから
なるゲート電極１４ａ，１８ａをリフトオフ法によって
これらの開口内に選択形成したのちに、Au，Geを蒸着し
てソース電極１５ａ，１９ａ及びドレイン電極１５ｂ，
１９ｂを選択形成することにより、図４に示すような相
補型のＨＥＭＴが形成される。図４は本実施形態に係る
相補型のＨＥＭＴの断面構造を説明する図面である。
のn-GaAs層１５を選択エッチングして開口を形成し、ゲ
ート電極１８ａを形成する領域のp-GaAs層１９に同様に
して開口を形成した後に、タングステンシリサイドから
なるゲート電極１４ａ，１８ａをリフトオフ法によって
これらの開口内に選択形成したのちに、Au，Geを蒸着し
てソース電極１５ａ，１９ａ及びドレイン電極１５ｂ，
１９ｂを選択形成することにより、図４に示すような相
補型のＨＥＭＴが形成される。図４は本実施形態に係る
相補型のＨＥＭＴの断面構造を説明する図面である。
【００２４】図４において、１１は相補型ＨＥＭＴのｎ
チャンネルトランジスタとｐチャネルトランジスタとで
共通する半絶縁性のSi-GaAs 基板、１２はSi-GaAs 基板
上に形成された共通のバッファ層となるGaAsバッファ層
である。i-InGaAs層１３は第１のキャリア走行層の一例
であって、ｎチャネルトランジスタの電子走行層とな
る。i-InGaAs層上に形成されたn-AlGaAs層１４は第１の
キャリア供給層の一例であって、ｎチャネルトランジス
タの電子供給層となる。n-AlGaAs層１４上に形成された
n-GaAs層１５は第１のソース／ドレイン電極のキャップ
層の一例であって、ｎチャネルトランジスタのソース／
ドレインのコンタクト層となる。なお、n-AlGaAs層１４
上にはタングステンシリサイドからなるゲート電極１４
ａが形成され、ゲート電極１４ａを挟むn-GaAs層１５上
にはAu/Ge 構造のソース／ドレイン電極１５ａ，１５ｂ
が形成されている。 また、１６はエッチングストッパ
層の一例であるInGaP 層であって、１７はｎチャネルト
ランジスタ領域以外のInGaP 層１６上に形成されたi-Ga
As層である。i-GaAs層１７上に形成されたi-InGaAs層１
８は第２のキャリア走行層の一例であって、ｐチャネル
トランジスタの正孔走行層となる。さらにi-InGaAs層１
８上に形成されたp-AlGaAs層１９は第２のキャリア供給
層の一例であって、ｐチャネルトランジスタの正孔供給
層となる。
チャンネルトランジスタとｐチャネルトランジスタとで
共通する半絶縁性のSi-GaAs 基板、１２はSi-GaAs 基板
上に形成された共通のバッファ層となるGaAsバッファ層
である。i-InGaAs層１３は第１のキャリア走行層の一例
であって、ｎチャネルトランジスタの電子走行層とな
る。i-InGaAs層上に形成されたn-AlGaAs層１４は第１の
キャリア供給層の一例であって、ｎチャネルトランジス
タの電子供給層となる。n-AlGaAs層１４上に形成された
n-GaAs層１５は第１のソース／ドレイン電極のキャップ
層の一例であって、ｎチャネルトランジスタのソース／
ドレインのコンタクト層となる。なお、n-AlGaAs層１４
上にはタングステンシリサイドからなるゲート電極１４
ａが形成され、ゲート電極１４ａを挟むn-GaAs層１５上
にはAu/Ge 構造のソース／ドレイン電極１５ａ，１５ｂ
が形成されている。 また、１６はエッチングストッパ
層の一例であるInGaP 層であって、１７はｎチャネルト
ランジスタ領域以外のInGaP 層１６上に形成されたi-Ga
As層である。i-GaAs層１７上に形成されたi-InGaAs層１
８は第２のキャリア走行層の一例であって、ｐチャネル
トランジスタの正孔走行層となる。さらにi-InGaAs層１
８上に形成されたp-AlGaAs層１９は第２のキャリア供給
層の一例であって、ｐチャネルトランジスタの正孔供給
層となる。
【００２５】p-AlGaAs層１９上に形成されたp-GaAs層２
０は第２のソース／ドレイン電極のキャップ層の一例で
あって、ｐチャネルトランジスタのソース／ドレインの
コンタクト層となる。そして１９ａはp-AlGaAs層１９上
に形成されたＰチャネルトランジスタのゲート電極、２
０ａはp-GaAs層２０上に形成されたｐチャネルトランジ
スタのソース電極、２０ｂはp-GaAs層２０上に形成され
たｐチャネルトランジスタのドレイン電極である。ゲー
ト電極１９ａはタングステンシリサイドからなり、ソー
ス／ドレイン電極２０ａ，２０ｂはいずれもAu/Ge 構造
である。
０は第２のソース／ドレイン電極のキャップ層の一例で
あって、ｐチャネルトランジスタのソース／ドレインの
コンタクト層となる。そして１９ａはp-AlGaAs層１９上
に形成されたＰチャネルトランジスタのゲート電極、２
０ａはp-GaAs層２０上に形成されたｐチャネルトランジ
スタのソース電極、２０ｂはp-GaAs層２０上に形成され
たｐチャネルトランジスタのドレイン電極である。ゲー
ト電極１９ａはタングステンシリサイドからなり、ソー
ス／ドレイン電極２０ａ，２０ｂはいずれもAu/Ge 構造
である。
【００２６】上記の工程を経て形成された相補型のＨＥ
ＭＴは、図４に示すように、ｎチャネルトランジスタと
ｐチャネルトランジスタとの間に従来のように０．５〜
１μｍ程度といった高い段差が形成されておらず、ほぼ
平坦であるため、ｎチャネルトランジスタとｐチャネル
トランジスタとの間にまたがる配線を形成しても、従来
のように断線などが生じることも無いので、容易にこれ
を形成することが可能になる。
ＭＴは、図４に示すように、ｎチャネルトランジスタと
ｐチャネルトランジスタとの間に従来のように０．５〜
１μｍ程度といった高い段差が形成されておらず、ほぼ
平坦であるため、ｎチャネルトランジスタとｐチャネル
トランジスタとの間にまたがる配線を形成しても、従来
のように断線などが生じることも無いので、容易にこれ
を形成することが可能になる。
【００２７】これにより、従来急峻だった段差のために
製造が事実上不可能であった上記の積層型の相補型ＨＥ
ＭＴを製造することが可能になる。なお、本実施形態で
は基板上に形成した凹部１１ｃをｐチャネルトランジス
タの形成領域とし、それ以外の領域をｎチャネルトラン
ジスタの形成領域としているが、本発明はこれに限ら
ず、本実施形態とは逆に凹部上にｎチャネルトランジス
タを形成し、それ以外の領域にｐチャネルトランジスタ
を形成しても、同様の効果を奏する。
製造が事実上不可能であった上記の積層型の相補型ＨＥ
ＭＴを製造することが可能になる。なお、本実施形態で
は基板上に形成した凹部１１ｃをｐチャネルトランジス
タの形成領域とし、それ以外の領域をｎチャネルトラン
ジスタの形成領域としているが、本発明はこれに限ら
ず、本実施形態とは逆に凹部上にｎチャネルトランジス
タを形成し、それ以外の領域にｐチャネルトランジスタ
を形成しても、同様の効果を奏する。
【００２８】また、本実施形態においてエッチングはす
べてウエットエッチングを用いているが、本発明はこれ
に限らず、基板に凹部１１ｃを形成する場合以外のエッ
チングには、例えばＳＦ6 をエッチングガスとして用い
たドライエッチングを用いてもよい。さらに、エッチン
グストッパとして用いる層にはInGaP 層１６を用いてい
るが、本発明はこれに限らず、この代わりに例えばAlGa
As層を形成しても、同様の効果を奏する。
べてウエットエッチングを用いているが、本発明はこれ
に限らず、基板に凹部１１ｃを形成する場合以外のエッ
チングには、例えばＳＦ6 をエッチングガスとして用い
たドライエッチングを用いてもよい。さらに、エッチン
グストッパとして用いる層にはInGaP 層１６を用いてい
るが、本発明はこれに限らず、この代わりに例えばAlGa
As層を形成しても、同様の効果を奏する。
【００２９】また、本実施形態では結晶成長にＭＯＶＰ
Ｅ法を用いているが本発明はこれに限らず、例えばＭＢ
Ｅ（Molecular Beam Epitaxy）法を用いても同様の効果
を奏する。
Ｅ法を用いているが本発明はこれに限らず、例えばＭＢ
Ｅ（Molecular Beam Epitaxy）法を用いても同様の効果
を奏する。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
逆導電型トランジスタを構成する層の厚み分の深さを有
する凹部を基板表面に予め形成し、その後一導電型トラ
ンジスタを構成する層を基板上に積層し、その上にエッ
チングストッパ層，逆導電型トランジスタを順次積層
し、凹部の形成領域にマスクを形成して逆導電型トラン
ジスタを構成する層を選択的にエッチング・除去して平
坦化しているので、一導電型トランジスタと逆導電型ト
ランジスタとの間に従来生じていた段差を減少させ、平
坦化する事が可能になる。
逆導電型トランジスタを構成する層の厚み分の深さを有
する凹部を基板表面に予め形成し、その後一導電型トラ
ンジスタを構成する層を基板上に積層し、その上にエッ
チングストッパ層，逆導電型トランジスタを順次積層
し、凹部の形成領域にマスクを形成して逆導電型トラン
ジスタを構成する層を選択的にエッチング・除去して平
坦化しているので、一導電型トランジスタと逆導電型ト
ランジスタとの間に従来生じていた段差を減少させ、平
坦化する事が可能になる。
【００３１】これにより、従来急峻であったこの間の段
差によって、その後一導電型トランジスタ、逆導電型ト
ランジスタにまたがる配線を形成する際に、断線のおそ
れがないので、容易にこのような配線を形成することが
でき、従来事実上不可能であった積層型の化合物半導体
による相補型ＦＥＴを製造することが可能になる。
差によって、その後一導電型トランジスタ、逆導電型ト
ランジスタにまたがる配線を形成する際に、断線のおそ
れがないので、容易にこのような配線を形成することが
でき、従来事実上不可能であった積層型の化合物半導体
による相補型ＦＥＴを製造することが可能になる。
【図１】本発明の実施形態に係る化合物半導体装置の製
造方法を説明する第１の断面図である。
造方法を説明する第１の断面図である。
【図２】本発明の実施形態に係る化合物半導体装置の製
造方法を説明する第２の断面図である。
造方法を説明する第２の断面図である。
【図３】本発明の実施形態に係る化合物半導体装置の製
造方法を説明する第３の断面図である。
造方法を説明する第３の断面図である。
【図４】本発明の実施形態に係る化合物半導体装置の構
造を説明する断面図である。
造を説明する断面図である。
【図５】従来例に係る化合物半導体装置の構造を説明す
る断面図である。
る断面図である。
【図６】従来例に係る化合物半導体装置の製造方法を説
明する断面図である。
明する断面図である。
１１ n-GaAs基板（基板） １２ GaAsバッファ層 １３ i-InGaAs層（第１のキャリア走行層） １４ n-AlGaAs層（第１のキャリア供給層） １５ n-GaAs層（第１のソース／ドレイン電極
のキャップ層） １４ａ ゲート電極 １５ａ，１５ｂソース／ドレイン電極（第１のソース／
ドレイン電極） １６ InGaP 層（エッチングストッパ層） １７ i-GaAs層 １８ i-InGaAs層（第２のキャリア走行層） １９ p-AlGaAs層（第２のキャリア供給層） １９ａ ゲート電極 ２０ p-GaAs層（第２のソース／ドレイン電極
のキャップ層） ２０ａ，２０ｂソース／ドレイン電極（第２のソース／
ドレイン電極） ２１ n-GaAs層 ２２ マスク
のキャップ層） １４ａ ゲート電極 １５ａ，１５ｂソース／ドレイン電極（第１のソース／
ドレイン電極） １６ InGaP 層（エッチングストッパ層） １７ i-GaAs層 １８ i-InGaAs層（第２のキャリア走行層） １９ p-AlGaAs層（第２のキャリア供給層） １９ａ ゲート電極 ２０ p-GaAs層（第２のソース／ドレイン電極
のキャップ層） ２０ａ，２０ｂソース／ドレイン電極（第２のソース／
ドレイン電極） ２１ n-GaAs層 ２２ マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095
Claims (6)
- 【請求項１】 一導電型トランジスタと逆導電型トラン
ジスタとを有する相補型の電界効果型トランジスタを備
えた化合物半導体装置の製造方法であって、 基板表面の逆導電型トランジスタを形成する領域に予め
凹部を形成する工程と、 一導電型トランジスタを構成する層を前記基板上に積層
する工程と、 その上にエッチングストッパ層を形成する工程と、 その上に逆導電型トランジスタを構成する層を積層する
工程と、 前記凹部の形成領域にマスクを形成し、前記逆導電型ト
ランジスタを構成する層を選択的にエッチング・除去し
て平坦化する工程と、 前記凹部の形成領域の前記逆導電型トランジスタを構成
する層上に電極を形成して前記逆導電型トランジスタを
形成し、前記凹部の形成領域以外の前記一導電型トラン
ジスタを構成する層に電極を形成して前記一導電型トラ
ンジスタを形成する工程とを有することを特徴とする化
合物半導体装置の製造方法。 - 【請求項２】 前記一導電型トランジスタを構成する層
は、 一導電型のキャリアが走行する第１のキャリア走行層
と、 前記第１のキャリア走行層上に形成された第１のキャリ
ア供給層と、 前記第１のキャリア供給層上に形成された第１のソース
／ドレイン電極のコンタクト層とを有し、 前記逆導電型トランジスタを構成する層は、 逆導電型のキャリアが走行する第２のキャリア走行層
と、 前記第２のキャリア走行層上に形成された第２のキャリ
ア供給層と、 前記第２のキャリア供給層上に形成された第２のソース
／ドレイン電極のコンタクト層とを有することを特徴と
する請求項１記載の化合物半導体装置の製造方法。 - 【請求項３】 前記凹部の深さは、前記逆導電型トラン
ジスタを構成する層の厚さと同一にし、かつ前記逆導電
型トランジスタと前記一導電型トランジスタとの段差が
１０nm以下になることを特徴とする請求項１，請求項２
記載の化合物半導体装置の製造方法。 - 【請求項４】 前記一導電型／逆導電型のキャリアにお
いて、正孔を主キャリアとする部分のキャリア供給層は
AlGaAs，キャリア走行層はInGaAsとし、電子を主キャリ
アとする部分のキャリア供給層はInGaP もしくはAlGaA
s，キャリア走行層は／InGaAsとすることを特徴とする
請求項１，請求項２又は請求項３記載の化合物半導体装
置の製造方法。 - 【請求項５】 前記エッチングストッパ層としてInGaP
もしくはAlGaAsを用いることを特徴とする請求項１，請
求項２，請求項３又は請求項４記載の化合物半導体装置
の製造方法。 - 【請求項６】 前記一導電型トランジスタを構成する
層、逆導電型トランジスタを構成する層は、ＭＯＶＰＥ
法若しくはＭＢＥ法を用いて成長させることを特徴とす
る請求項１，請求項２，請求項３，請求項４又は請求項
５記載の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057403A JPH09246532A (ja) | 1996-03-14 | 1996-03-14 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057403A JPH09246532A (ja) | 1996-03-14 | 1996-03-14 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246532A true JPH09246532A (ja) | 1997-09-19 |
Family
ID=13054683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8057403A Pending JPH09246532A (ja) | 1996-03-14 | 1996-03-14 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246532A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002526922A (ja) * | 1998-09-29 | 2002-08-20 | レイセオン・カンパニー | シュードモルフィック高電子移動度トランジスター |
| JP2009295650A (ja) * | 2008-06-03 | 2009-12-17 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JP2011192952A (ja) * | 2009-08-03 | 2011-09-29 | Sony Corp | 半導体装置およびその製造方法 |
| JP2011249776A (ja) * | 2010-04-30 | 2011-12-08 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
-
1996
- 1996-03-14 JP JP8057403A patent/JPH09246532A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002526922A (ja) * | 1998-09-29 | 2002-08-20 | レイセオン・カンパニー | シュードモルフィック高電子移動度トランジスター |
| JP4874461B2 (ja) * | 1998-09-29 | 2012-02-15 | レイセオン カンパニー | シュードモルフィック高電子移動度トランジスター |
| JP2009295650A (ja) * | 2008-06-03 | 2009-12-17 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JP2011192952A (ja) * | 2009-08-03 | 2011-09-29 | Sony Corp | 半導体装置およびその製造方法 |
| JP2011249776A (ja) * | 2010-04-30 | 2011-12-08 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040517 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041012 |