JPH09246876A - 保護回路及びそれを内蔵した半導体装置 - Google Patents
保護回路及びそれを内蔵した半導体装置Info
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- JPH09246876A JPH09246876A JP8049143A JP4914396A JPH09246876A JP H09246876 A JPH09246876 A JP H09246876A JP 8049143 A JP8049143 A JP 8049143A JP 4914396 A JP4914396 A JP 4914396A JP H09246876 A JPH09246876 A JP H09246876A
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Abstract
(57)【要約】
【課題】 基準電圧に基づいて制御信号を生成し、出力
信号を制限する複数の保護機能を有する保護回路に関
し、構成素子数を低減でき、チップ面積を低減できる保
護回路及びそれを内蔵した半導体装置を提供することを
目的とする。 【解決手段】 過電流保護機能及び過熱保護機能で共用
される基準電圧生成回路１３、過熱保護機能を制御する
サーマルシャットダウン制御信号を生成するサーマルシ
ャットダウン制御回路１４、過電流保護機能を制御する
カレントリミット制御信号を生成するカレントリミット
制御回路１５、過電流保護機能及び過熱保護機能で共用
され、サーマルシャットダウン制御回路１４で生成され
たサーマルシャットダウン制御信号及びカレントリミッ
ト制御回路１５で生成されたカレントリミット制御信号
により出力電流を抑制する出力回路１６より構成され
る。
信号を制限する複数の保護機能を有する保護回路に関
し、構成素子数を低減でき、チップ面積を低減できる保
護回路及びそれを内蔵した半導体装置を提供することを
目的とする。 【解決手段】 過電流保護機能及び過熱保護機能で共用
される基準電圧生成回路１３、過熱保護機能を制御する
サーマルシャットダウン制御信号を生成するサーマルシ
ャットダウン制御回路１４、過電流保護機能を制御する
カレントリミット制御信号を生成するカレントリミット
制御回路１５、過電流保護機能及び過熱保護機能で共用
され、サーマルシャットダウン制御回路１４で生成され
たサーマルシャットダウン制御信号及びカレントリミッ
ト制御回路１５で生成されたカレントリミット制御信号
により出力電流を抑制する出力回路１６より構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は保護回路に係り、特
に、基準電圧に基づいて制御信号を生成し、出力信号を
制限する複数の保護機能を有する保護回路に関する。
に、基準電圧に基づいて制御信号を生成し、出力信号を
制限する複数の保護機能を有する保護回路に関する。
【０００２】
【従来の技術】半導体装置は、半導体基板上に微小な素
子により回路を形成している。半導体基板上に搭載され
る素子は微小であるため、過電流や過熱により破壊され
やすい。このため、半導体装置に回路を形成する際には
過電流や過熱を防止するための保護回路を他の回路と一
緒に形成するのが一般的である。
子により回路を形成している。半導体基板上に搭載され
る素子は微小であるため、過電流や過熱により破壊され
やすい。このため、半導体装置に回路を形成する際には
過電流や過熱を防止するための保護回路を他の回路と一
緒に形成するのが一般的である。
【０００３】図２に従来の一例のブロック構成図を示
す。入力端子ＴINに供給された入力信号はアンプ１で増
幅される。アンプ１で増幅された信号は、出力抵抗Ｒ0
を介して出力ＮＰＮトランジスタＱ6 のベースに供給さ
れる。ＮＰＮトランジスタＱ6 はエミッタが接地され、
コレクタが制御用ＰＮＰトランジスタＱ7 のベースに接
続される。
す。入力端子ＴINに供給された入力信号はアンプ１で増
幅される。アンプ１で増幅された信号は、出力抵抗Ｒ0
を介して出力ＮＰＮトランジスタＱ6 のベースに供給さ
れる。ＮＰＮトランジスタＱ6 はエミッタが接地され、
コレクタが制御用ＰＮＰトランジスタＱ7 のベースに接
続される。
【０００４】ＰＮＰトランジスタＱ7 はエミッタに電源
電圧ＶCCが供給され、コレクタは出力端子ＴOUT10 に接
続されている。過熱から回路を保護するサーマルシャッ
トダウン回路２及び過電流を防止するカレントリミット
回路３は出力抵抗Ｒ0 とＮＰＮトランジスタＱ6 のベー
スとの接続点に接続され、ＮＰＮトランジスタＱ6 のベ
ース電流を制御することにより出力電流を制限する。
電圧ＶCCが供給され、コレクタは出力端子ＴOUT10 に接
続されている。過熱から回路を保護するサーマルシャッ
トダウン回路２及び過電流を防止するカレントリミット
回路３は出力抵抗Ｒ0 とＮＰＮトランジスタＱ6 のベー
スとの接続点に接続され、ＮＰＮトランジスタＱ6 のベ
ース電流を制御することにより出力電流を制限する。
【０００５】サーマルシャットダウン回路２は基準電圧
を生成し、生成された基準電圧の熱に応じた変動により
アンプ１から供給された信号を制限する。カレントリミ
ット回路３は、出力信号を検出し、検出した出力信号を
ツェナーダイオードにより生成された基準電圧と比較し
て、出力信号が所定値以上となったときに出力信号を制
限して過電流を防止する。
を生成し、生成された基準電圧の熱に応じた変動により
アンプ１から供給された信号を制限する。カレントリミ
ット回路３は、出力信号を検出し、検出した出力信号を
ツェナーダイオードにより生成された基準電圧と比較し
て、出力信号が所定値以上となったときに出力信号を制
限して過電流を防止する。
【０００６】図３に従来の一例のサーマルシャットダウ
ン回路の回路構成図を示す。従来のサーマルシャットダ
ウン回路２は、基準電圧ＶREF を生成する基準電圧生成
回路４、基準電圧生成回路４で生成された基準電圧Ｖ
REF からサーマルシャットダウン制御信号を生成する制
御信号生成回路５、制御信号生成回路５で生成された制
御信号に応じてアンプ１の出力電流を制限する出力回路
６より構成される。
ン回路の回路構成図を示す。従来のサーマルシャットダ
ウン回路２は、基準電圧ＶREF を生成する基準電圧生成
回路４、基準電圧生成回路４で生成された基準電圧Ｖ
REF からサーマルシャットダウン制御信号を生成する制
御信号生成回路５、制御信号生成回路５で生成された制
御信号に応じてアンプ１の出力電流を制限する出力回路
６より構成される。
【０００７】基準電圧生成回路４は、電源電圧ＶCCから
定電流Ｉ1 を生成する定電流源７、定電流源７で生成さ
れた定電流Ｉ1 からツェナー電圧ＶZ1を生成するツェナ
ーダイオードＤZ1、ツェナーダイオードＤZ1で生成され
たツェナー電圧ＶZ1から基準電圧ＶREF を生成するＮＰ
ＮトランジスタＱ1 より構成される。
定電流Ｉ1 を生成する定電流源７、定電流源７で生成さ
れた定電流Ｉ1 からツェナー電圧ＶZ1を生成するツェナ
ーダイオードＤZ1、ツェナーダイオードＤZ1で生成され
たツェナー電圧ＶZ1から基準電圧ＶREF を生成するＮＰ
ＮトランジスタＱ1 より構成される。
【０００８】定電流源７は一端が電源電圧ＶCCに接続さ
れ、他端がツェナーダイオードＤZ1のカソードに接続さ
れる。ツェナーダイオードＤZ1はカソードが定電流源７
の他端に接続され、アノードは接地されており、定電流
源７から供給された電流により、定電流源７とツェナー
ダイオードＤZ1のカソードとの接続点にツェナー電圧Ｖ
Z1を発生する。
れ、他端がツェナーダイオードＤZ1のカソードに接続さ
れる。ツェナーダイオードＤZ1はカソードが定電流源７
の他端に接続され、アノードは接地されており、定電流
源７から供給された電流により、定電流源７とツェナー
ダイオードＤZ1のカソードとの接続点にツェナー電圧Ｖ
Z1を発生する。
【０００９】定電流源７とツェナーダイオードＤZ1のカ
ソードとの接続点はＮＰＮトランジスタＱ１のベースに
接続される。ＮＰＮトランジスタＱ１はコレクタに電源
電圧ＶCCが印加されており、エミッタは制御信号生成回
路５に接続され、制御信号生成回路５に基準電圧ＶREF1
（＝ＶZ1−ＶBE1 ）を印加する。
ソードとの接続点はＮＰＮトランジスタＱ１のベースに
接続される。ＮＰＮトランジスタＱ１はコレクタに電源
電圧ＶCCが印加されており、エミッタは制御信号生成回
路５に接続され、制御信号生成回路５に基準電圧ＶREF1
（＝ＶZ1−ＶBE1 ）を印加する。
【００１０】制御信号生成回路５は、抵抗Ｒ1 ，Ｒ2 、
ＮＰＮトランジスタＱ2 から構成される。抵抗Ｒ1 ，Ｒ
2 は直列に接続され、ＮＰＮトランジスタＱ1 のエミッ
タと接地間に接続され、ＮＰＮトランジスタＱ1 で生成
された基準電圧ＶREF1を分圧する。
ＮＰＮトランジスタＱ2 から構成される。抵抗Ｒ1 ，Ｒ
2 は直列に接続され、ＮＰＮトランジスタＱ1 のエミッ
タと接地間に接続され、ＮＰＮトランジスタＱ1 で生成
された基準電圧ＶREF1を分圧する。
【００１１】抵抗Ｒ1 ，Ｒ2 で分圧された分圧電圧Ｖ1
は、ＮＰＮトランジスタＱ2 のベースに供給される。Ｎ
ＰＮトランジスタＱ2 は、コレクタに電源電圧ＶCCが印
加され、エミッタが出力回路６に接続されている。ＮＰ
ＮトランジスタＱ2 は、抵抗Ｒ1 ，Ｒ2 により分圧され
た分圧電圧Ｖ1 によりオンし、一定電流Ｉ2 を出力回路
６に供給する。
は、ＮＰＮトランジスタＱ2 のベースに供給される。Ｎ
ＰＮトランジスタＱ2 は、コレクタに電源電圧ＶCCが印
加され、エミッタが出力回路６に接続されている。ＮＰ
ＮトランジスタＱ2 は、抵抗Ｒ1 ，Ｒ2 により分圧され
た分圧電圧Ｖ1 によりオンし、一定電流Ｉ2 を出力回路
６に供給する。
【００１２】出力回路６は、ＮＰＮトランジスタＱ3 ，
Ｑ4 よりなる。ＮＰＮトランジスタＱ3 ，Ｑ4 は、カレ
ントミラー回路を構成している。ＮＰＮトランジスタＱ
3 は、ベースがコレクタ及びＮＰＮトランジスタＱ4 の
ベースに接続され、エミッタは接地されている。ＮＰＮ
トランジスタＱ4 は、ベースがＮＰＮトランジスタＱ 3
のベース及びコレクタに接続され、コレクタがアンプ１
の出力端子に接続され、エミッタは接地されている。
Ｑ4 よりなる。ＮＰＮトランジスタＱ3 ，Ｑ4 は、カレ
ントミラー回路を構成している。ＮＰＮトランジスタＱ
3 は、ベースがコレクタ及びＮＰＮトランジスタＱ4 の
ベースに接続され、エミッタは接地されている。ＮＰＮ
トランジスタＱ4 は、ベースがＮＰＮトランジスタＱ 3
のベース及びコレクタに接続され、コレクタがアンプ１
の出力端子に接続され、エミッタは接地されている。
【００１３】ＮＰＮトランジスタＱ3 ，Ｑ4 は、ＮＰＮ
トランジスタＱ2 から供給される一定電流Ｉ2 でアンプ
１の出力電流を制限する。すなわち、アンプ１の出力電
流はは一定電流Ｉ2 以下に制限される。図４に従来の一
例のカレントリミット回路の回路構成図を示す。
トランジスタＱ2 から供給される一定電流Ｉ2 でアンプ
１の出力電流を制限する。すなわち、アンプ１の出力電
流はは一定電流Ｉ2 以下に制限される。図４に従来の一
例のカレントリミット回路の回路構成図を示す。
【００１４】カレントリミット回路３は、基準電圧Ｖ
REF2を生成する基準電圧生成回路８、基準電圧生成回路
８で生成された基準電圧ＶREF2に応じてカレントリミッ
ト制御信号を生成するカレントリミット制御信号生成回
路９、カレントリミット制御信号生成回路９で生成され
たカレントリミット制御信号に応じてアンプ１に出力電
流を制限する出力回路１０より構成される。
REF2を生成する基準電圧生成回路８、基準電圧生成回路
８で生成された基準電圧ＶREF2に応じてカレントリミッ
ト制御信号を生成するカレントリミット制御信号生成回
路９、カレントリミット制御信号生成回路９で生成され
たカレントリミット制御信号に応じてアンプ１に出力電
流を制限する出力回路１０より構成される。
【００１５】基準電圧生成回路８は、サーマルシャット
ダウン回路２の基準電圧生成回路４と同様な構成で、電
源電圧ＶCCから定電流Ｉ1 を生成する定電流源１１、定
電流源１１で生成された定電流Ｉ3 からツェナー電圧Ｖ
Z2を生成するツェナーダイオードＤZ2、ツェナーダイオ
ードＤZ2で生成されたツェナー電圧ＶZ2から基準電圧Ｖ
REF2を生成するＮＰＮトランジスタＱ5 より構成され
る。
ダウン回路２の基準電圧生成回路４と同様な構成で、電
源電圧ＶCCから定電流Ｉ1 を生成する定電流源１１、定
電流源１１で生成された定電流Ｉ3 からツェナー電圧Ｖ
Z2を生成するツェナーダイオードＤZ2、ツェナーダイオ
ードＤZ2で生成されたツェナー電圧ＶZ2から基準電圧Ｖ
REF2を生成するＮＰＮトランジスタＱ5 より構成され
る。
【００１６】定電流源１１は一端が電源電圧ＶCCに接続
され、他端がツェナーダイオードＤ Z2のカソードに接続
される。ツェナーダイオードＤZ2はカソードが定電流源
１１の他端に接続され、アノードは接地されており、定
電流源１１から供給された電流により、定電流源１１と
ツェナーダイオードＤZ2のカソードとの接続点にツェナ
ー電圧ＶZ2を発生する。
され、他端がツェナーダイオードＤ Z2のカソードに接続
される。ツェナーダイオードＤZ2はカソードが定電流源
１１の他端に接続され、アノードは接地されており、定
電流源１１から供給された電流により、定電流源１１と
ツェナーダイオードＤZ2のカソードとの接続点にツェナ
ー電圧ＶZ2を発生する。
【００１７】定電流源１１とツェナーダイオードＤZ2の
カソードとの接続点はＮＰＮトランジスタＱ5 のベース
に接続される。ＮＰＮトランジスタＱ5 はコレクタに電
源電圧ＶCCが印加されており、エミッタはカレントリミ
ット制御信号生成回路９に接続され、カレントリミット
制御信号生成回路９に基準電圧ＶREF2（＝ＶZ2−
ＶBE 2 ）を印加する。
カソードとの接続点はＮＰＮトランジスタＱ5 のベース
に接続される。ＮＰＮトランジスタＱ5 はコレクタに電
源電圧ＶCCが印加されており、エミッタはカレントリミ
ット制御信号生成回路９に接続され、カレントリミット
制御信号生成回路９に基準電圧ＶREF2（＝ＶZ2−
ＶBE 2 ）を印加する。
【００１８】カレントリミット制御信号生成回路９は、
ＰＮＰトランジスタＱ8 ，Ｑ9 、抵抗Ｒ3 より構成され
る。ＰＮＰトランジスタＱ8 は、出力信号検出用のトラ
ンジスタで、ベースがＮＰＮトランジスタＱ6 のコレク
タに接続され、エミッタに電源電圧ＶCCが印加され、コ
レクタは抵抗Ｒ3 を介して接地され、コレクタと抵抗Ｒ
3 との接続点はＰＮＰトランジスタＱ9 のエミッタに接
続され、アンプ１の出力信号をＰＮＰトランジスタＱ9
に伝送する。
ＰＮＰトランジスタＱ8 ，Ｑ9 、抵抗Ｒ3 より構成され
る。ＰＮＰトランジスタＱ8 は、出力信号検出用のトラ
ンジスタで、ベースがＮＰＮトランジスタＱ6 のコレク
タに接続され、エミッタに電源電圧ＶCCが印加され、コ
レクタは抵抗Ｒ3 を介して接地され、コレクタと抵抗Ｒ
3 との接続点はＰＮＰトランジスタＱ9 のエミッタに接
続され、アンプ１の出力信号をＰＮＰトランジスタＱ9
に伝送する。
【００１９】ＰＮＰトランジスタＱ9 は、直流制限用の
トランジスタで、エミッタがＰＮＰトランジスタＱ8 の
コレクタに接続され、ベースに基準電圧生成回路８で生
成された基準電圧ＶREF2が供給され、コレクタは出力回
路１０に接続され、アンプ１の出力信号に応じた電流を
基準電圧ＶREF2より制限された電流を生成し、出力回路
１０に供給する。
トランジスタで、エミッタがＰＮＰトランジスタＱ8 の
コレクタに接続され、ベースに基準電圧生成回路８で生
成された基準電圧ＶREF2が供給され、コレクタは出力回
路１０に接続され、アンプ１の出力信号に応じた電流を
基準電圧ＶREF2より制限された電流を生成し、出力回路
１０に供給する。
【００２０】出力回路１０は、ＮＰＮトランジスタ
Ｑ10，Ｑ11よりなる。ＮＰＮトランジスタＱ10，Ｑ
11は、カレントミラー回路を構成している。ＮＰＮトラ
ンジスタＱ10は、ベースがコレクタ及びＮＰＮトランジ
スタＱ11のベースに接続され、エミッタは接地されてい
る。ＮＰＮトランジスタＱ11は、ベースがＮＰＮトラン
ジスタＱ10のベース及びコレクタに接続され、コレクタ
がアンプ１の出力端子に接続され、エミッタは接地され
ている。
Ｑ10，Ｑ11よりなる。ＮＰＮトランジスタＱ10，Ｑ
11は、カレントミラー回路を構成している。ＮＰＮトラ
ンジスタＱ10は、ベースがコレクタ及びＮＰＮトランジ
スタＱ11のベースに接続され、エミッタは接地されてい
る。ＮＰＮトランジスタＱ11は、ベースがＮＰＮトラン
ジスタＱ10のベース及びコレクタに接続され、コレクタ
がアンプ１の出力端子に接続され、エミッタは接地され
ている。
【００２１】ＮＰＮトランジスタＱ10，Ｑ11は、ＮＰＮ
トランジスタＱ9 から供給される電流Ｉ4 でアンプ１の
出力電流を制限する。カレントリミット回路３は、出力
電流を検出し、検出した出力電流を基準電圧生成回路３
で生成される基準電圧ＶREF2と比較して、出力電流が所
定の電流以上のときに出力電流を制限する。
トランジスタＱ9 から供給される電流Ｉ4 でアンプ１の
出力電流を制限する。カレントリミット回路３は、出力
電流を検出し、検出した出力電流を基準電圧生成回路３
で生成される基準電圧ＶREF2と比較して、出力電流が所
定の電流以上のときに出力電流を制限する。
【００２２】このように従来アンプ１を過電流及び過熱
から保護するために、過電流保護機能を有するサーマル
シャットダウン回路２及び過熱保護機能を有するカレン
トリミット回路３をそれぞれ設け、回路の保護を行って
いた。
から保護するために、過電流保護機能を有するサーマル
シャットダウン回路２及び過熱保護機能を有するカレン
トリミット回路３をそれぞれ設け、回路の保護を行って
いた。
【００２３】
【発明が解決しようとする課題】しかるに、従来の半導
体装置では複数の保護回路を設ける場合には、複数の保
護回路を別々に形成していたため、素子数が多く、チッ
プ面積が大きくなる等の問題点があった。
体装置では複数の保護回路を設ける場合には、複数の保
護回路を別々に形成していたため、素子数が多く、チッ
プ面積が大きくなる等の問題点があった。
【００２４】本発明は上記の点に鑑みてなされたもの
で、構成素子数を低減でき、チップ面積を低減できる保
護回路及びそれを内蔵した半導体装置を提供することを
目的とする。
で、構成素子数を低減でき、チップ面積を低減できる保
護回路及びそれを内蔵した半導体装置を提供することを
目的とする。
【００２５】
【課題を解決するための手段】本発明の請求項１は、基
準電圧を生成する基準電圧生成回路と、該基準電圧生成
回路で生成された該基準電圧に基づいて制御信号を生成
する制御回路と、該制御回路で生成された該制御信号に
応じて出力信号を制御する出力回路からなる複数の保護
回路部を内蔵した保護回路において、前記複数の保護回
路部で、前記基準電圧生成回路及び前記出力回路を共用
したことを特徴とする。
準電圧を生成する基準電圧生成回路と、該基準電圧生成
回路で生成された該基準電圧に基づいて制御信号を生成
する制御回路と、該制御回路で生成された該制御信号に
応じて出力信号を制御する出力回路からなる複数の保護
回路部を内蔵した保護回路において、前記複数の保護回
路部で、前記基準電圧生成回路及び前記出力回路を共用
したことを特徴とする。
【００２６】請求項１によれば、複数の保護回路部で、
基準電圧生成回路及び出力回路を共用することにより、
各保護回路部毎に基準電圧生成回路及び出力回路を形成
する必要がないので、複数の保護回路部の保護機能はそ
のままで、回路規模を低減できる。
基準電圧生成回路及び出力回路を共用することにより、
各保護回路部毎に基準電圧生成回路及び出力回路を形成
する必要がないので、複数の保護回路部の保護機能はそ
のままで、回路規模を低減できる。
【００２７】請求項２は、前記複数の保護回路部の一つ
の前記制御回路を前記基準電圧生成回路で生成された基
準電圧の温度による変動を検出し、過熱時に前記出力信
号を制限する制御信号を生成する構成としてなる。請求
項２によれば、基準電圧生成回路で生成された基準電圧
の温度による変動を検出し、過熱時に前記出力信号を制
限する制御信号を生成することにより、加熱時に出力信
号を制限し出力信号による発熱を低減することができる
ため、過熱を防止でき、過熱により回路を破壊してしま
うことがない。
の前記制御回路を前記基準電圧生成回路で生成された基
準電圧の温度による変動を検出し、過熱時に前記出力信
号を制限する制御信号を生成する構成としてなる。請求
項２によれば、基準電圧生成回路で生成された基準電圧
の温度による変動を検出し、過熱時に前記出力信号を制
限する制御信号を生成することにより、加熱時に出力信
号を制限し出力信号による発熱を低減することができる
ため、過熱を防止でき、過熱により回路を破壊してしま
うことがない。
【００２８】請求項３は、前記過熱保護機能が前記基準
電圧生成回路で生成された基準電圧を分圧する第１及び
第２の抵抗と、前記第１及び第２の抵抗により分圧され
た電圧がベースに接続され、エミッタが前記出力回路に
接続され、前記第１及び第２の抵抗が所定の値より増加
したときに前記出力信号を抑制するように前記出力回路
を制御する第１のトランジスタとを有することを特徴と
する。
電圧生成回路で生成された基準電圧を分圧する第１及び
第２の抵抗と、前記第１及び第２の抵抗により分圧され
た電圧がベースに接続され、エミッタが前記出力回路に
接続され、前記第１及び第２の抵抗が所定の値より増加
したときに前記出力信号を抑制するように前記出力回路
を制御する第１のトランジスタとを有することを特徴と
する。
【００２９】請求項３によれば、周囲の温度が上昇し、
基準電圧が上昇すると、第１及び第２の抵抗により分圧
された分圧電圧が上昇し、第１及び第２の抵抗が所定の
値より増加したときに第１のトランジスタが出力信号を
抑制するように出力回路を制御することにより出力信号
を抑制することができる。
基準電圧が上昇すると、第１及び第２の抵抗により分圧
された分圧電圧が上昇し、第１及び第２の抵抗が所定の
値より増加したときに第１のトランジスタが出力信号を
抑制するように出力回路を制御することにより出力信号
を抑制することができる。
【００３０】請求項４は、前記複数の保護回路部の一つ
の前記制御回路を前記基準電圧生成回路で生成された基
準電圧に応じて前記出力信号応じて供給される電流を制
限する制御信号を生成する構成としてなる。請求項４に
よれば、基準電圧生成回路で生成された基準電圧に応じ
て出力信号応じて供給される電流を制限する制御信号を
生成することにより、出力信号により供給される電流が
異常に増加した場合でも電流を所定の値以下に制限でき
るため、過電流により回路を破壊することがない。
の前記制御回路を前記基準電圧生成回路で生成された基
準電圧に応じて前記出力信号応じて供給される電流を制
限する制御信号を生成する構成としてなる。請求項４に
よれば、基準電圧生成回路で生成された基準電圧に応じ
て出力信号応じて供給される電流を制限する制御信号を
生成することにより、出力信号により供給される電流が
異常に増加した場合でも電流を所定の値以下に制限でき
るため、過電流により回路を破壊することがない。
【００３１】請求項５は、前記出力信号がベースに接続
された第２のトランジスタと、 エミッタに電源電圧が
供給され、ベースに前記第２のトランジスタのコレクタ
が接続され、コレクタから前記出力信号に応じた信号を
出力する第３のトランジスタとを有し、前記過電流保護
回路は、前記第２のトランジスタのコレクタにベースが
接続された第４のトランジスタと、前記第４のトランジ
スタのコレクタにエミッタが接続され、ベースが前記基
準電圧生成回路に接続され、コレクタが前記出力回路に
接続された第５のトランジスタとを有することを特徴と
する。
された第２のトランジスタと、 エミッタに電源電圧が
供給され、ベースに前記第２のトランジスタのコレクタ
が接続され、コレクタから前記出力信号に応じた信号を
出力する第３のトランジスタとを有し、前記過電流保護
回路は、前記第２のトランジスタのコレクタにベースが
接続された第４のトランジスタと、前記第４のトランジ
スタのコレクタにエミッタが接続され、ベースが前記基
準電圧生成回路に接続され、コレクタが前記出力回路に
接続された第５のトランジスタとを有することを特徴と
する。
【００３２】請求項５によれば、出力信号が増加するこ
とにより出力電流が増加すると、第４のトランジスタが
オンし、第５のトランジスタを介して出力回路に信号が
供給され、出力信号を出力電流を抑制するように制御す
るため、出力電流を所定値以下に抑制できる。
とにより出力電流が増加すると、第４のトランジスタが
オンし、第５のトランジスタを介して出力回路に信号が
供給され、出力信号を出力電流を抑制するように制御す
るため、出力電流を所定値以下に抑制できる。
【００３３】請求項６は、前記複数の保護回路部が１チ
ップの半導体基板上に内蔵されたことを特徴とする。請
求項６によれば、複数の保護回路部を１チップの半導体
基板上に内蔵することにより、複数の保護回路部の保護
機能はそのままで、回路規模を低減できるため、半導体
チップを小型化できる。
ップの半導体基板上に内蔵されたことを特徴とする。請
求項６によれば、複数の保護回路部を１チップの半導体
基板上に内蔵することにより、複数の保護回路部の保護
機能はそのままで、回路規模を低減できるため、半導体
チップを小型化できる。
【００３４】
【発明の実施の形態】図１に本発明の一実施例の回路構
成図を示す。本実施例の保護回路１１は、複数の保護機
能として過電流保護機能及び過熱保護機能の２つの保護
機能を有する。保護回路１１は、保護すべき回路である
アンプ１２及び出力トランジスタＱ14、Ｑ15とともに１
チップの半導体基板上に形成される。
成図を示す。本実施例の保護回路１１は、複数の保護機
能として過電流保護機能及び過熱保護機能の２つの保護
機能を有する。保護回路１１は、保護すべき回路である
アンプ１２及び出力トランジスタＱ14、Ｑ15とともに１
チップの半導体基板上に形成される。
【００３５】入力端子ＴIN10に供給された信号は、アン
プ１２に供給され、増幅された後、保護回路１１に供給
される。保護回路１１は、請求項中の基準電圧回路に相
当し、過電流保護機能及び過熱保護機能で共用される基
準電圧生成回路１３、請求項中の制御回路に相当し、過
熱保護機能を制御するサーマルシャットダウン制御回路
１４、請求項中の制御回路に相当し、過電流保護機能を
制御するカレントリミット制御回路１５、請求項中の出
力回路に相当し、過熱保護機能及び過電流保護機能で共
用され、出力電流を抑制する出力回路１６より構成され
る。
プ１２に供給され、増幅された後、保護回路１１に供給
される。保護回路１１は、請求項中の基準電圧回路に相
当し、過電流保護機能及び過熱保護機能で共用される基
準電圧生成回路１３、請求項中の制御回路に相当し、過
熱保護機能を制御するサーマルシャットダウン制御回路
１４、請求項中の制御回路に相当し、過電流保護機能を
制御するカレントリミット制御回路１５、請求項中の出
力回路に相当し、過熱保護機能及び過電流保護機能で共
用され、出力電流を抑制する出力回路１６より構成され
る。
【００３６】アンプ１２の出力はＮＰＮトランジスタＱ
14のベースに供給される。ＮＰＮトランジスタＱ14は、
請求項５中の第２のトランジスタに相当し、ベースがア
ンプ１２の出力端子と接続され、エミッタが接地され、
コレクタがＰＮＰトランジスタＱ15のベースに接続さ
れ、アンプ１２の出力信号に応じた電流をＰＮＰトラン
ジスタＱ15のベースから引き込む。
14のベースに供給される。ＮＰＮトランジスタＱ14は、
請求項５中の第２のトランジスタに相当し、ベースがア
ンプ１２の出力端子と接続され、エミッタが接地され、
コレクタがＰＮＰトランジスタＱ15のベースに接続さ
れ、アンプ１２の出力信号に応じた電流をＰＮＰトラン
ジスタＱ15のベースから引き込む。
【００３７】ＰＮＰトランジスタＱ15は、請求項５中の
第３のトランジスタに相当し、信号出力用のトランジス
タを構成しており、ベースがＮＰＮトランジスタＱ14の
コレクタに接続され、エミッタに電源電圧ＶCCが印加さ
れ、コレクタが出力端子ＴOU T1に接続され、アンプ１の
出力信号を出力端子ＴOUT1に出力する。
第３のトランジスタに相当し、信号出力用のトランジス
タを構成しており、ベースがＮＰＮトランジスタＱ14の
コレクタに接続され、エミッタに電源電圧ＶCCが印加さ
れ、コレクタが出力端子ＴOU T1に接続され、アンプ１の
出力信号を出力端子ＴOUT1に出力する。
【００３８】基準電圧生成回路１３は、電源電圧ＶCCか
ら定電流Ｉ11を生成する定電流源１７、定電流源１７で
生成された定電流Ｉ11からツェナー電圧ＶZ11 を生成す
るツェナーダイオードＤZ11 、ツェナーダイオードＤ
Z11 で生成されたツェナー電圧ＶZ11 から基準電圧Ｖ
REF11 を生成するＮＰＮトランジスタＱ12より構成され
る。
ら定電流Ｉ11を生成する定電流源１７、定電流源１７で
生成された定電流Ｉ11からツェナー電圧ＶZ11 を生成す
るツェナーダイオードＤZ11 、ツェナーダイオードＤ
Z11 で生成されたツェナー電圧ＶZ11 から基準電圧Ｖ
REF11 を生成するＮＰＮトランジスタＱ12より構成され
る。
【００３９】定電流源１７は一端が電源電圧ＶCCに接続
され、他端がツェナーダイオードＤ Z11 のカソードに接
続される。ツェナーダイオードＤZ11 はカソードが定電
流源７の他端に接続され、アノードは接地されており、
定電流源７から供給された電流により、定電流源７とツ
ェナーダイオードＤZ11 のカソードとの接続点にツェナ
ー電圧ＶZ11 を発生する。
され、他端がツェナーダイオードＤ Z11 のカソードに接
続される。ツェナーダイオードＤZ11 はカソードが定電
流源７の他端に接続され、アノードは接地されており、
定電流源７から供給された電流により、定電流源７とツ
ェナーダイオードＤZ11 のカソードとの接続点にツェナ
ー電圧ＶZ11 を発生する。
【００４０】定電流源１７とツェナーダイオードＤZ11
のカソードとの接続点はＮＰＮトランジスタＱ12のベー
スに接続される。ＮＰＮトランジスタＱ12はコレクタに
電源電圧ＶCCが印加されており、エミッタはサーマルシ
ャットダウン制御回路１４及びカレントリミット制御回
路１５に接続され、サーマルシャットダウン制御回路１
４及びカレントリミット制御回路１５に基準電圧Ｖ
REF11 （＝ＶZ11 −ＶBE11）を印加する。
のカソードとの接続点はＮＰＮトランジスタＱ12のベー
スに接続される。ＮＰＮトランジスタＱ12はコレクタに
電源電圧ＶCCが印加されており、エミッタはサーマルシ
ャットダウン制御回路１４及びカレントリミット制御回
路１５に接続され、サーマルシャットダウン制御回路１
４及びカレントリミット制御回路１５に基準電圧Ｖ
REF11 （＝ＶZ11 −ＶBE11）を印加する。
【００４１】サーマルシャットダウン制御回路１４は、
抵抗Ｒ4 ，Ｒ5 、ＮＰＮトランジスタＱ13から構成され
る。抵抗Ｒ4 ，Ｒ5 は、請求項３中の第１及び第２の抵
抗に相当し、互いに直列に接続され、ＮＰＮトランジス
タＱ12のエミッタと接地との間に接続され、ＮＰＮトラ
ンジスタＱ12で生成された基準電圧ＶREF11 を分圧す
る。
抵抗Ｒ4 ，Ｒ5 、ＮＰＮトランジスタＱ13から構成され
る。抵抗Ｒ4 ，Ｒ5 は、請求項３中の第１及び第２の抵
抗に相当し、互いに直列に接続され、ＮＰＮトランジス
タＱ12のエミッタと接地との間に接続され、ＮＰＮトラ
ンジスタＱ12で生成された基準電圧ＶREF11 を分圧す
る。
【００４２】抵抗Ｒ4 ，Ｒ5 で分圧された分圧電圧Ｖ11
は、ＮＰＮトランジスタＱ13のベースに供給される。Ｎ
ＰＮトランジスタＱ13は、請求項３中の第１のトランジ
スタに相当し、コレクタに電源電圧ＶCCが印加され、エ
ミッタが出力回路１６に接続されている。
は、ＮＰＮトランジスタＱ13のベースに供給される。Ｎ
ＰＮトランジスタＱ13は、請求項３中の第１のトランジ
スタに相当し、コレクタに電源電圧ＶCCが印加され、エ
ミッタが出力回路１６に接続されている。
【００４３】ＮＰＮトランジスタＱ13は、抵抗Ｒ4 ，Ｒ
5 により分圧された分圧電圧Ｖ11によりオンし、一定電
流Ｉ12を出力回路１６に供給する。カレントリミット制
御回路１５は、ＰＮＰトランジスタＱ16，Ｑ17、抵抗Ｒ
6，Ｒ7 より構成される。
5 により分圧された分圧電圧Ｖ11によりオンし、一定電
流Ｉ12を出力回路１６に供給する。カレントリミット制
御回路１５は、ＰＮＰトランジスタＱ16，Ｑ17、抵抗Ｒ
6，Ｒ7 より構成される。
【００４４】ＰＮＰトランジスタＱ16は、請求項５中の
第４のトランジスタに相当し、出力信号検出用のトラン
ジスタで、ベースがＮＰＮトランジスタＱ14のコレクタ
に接続され、エミッタに電源電圧ＶCCが印加され、コレ
クタは抵抗Ｒ6 を介して接地されると共に抵抗Ｒ7 を介
してＰＮＰトランジスタＱ17のエミッタに接続され、ア
ンプ１の出力信号をＰＮＰトランジスタＱ17に伝送す
る。
第４のトランジスタに相当し、出力信号検出用のトラン
ジスタで、ベースがＮＰＮトランジスタＱ14のコレクタ
に接続され、エミッタに電源電圧ＶCCが印加され、コレ
クタは抵抗Ｒ6 を介して接地されると共に抵抗Ｒ7 を介
してＰＮＰトランジスタＱ17のエミッタに接続され、ア
ンプ１の出力信号をＰＮＰトランジスタＱ17に伝送す
る。
【００４５】ＰＮＰトランジスタＱ17は、請求項５中の
第５のトランジスタに相当し、電流制限用のトランジス
タで、ＰＮＰトランジスタＱ15の１／Ｎ倍の電流増幅率
を有するように設定されている。ＰＮＰトランジスタＱ
17は、エミッタが抵抗Ｒ7 を介してＰＮＰトランジスタ
Ｑ16のコレクタに接続され、ベースに基準電圧生成回路
１３のＰＮＰトランジスタＱ12のエミッタが接続され、
基準電圧生成回路１３で生成された基準電圧ＶREF11 が
供給され、コレクタは出力回路１６に接続され、アンプ
１２の出力信号に応じた電流を基準電圧ＶREF11 より制
限された電流を生成し、出力回路１６に供給する。
第５のトランジスタに相当し、電流制限用のトランジス
タで、ＰＮＰトランジスタＱ15の１／Ｎ倍の電流増幅率
を有するように設定されている。ＰＮＰトランジスタＱ
17は、エミッタが抵抗Ｒ7 を介してＰＮＰトランジスタ
Ｑ16のコレクタに接続され、ベースに基準電圧生成回路
１３のＰＮＰトランジスタＱ12のエミッタが接続され、
基準電圧生成回路１３で生成された基準電圧ＶREF11 が
供給され、コレクタは出力回路１６に接続され、アンプ
１２の出力信号に応じた電流を基準電圧ＶREF11 より制
限された電流を生成し、出力回路１６に供給する。
【００４６】出力回路１６は、ＮＰＮトランジスタ
Ｑ18，Ｑ19よりなる。ＮＰＮトランジスタＱ18，Ｑ
19は、カレントミラー回路を構成している。ＮＰＮトラ
ンジスタＱ18は、ベースがコレクタ及びＮＰＮトランジ
スタＱ19のベースに接続され、エミッタは接地されてい
る。ＮＰＮトランジスタＱ19は、ベースがＮＰＮトラン
ジスタＱ18のベース及びコレクタに接続され、コレクタ
がアンプ１２の出力端子に接続され、エミッタは接地さ
れている。
Ｑ18，Ｑ19よりなる。ＮＰＮトランジスタＱ18，Ｑ
19は、カレントミラー回路を構成している。ＮＰＮトラ
ンジスタＱ18は、ベースがコレクタ及びＮＰＮトランジ
スタＱ19のベースに接続され、エミッタは接地されてい
る。ＮＰＮトランジスタＱ19は、ベースがＮＰＮトラン
ジスタＱ18のベース及びコレクタに接続され、コレクタ
がアンプ１２の出力端子に接続され、エミッタは接地さ
れている。
【００４７】ＮＰＮトランジスタＱ18，Ｑ19は、ＮＰＮ
トランジスタＱ12から供給される一定電流Ｉ12でアンプ
１２の出力電流を制限する。次に本実施例の動作を説明
する。まず、アンプ１２の出力電流が増加すると、カレ
ントリミット制御回路１５がこれを検出し、出力回路１
６のＮＰＮトランジスタＱ19がオンし、ＮＰＮトランジ
スタＱ14のベースにアンプ１２から所定のレベル以上の
電流が供給されることはない。
トランジスタＱ12から供給される一定電流Ｉ12でアンプ
１２の出力電流を制限する。次に本実施例の動作を説明
する。まず、アンプ１２の出力電流が増加すると、カレ
ントリミット制御回路１５がこれを検出し、出力回路１
６のＮＰＮトランジスタＱ19がオンし、ＮＰＮトランジ
スタＱ14のベースにアンプ１２から所定のレベル以上の
電流が供給されることはない。
【００４８】このため、過電流によりチップが破損する
ことがなくなる。また、電流により半導体チップが過熱
すると、基準電圧生成回路１３を構成するＮＰＮトラン
ジスタＱ12のエミッタ−ベース間電圧ＶBE11が変動する
ため、カレントリミット制御回路１５を構成するＰＮＰ
トランジスタＱ17のベース電圧が変動する。ＮＰＮトラ
ンジスタＱ12のエミッタ−ベース間電圧ＶBE11は、温度
が上昇すると減少し、基準電圧ＶREF11 を上昇させる。
このため、ＰＮＰトランジスタＱ13のベース電流が増加
し、ＰＮＰトランジスタＱ13のエミッタ電流が増加し、
出力回路１６のＮＰＮトランジスタＱ19がオンし、アン
プ１２の出力電流がＮＰＮトランジスタＱ14のベースへ
の供給を抑制する。
ことがなくなる。また、電流により半導体チップが過熱
すると、基準電圧生成回路１３を構成するＮＰＮトラン
ジスタＱ12のエミッタ−ベース間電圧ＶBE11が変動する
ため、カレントリミット制御回路１５を構成するＰＮＰ
トランジスタＱ17のベース電圧が変動する。ＮＰＮトラ
ンジスタＱ12のエミッタ−ベース間電圧ＶBE11は、温度
が上昇すると減少し、基準電圧ＶREF11 を上昇させる。
このため、ＰＮＰトランジスタＱ13のベース電流が増加
し、ＰＮＰトランジスタＱ13のエミッタ電流が増加し、
出力回路１６のＮＰＮトランジスタＱ19がオンし、アン
プ１２の出力電流がＮＰＮトランジスタＱ14のベースへ
の供給を抑制する。
【００４９】このため、過熱により半導体チップ上の回
路が破損することがなくなる。以上のように本実施例に
よれば、過電流保護機能と過熱保護機能とを実現するた
めの回路で基準電圧生成回路１３及び出力回路１６を共
用することにより過電流保護機能及び過熱保護機能それ
ぞれに基準電圧生成回路及び出力回路を設ける必要がな
いため、回路規模を縮小でき、従って、これらの回路が
搭載された半導体チップを小型化できる。
路が破損することがなくなる。以上のように本実施例に
よれば、過電流保護機能と過熱保護機能とを実現するた
めの回路で基準電圧生成回路１３及び出力回路１６を共
用することにより過電流保護機能及び過熱保護機能それ
ぞれに基準電圧生成回路及び出力回路を設ける必要がな
いため、回路規模を縮小でき、従って、これらの回路が
搭載された半導体チップを小型化できる。
【００５０】
【発明の効果】上述の如く、本発明の請求項１によれ
ば、複数の保護回路部で、基準電圧生成回路及び出力回
路を共用することにより、各保護回路部毎に基準電圧生
成回路及び出力回路を形成する必要がないので、複数の
保護回路部の保護機能はそのままで、回路規模を低減で
きる等の特長を有する。
ば、複数の保護回路部で、基準電圧生成回路及び出力回
路を共用することにより、各保護回路部毎に基準電圧生
成回路及び出力回路を形成する必要がないので、複数の
保護回路部の保護機能はそのままで、回路規模を低減で
きる等の特長を有する。
【００５１】請求項２によれば、基準電圧生成回路で生
成された基準電圧の温度による変動を検出し、過熱時に
前記出力信号を制限する制御信号を生成することによ
り、加熱時に出力信号を制限し出力信号による発熱を低
減することができるため、過熱を防止でき、過熱により
回路を破壊してしまうことがない等の特長を有する。
成された基準電圧の温度による変動を検出し、過熱時に
前記出力信号を制限する制御信号を生成することによ
り、加熱時に出力信号を制限し出力信号による発熱を低
減することができるため、過熱を防止でき、過熱により
回路を破壊してしまうことがない等の特長を有する。
【００５２】請求項３によれば、周囲の温度が上昇し、
基準電圧が上昇すると、第１及び第２の抵抗により分圧
された分圧電圧が上昇し、第１及び第２の抵抗が所定の
値より増加したときに第１のトランジスタが出力信号を
抑制するように出力回路を制御することにより出力信号
を抑制することができ、過熱により回路を破壊してしま
うことがない等の特長を有する。
基準電圧が上昇すると、第１及び第２の抵抗により分圧
された分圧電圧が上昇し、第１及び第２の抵抗が所定の
値より増加したときに第１のトランジスタが出力信号を
抑制するように出力回路を制御することにより出力信号
を抑制することができ、過熱により回路を破壊してしま
うことがない等の特長を有する。
【００５３】請求項４によれば、基準電圧生成回路で生
成された基準電圧に応じて出力信号応じて供給される電
流を制限する制御信号を生成することにより、出力信号
により供給される電流が異常に増加した場合でも電流を
所定の値以下に制限できるため、過電流により回路を破
壊することがない等の特長を有する。
成された基準電圧に応じて出力信号応じて供給される電
流を制限する制御信号を生成することにより、出力信号
により供給される電流が異常に増加した場合でも電流を
所定の値以下に制限できるため、過電流により回路を破
壊することがない等の特長を有する。
【００５４】請求項６によれば、出力信号が増加するこ
とにより出力電流が増加すると、第３のトランジスタが
オンし、第４のトランジスタを介して出力回路に信号が
供給され、出力信号を出力電流を抑制するように制御す
るため、出力電流を所定値以下に抑制でき、過電流によ
り回路を破壊することがない等の特長を有する。
とにより出力電流が増加すると、第３のトランジスタが
オンし、第４のトランジスタを介して出力回路に信号が
供給され、出力信号を出力電流を抑制するように制御す
るため、出力電流を所定値以下に抑制でき、過電流によ
り回路を破壊することがない等の特長を有する。
【００５５】請求項６によれば、複数の保護回路部を１
チップの半導体基板上に内蔵することにより、複数の保
護回路部の保護機能はそのままで、回路規模を低減でき
るため、半導体チップを小型化できる等の特長を有す
る。
チップの半導体基板上に内蔵することにより、複数の保
護回路部の保護機能はそのままで、回路規模を低減でき
るため、半導体チップを小型化できる等の特長を有す
る。
【図１】本発明の一実施例の回路構成図である。
【図２】従来の一例のブロック構成図である。
【図３】従来の一例のサーマルシャットダウン回路の回
路構成図である。
路構成図である。
【図４】従来の一例のサーマルシャットダウン回路の回
路構成図である。
路構成図である。
１１ 保護回路 １２ アンプ １３ 基準電圧生成回路 １４ サーマルシャットダウン制御回路 １５ カレントリミット制御回路 １６ 出力回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｈ 9/04
Claims (6)
- 【請求項１】 基準電圧を生成する基準電圧生成回路
と、該基準電圧生成回路で生成された該基準電圧に基づ
いて制御信号を生成する制御回路と、該制御回路で生成
された該制御信号に応じて出力信号を制御する出力回路
からなる複数の保護機能を内蔵した保護回路において、 前記複数の保護機能で、前記基準電圧生成回路及び前記
出力回路を共用したことを特徴とする保護回路。 - 【請求項２】 前記複数の保護機能の一つは、前記制御
回路が前記基準電圧生成回路で生成された基準電圧の温
度による変動を検出し、過熱時に前記出力信号を制限す
る制御信号を生成する過熱保護機能であることを特徴と
する請求項１記載の保護回路。 - 【請求項３】 前記過熱保護機能は、前記基準電圧生成
回路で生成された基準電圧を分圧する第１及び第２の抵
抗と、 前記第１及び第２の抵抗により分圧された電圧がベース
に接続され、エミッタが前記出力回路に接続され、前記
第１及び第２の抵抗が所定の値より増加したときに前記
出力信号を抑制するように前記出力回路を制御する第１
のトランジスタとを有することを特徴とする請求項２記
載の保護回路。 - 【請求項４】 前記複数の保護機能の一つは、前記制御
回路が前記基準電圧生成回路で生成された基準電圧及び
前記出力信号応じて出力信号を制限する過電流保護機能
であることを特徴とする請求項１乃至３のいずれか一項
記載の保護回路。 - 【請求項５】 前記出力信号がベースに接続された第２
のトランジスタと、 エミッタに電源電圧が供給され、ベースに前記第２のト
ランジスタのコレクタが接続され、コレクタから前記出
力信号に応じた信号を出力する第３のトランジスタとを
有し、 前記過電流保護回路は、前記第２のトランジスタのコレ
クタにベースが接続された第４のトランジスタと、 前記第４のトランジスタのコレクタにエミッタが接続さ
れ、ベースが前記基準電圧生成回路に接続され、コレク
タが前記出力回路に接続された第５のトランジスタとを
有することを特徴とする請求項４記載の保護回路。 - 【請求項６】 前記複数の保護機能が１チップの半導体
基板上に内蔵されたことを特徴とする請求項１乃至５の
いずれか一項記載の保護回路を内蔵した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049143A JPH09246876A (ja) | 1996-03-06 | 1996-03-06 | 保護回路及びそれを内蔵した半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049143A JPH09246876A (ja) | 1996-03-06 | 1996-03-06 | 保護回路及びそれを内蔵した半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246876A true JPH09246876A (ja) | 1997-09-19 |
Family
ID=12822875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8049143A Pending JPH09246876A (ja) | 1996-03-06 | 1996-03-06 | 保護回路及びそれを内蔵した半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7499253B2 (en) | 2005-03-07 | 2009-03-03 | Rohm Co., Ltd. | Semiconductor integrated-circuit unit with temperature protective circuit |
| JP2014108046A (ja) * | 2012-11-22 | 2014-06-09 | Samsung Electro-Mechanics Co Ltd | 過熱保護回路 |
-
1996
- 1996-03-06 JP JP8049143A patent/JPH09246876A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7499253B2 (en) | 2005-03-07 | 2009-03-03 | Rohm Co., Ltd. | Semiconductor integrated-circuit unit with temperature protective circuit |
| JP2014108046A (ja) * | 2012-11-22 | 2014-06-09 | Samsung Electro-Mechanics Co Ltd | 過熱保護回路 |
| US8908344B2 (en) | 2012-11-22 | 2014-12-09 | Samsung Electro-Mechanics Co., Ltd. | Overheating protection circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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