JPH09246924A

JPH09246924A - 逓倍回路

Info

Publication number: JPH09246924A
Application number: JP8054355A
Authority: JP
Inventors: Kazuhiko Mizuno; 和彦水野; Noboru Masuda; 昇益田; Masakazu Yamamoto; 雅一山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-03-12
Filing date: 1996-03-12
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】逓倍回路においてＰＬＬ回路に起因するジッ
タの発生を回避することができない点。【解決手段】所定の周波数の入力クロック信号１５０
をｎ（ｎ＝2,3・・・）倍の周波数の信号１６０に逓倍する
逓倍回路であって、リングオシレータ制御部１０３と可
変遅延回路１０４によりリングオシレータを構成し、回
数ｎだけパルスが通過すると発振を停止させ、また、位
相比較回路１０６および遅延時間制御部１０５により入
力クロック信号１５０とｎ逓倍した信号１６０の発振タ
イミングを一致させてリングオシレータをほぼ一定の周
期で発振させることにより、入力クロック信号１５０の
１周期の間にｎ倍の周波数の信号１６０を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周期的に変化する
信号を逓倍する技術に係り、特に、高速なコンピュータ
等の情報処理機器に必要な高周波数のクロック信号を安
定して供給するのに好適な逓倍回路に関するものであ
る。

【０００２】

【従来の技術】コンピュータ等の情報処理機器に、高周
波数のクロック信号を安定して供給するための逓倍回路
としては、電圧制御発振器を使ったＰＬＬ（Phase Lock
ed Loop、位相同期ループ）を用いる技術が、例えば、
１９９４年のカスタムインテグレイテッドサーキッツコ
ンファレンス（Custom Integrated Circuits Conferenc
e）における講演番号２５．１で“A 1.5% jitter PLL c
lock generation systemfor a 500MHz RISC processo
r”と題して発表された例の他、同講演番号２５．２で
発表された例、あるいは、１９９２年の同学会での講演
番号２４．１，２４．２，２５．１において発表された
例、さらに、１９９２年のインタナショナルソリッドス
テイトサーキッツコンファレンス（International Soli
d-State Circuits Conference）の講演番号ＷＰ３．３
において発表された例などに紹介されている。

【０００３】しかし、ＰＬＬは、電圧制御発振器を内蔵
してその発振周波数を制御しながら所望の位相の発振出
力を得るような構成になっているため、発振出力の位相
を外手段から加えるリファレンス信号の位相と比較しな
がら常時制御する手段が必須である。このため、ノイズ
等の影響で誤った制御を受けると、そのためにかえって
発振出力の位相が狂い、これを補正するために更に制御
がかかって発振出力の位相が変化するいわゆるジッタと
いう現象が発生する。ノイズが発生する周期によって
は、このノイズによって生じた位相ずれの数倍のジッタ
が発生することもある。

【０００４】

【発明が解決しようとする課題】解決しようとする問題
点は、従来のＰＬＬを用いた逓倍回路に係る技術では、
ノイズによって生じた位相ずれに伴うジッタの発生を回
避することができない点である。本発明の目的は、これ
ら従来技術の課題を解決し、大きな位相差が発生するこ
とのない、高性能な逓倍回路を提供することである。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の逓倍回路は、（１）所定の周波数の第１の
繰り返し信号（入力クロック信号１５０）を入力し、こ
の入力クロック信号１５０のｎ（ｎ＝２，３・・・）倍
の周波数の第２の繰り返し信号（信号１６０）を出力す
る逓倍回路であって、この信号１６０に相当する周波数
の第３の繰り返し信号（信号１５３）を発振する発振周
期の調整が可能な手段（発振回路２）と、入力クロック
信号１５０の立ち上がり（もしくは立ち下がり：回路を
１つ決めれば、立上り基準か、立ち下がり基準のいずれ
かに決まる。）を契機に発振回路２を起動する手段（発
振起動部３）と、入力クロック信号１５０の次の立ち上
がり（もしくは立ち下がり）までの間、信号１５３の発
振をｎ周期分だけ継続させた後に停止させる手段（発振
停止部４）とを少なくとも有し、入力クロック信号１５
０の一周期の時間と、信号１５３のｎ周期分の時間を揃
え、この信号１５３を、信号１６０として出力すること
を特徴とする。尚、上記（１）に記載の逓倍回路におい
て、信号１５３のｎ＋１周期目を起動する信号１５４の
立ち上がり（もしくは立ち下がり）のタイミングと、入
力クロック信号１５０の立ち上がり（もしくは立ち下が
り）のタイミングが一致するように、信号１５３の周期
を伸縮する手段（周期調整部５）を設け、入力クロック
信号１５０と信号１５４のそれぞれの立ち上がり（もし
くは立ち下がり）のタイミングを一致させた後、信号１
５３を信号１６０として出力する。また、（２）所定の
周波数の第１の繰り返し信号（入力クロック信号１５
０）を入力し、この入力クロック信号１５０のｎ（ｎ＝
２，３・・・）倍の周波数の第２の繰り返し信号（信号
１６０）を出力する逓倍回路であって、リングオシレー
タ制御部１０３と、可変遅延回路１０４と、位相比較回
路１０６と、遅延時間制御部１０５とを少なくとも有
し、リングオシレータ制御部１０３と可変遅延回路１０
４とは互いに一方の出力（信号１５３，１５４）を他方
の入力に接続することによってリングオシレータを構成
し、リングオシレータ制御部１０３は、入力クロック信
号１５０（信号１５２）の立ち上がり（もしくは立ち下
がり）のいずれかで起動し、入力クロック信号１５０の
ｎ倍の周波数での発振を開始すると共に、この発振をｎ
周期分だけ継続させた後に停止し、位相比較回路１０６
は、可変遅延回路１０４の出力１５４の立ち上がり（も
しくは立ち下がり）のタイミングと入力クロック信号１
５０（信号１５２）の立ち上がり（もしくは立ち下が
り）のタイミングを比較し、この比較結果１５５を遅延
時間制御部１０５に出力し、遅延時間制御部１０５は、
位相比較回路１０６の比較結果１５５に基づいて、可変
遅延回路１０４の出力（信号１５４）のｎ回目の立ち上
がり（もしくは立ち下がり）のタイミングと入力クロッ
ク信号１５０（信号１５２）の立ち上がり（もしくは立
ち下がり）のタイミングが一致するように、可変遅延回
路１０４の遅延時間を制御する。そして、遅延時間制御
部１０５による制御終了後の可変遅延回路１０４の出力
（信号１５４）、もしくは、リングオシレータ制御部１
０３の出力（信号１５３）を第２の繰り返し信号（信号
１６０）として出力することを特徴とする。また、
（３）上記（２）に記載の逓倍回路において、リングオ
シレータ制御部１０３は、可変遅延回路１０４の出力信
号１５４と第１の繰り返し信号１５２の内のいずれか一
方を選択して可変遅延回路１０４に出力するセレクタ回
路（ゲート回路４０１，４０２）と、入力クロック信号
１５０（信号１５２）の立ち上がり（もしくは立ち下が
り）のいずれかで、セレクタ回路に可変遅延回路１０４
の出力信号１５４を選択させてリングオシレータの発振
を開始させると共に、この発振がｎ周期分だけ継続した
後、セレクタ回路に入力クロック信号１５０（信号１５
２）を選択させてリングオシレータの発振を停止させる
切替手段（フリップフロップ４０３，４０４、インバー
タ回路４０５〜４０７、ＮＡＮＤ回路４０８）とを少な
くとも有することを特徴とする。また、（４）上記
（２）もしくは（３）のいずれかに記載の逓倍回路にお
いて、遅延時間制御部１０５は、可変遅延回路１０４の
遅延時間を、予め定められた最小値から徐々に増加させ
る手段（カウンタ７０７）を有し、可変遅延回路１０４
の遅延時間を増加させながら、可変遅延回路１０４の出
力の立ち上がり（もしくは立ち下がり）のタイミングと
入力クロック信号１５０（信号１５２）の立ち上がり
（もしくは立ち下がり）のタイミングを一致させること
を特徴とする。

【０００６】

【発明の実施の形態】本発明においては、外部から加え
られる第１の繰り返し信号の立ち上がりまたは立ち下が
りのいずれかを契機として第２の繰り返し信号の生成と
出力を開始し、所定の繰り返し数だけ出力すると、次の
契機（第１の繰り返し信号の次の立ち上がりまたは立ち
下がりのいずれか）が来るまで、第２の繰り返し信号の
生成と出力を停止する。これにより、第１の繰り返し信
号の立ち上がりまたは立ち下がりのいずれか毎に（第１
の繰り返し信号の一周期毎に）、第２の繰り返し信号は
所定の繰り返し回数ずつ出力される。

【０００７】このような第２の繰り返し信号は、例え
ば、セレクタと可変遅延回路からなるリングオシレータ
を設ける構成において、外部からリファレンス信号とし
て加えられる第１の繰り返し信号をトリガとして発振を
開始させ、リングオシレータ内を所定の回数だけパルス
が通過するとセレクタを切り替えてパルスの通過を阻止
することにより得られる。そして、次の第１の繰り返し
信号の入力をトリガにセレクタを再び切り替えてパルス
を通過させる。このような構成とすることにより、リフ
ァレンス信号の１周期毎にリングオシレータ内を所定の
回数ずつパルスが通過することになる。従って、リング
オシレータの発振周波数がリファレンス信号の周波数の
所定数倍になるように可変遅延回路の遅延時間を調整す
れば、リファレンス信号の所定数倍の周波数の連続した
発振が得られる。この発振は、リファレンス信号の１周
期毎にトリガがかけられているため、可変遅延回路の遅
延時間は、装置の電源を投入した直後等に初期調整を行
なった後は制御しなくても済む。また、可変遅延回路の
制御を常時行う場合でも短時間に急激な制御は不要であ
る。このことにより、従来のＰＬＬ回路を用いた逓倍回
路で問題となる大きなジッタは発生しない。

【０００８】以下、本発明に係る実施例を、図面を用い
て、より詳細に説明する。図１は、本発明の逓倍回路の
本発明に係る構成の第１の実施例を示すブロック図であ
る。図１において、１は本発明に係る逓倍回路、２は外
部からの第１の繰り返し信号としての入力クロック信号
１５０のｎ倍の周波数の第３の繰り返し信号としての信
号１５３を生成する発振回路、３は入力クロック信号１
５０の立上りもしくは立ち下がりのいずれかを契機に発
振回路２を起動させる発振起動回路、４は発振回路２か
ら入力クロック信号１５０のｎ周期分の繰り返し信号１
５３が発振されると入力クロック信号１５０の次の立上
りもしくは立ち下がりのいずれかまで、発振回路２の発
振動作を停止させる発振停止回路、５は発振回路２の起
動の契機となる入力クロック信号１５０の一周期と発振
回路２で生成される繰り返し信号１５３のｎ回分の周期
とがそれぞれ一致するように繰り返し信号１５３の周期
を調整する周期調整回路である。

【０００９】このような構成とすることにより、逓倍回
路１は、周期調整回路５で周期が調整された発振回路２
からの繰り返し信号１５３を、第２の繰り返し信号とし
ての信号１６０として出力する。以下、図２以降を用い
て、本発明に係る逓倍回路の構成を、さらに詳細に説明
する。

【００１０】図２は、本発明の逓倍回路の本発明に係る
構成の第２の実施例を示すブロック図である。図２にお
いて、１０１はシェーパ部、１０２はハザード防止部、
１０３はリングオシレータ制御部、１０４は可変遅延回
路、１０５は遅延時間制御部、１０６は位相比較回路を
示す。また、１５０は入力クロック信号、１６０は入力
クロック信号１５０を逓倍した出力信号、１７０は遅延
時間制御部１０５を初期状態にするためのリセット信
号、１５１〜１５６は各構成要素間の信号を示してい
る。

【００１１】以下、このような構成の逓倍回路の動作に
ついて説明する。シェーパ部１０１は、一定の周期で入
力されるクロック信号１５０を、同じ周期で時間幅の短
いパルス信号１５１に変える部分である。本例の逓倍回
路は幾つかのフリップフロップ回路を有するが、通常の
フリップフロップ回路は、リセット信号とクロック信号
が同時に入力された場合、出力が確定しなくなるとい
う、いわゆるハザードという現象が生じることがある。
ハザード防止部１０２はこれを解消するためのもので、
リセット信号１７０が解除されてから充分な時間が経過
した後に、パルス信号１５１をパルス信号１５２として
出力するように構成されている。また、リセット信号１
７０が解除される前および解除された直後は、信号１５
２はローレベルに固定される。

【００１２】リングオシレータ制御部１０３と可変遅延
回路１０４はリングオシレータを構成する。このリング
オシレータは、パルス信号１５２にパルスが現われると
発振を開始し、発振出力が所定の回数だけ振動すると、
後述するリングオシレータ制御部１０３の作用によっ
て、発振を停止する。そして、次のパルスがパルス信号
１５２に現われると再び同じ動作を繰り返す。位相比較
回路１０６は、上記のリングオシレータが発振を停止す
る直前に可変遅延回路１０４の出力１５４が変化するタ
イミングと、次のパルス信号１５２が現われるタイミン
グとの早遅関係を比較し、その結果を遅延時間制御部１
０５に出力する。

【００１３】遅延時間制御部１０５は、位相比較回路１
０６から送られてくる比較結果を示す信号１５５に基づ
いて、信号１５２と信号１５４のタイミングが一致する
ように可変遅延回路１０４の遅延時間を調整する。この
タイミングが一致すると、リングオシレータの発振の停
止と次の発振の開始とのタイミングが一致するため、リ
ングオシレータは一定の周期で連続して発振することに
なる。そして、パルス信号１５２が１回現われる間に、
リングオシレータの発振出力は上記所定の回数だけ振動
するため、この発振出力を出力信号１６０として取り出
すことにより所定の逓倍率の逓倍出力が得られる。尚、
リセット信号１７０は発振出力が所定以外の逓倍率で発
振することを避けるため、最初に遅延時間制御部１０５
をリセットし、可変遅延回路１０４の遅延時間を最小に
する信号である。

【００１４】次に、図３〜図１０を用いて、図２におけ
る逓倍回路を構成する各構成要素の詳細を説明する。図
３は、図２におけるシェーパ部の具体的な構成例を示す
回路図である。本図３において、２０１は入力クロック
信号１５０を遅延させかつ反転させるためのゲート回路
群、２０２はそのゲート回路群２０１から出力される信
号と入力クロック信号１５０の論理をとるＮＡＮＤ回路
である。本シェーパ部は、入力クロック信号１５０に立
ち上がりエッジが現われる毎にゲート回路群２０１を通
過するまでの時間と同じ幅のパルスを信号１５１として
出力するように構成されている。従って、一定の周期の
入力クロック信号１５０と同じ周期で幅の短いパルス信
号１５１が得られる。

【００１５】図４は、図２におけるハザード防止部の具
体的な構成例を示す回路図である。本図４において、３
０１および３０２はエッジトリガー型のフリップフロッ
プ回路、３０３はハザードが起き得る場合にパルス信号
１５１を通さないためのＮＯＲ回路、３０４はバッファ
回路を示している。また、１５２はハザードを防止した
出力信号を示している。図３のシェーパ部１０１から出
力される信号１５１はエッジトリガー型のフリップフロ
ップ回路３０１，３０２のクロック信号としても作用す
る。最初、リセット信号１７０がアクティブな時は、フ
リップフロップ回路３０１はローレベル、フリップフロ
ップ回路３０２はハイレベルを出力し、信号１５２はロ
ーレベルに固定されたままとなる。

【００１６】ここでリセット信号１７０によるリセット
状態が解除されると、パルス信号１５１が立ち上がる毎
にフリップフロップ回路３０１，３０２の出力が順次反
転し、その後、パルス信号１５１がＮＯＲ回路３０３を
通って信号１５２として出力される。この場合、フリッ
プフロップ回路３０１にハザードが発生することも有り
得るが、フリップフロップ回路３０２は、フリップフロ
ップ回路３０１と同じパルス信号１５１を用い、フリッ
プフロップ回路３０１の出力信号を１周期分シフトする
ように構成されているためハザードは発生しない。これ
により、ＮＯＲ回路３０３は、リセットが解除された
後、少なくとも１周期以上経過した後にパルス信号１５
１を信号１５２として出力する。

【００１７】図５は、図２におけるリングオシレータ制
御部の具体的な構成例を示す回路図である。本図５にお
いて、４０１および４０２は信号１５２と信号１５４の
内から信号１５３に接続する信号を選択するための切り
替えを行うイネーブル端子付きのゲート回路、４０３お
よび４０４はゲート回路４０１，４０２を制御するエッ
ジトリガー型のフリップフロップ回路、４０５〜４０７
はバッファとして作用するインバータ回路、４０８はＮ
ＡＮＤ回路を示している。尚、信号１５３は、図２にお
ける次段の可変遅延回路１０４によって遅延されると共
に反転され、信号１５４としてゲート回路４０１に加え
られる。従って、ゲート回路４０１の側が選択された時
は、ゲート回路４０１と可変遅延回路１０４はリングオ
シレータを構成することになる。また、その発振出力は
出力信号１６０として取り出される。

【００１８】図５において、ゲート回路４０１の側が選
択されている間はリングオシレータが発振するため、フ
リップフロップ回路４０３，４０４のクロック端子に
は、その発振周期のパルスがインバータ回路４０５〜４
０７を介して加えられる。また、パルス信号１５２はハ
イレベルである時間よりローレベルである時間の方が遥
かに長いため、通常はＮＡＮＤ回路４０８の出力信号４
５３はハイレベルであり、フリップフロップ回路４０
３，４０４のリセット端子は不活性である。このため、
リングオシレータの発振によって信号４５０，４５１は
順次ハイレベルに、信号４５２はローレベルになり、い
ずれはゲート回路４０２が選択された状態になる。そし
て、信号１５３は信号１５２と同じローレベルに固定さ
れ、リングオシレータの発振を停止する。

【００１９】ゲート回路４０２が選択された時にパルス
信号１５２がハイレベルになると、信号１５３もハイレ
ベルになるため、信号４５３がローレベルとなりフリッ
プフロップ回路４０３，４０４がリセットされる。する
と、ゲート回路４０１，４０２は切り替えられ、ゲート
回路４０１と可変遅延回路１０４によりリングオシレー
タが構成され、信号１５３は発振を開始する。信号１５
３はフリップフロップ回路４０３，４０４のクロック信
号４５５，４５４として作用するが、その伝幡経路には
インバータ回路４０５〜４０７群が遅延回路を構成して
いる。そのため、クロック信号がフリップフロップ回路
４０３，４０４に到達するまでの時間に差ができる。

【００２０】すなわち、フリップフロップ回路４０４は
フリップフロップ回路４０３より早くクロック信号を受
けることになる。従って、信号４５４の最初の立ち上が
りではフリップフロップ回路４０３の出力信号４５０が
初期状態のローレベルのままであるため、フリップフロ
ップ回路４０４は前の状態をそのまま維持することにな
る。その少し後にフリップフロップ回路４０３の出力信
号４５０がローレベルからハイレベルに立ち上がるた
め、この時点では信号４５０がハイレベル、信号４５１
がローレベルとなる。

【００２１】そして、次の信号４５４の立ち上がりで
は、フリップフロップ回路４０３の出力信号４５０がハ
イレベルとなっているため、フリップフロップ回路４０
４の出力信号４５１はハイレベル、出力信号４５２はロ
ーレベルを出力する。このため、ゲート回路４０１，４
０２は切り替わり、ゲート回路４０２の側が選択された
状態となるためリングオシレータは解除され、信号１５
３の発振を停止する。そして、次のパルス信号１５２が
現われると、再び上記で述べた動作を繰り返す。尚、リ
ングオシレータの発振周期は、信号１５３から信号１５
４へと伝幡する時間を図２の可変遅延回路１０４におい
て制御することにより変化する。

【００２２】図６は、図５におけるリングオシレータ制
御部の各信号の時間変化例を示すタイミングチャートで
ある。本図６では、図５のリングオシレータ制御部１０
３における各信号の時間変化の概念を、信号１５２の最
初のパルスが入力されてから次のパルスが入力されるま
での１周期について示す。本図は、上から、図２のハザ
ード防止部１０２からのパルス信号１５２、図２，５の
リングオシレータ制御部１０３から図２の可変遅延回路
１０４に出力する信号１５３、図２の可変遅延回路１０
４から図２，５のリングオシレータ制御部１０３に出力
される信号１５４、図５のフリップフロップ回路４０
３，４０４のリセット信号４５３および出力信号４５
０，４５１の電圧波形を示すグラフであり、左から右へ
向かって時間の経過を表わしている。

【００２３】前述したように、最初にパルス信号１５２
がローレベルの間は、図５におけるゲート回路４０２の
側が選択され、信号１５３はローレベル、信号１５４は
ハイレベルとなる。ここで、パルス信号１５２がハイレ
ベルとなると、図５のゲート回路４０２を通過して信号
１５３が立ち上がる。パルス信号１５２および信号１５
３が共にハイレベルとなると、リセット信号４５３は立
ち下がり、図５のフリップフロップ回路４０３，４０４
をリセットする。図５のフリップフロップ回路４０３，
４０４がリセットされると、それぞれの出力信号４５
０，４５１は共に立ち下がる。信号４５１が立ち下がる
ことにより、図５のゲート回路４０１，４０２が切り替
わるが、この時点ではパルス信号１５２と信号１５４は
共にハイレベルであるため、信号１５３は変化しない。

【００２４】信号１５４は、信号１５３を図２の可変遅
延回路１０４によって遅延し反転した信号であるから、
その遅延時間分だけ後に立ち下がる。これが図５のゲー
ト回路４０１を介して信号１５３に伝わり信号１５３が
立ち下がると、図５のフリップフロップ回路４０４，４
０３のクロック端子に加わる信号が立ち上がる。する
と、前述のように図５のフリップフロップ回路４０４の
出力信号４５１は、ローレベルのままで、フリップフロ
ップ回路４０３の出力信号４５０のみがハイレベルとな
る。その後更に、信号１５３と信号１５４は、図２の可
変遅延回路１０４と図５のゲート回路４０１を伝わって
変化し、信号１５３の２回目の立ち下がりで図５のフリ
ップフロップ回路４０４のクロック端子に加わる信号が
立ち上がる。また、その時点で信号４５０はハイレベル
であるため、信号４５１の出力信号もハイレベルとな
り、図５のゲート回路４０２の側が選択される。信号１
５２，１５４は共にローレベルであるため、信号１５３
は変化しない。

【００２５】尚、図２，３に示したシェーパ部１０１内
のインバータ回路２０１の段数によって設定されるパル
ス信号１５２のパルス幅は、パルス信号１５２の立ち上
がりに起動されて図５のフリップフロップ回路４０４が
リセットされ、図５のゲート回路４０２からゲート回路
４０１へ切り替わった後に、パルス信号１５２が立ち下
がるように、かつ、信号１５３の１回目の立ち下がりよ
り早く図５のフリップフロップ回路４０３，４０４のリ
セット信号４５３が解除されるように設定する。また、
図２の可変遅延回路１０４の最小遅延時間は、信号１５
４の２回目の立ち上がりが信号４５１の立ち上がりより
遅く、かつ、次の周期のパルス信号１５２の立ち上がり
より早くなるように設定する。

【００２６】図７は、図２における位相比較回路の具体
的な構成例を示す回路図である。本図７において、６０
１および６０２はセットリセット型のフリップフロップ
回路を構成するＮＡＮＤ回路、６０８はエッジトリガー
型のフリップフロップ回路、６０３〜６０６はバッファ
として作用するインバータ回路、６０７はＮＯＲ回路、
６０９は信号を遅延させるためのインバータ回路、６１
０および６１１はバッファを示している。

【００２７】また、１５２は図２，４に示すハザード防
止部１０２から出力されたパルス信号、１５４は図２に
おける可変遅延回路１０４の出力信号であり、本例の回
路は、この２つの信号１５２，１５４の位相を比較す
る。また、６５３はフリップフロップ回路６０８のクロ
ック端子へ加える信号、６２０は位相比較結果を表わす
信号、６３０は信号１５２を反転させた信号であり遅延
時間制御回路１０５を動作させるためのクロック信号で
ある。尚、インバータ回路６０３およびバッファ６１１
はＮＡＮＤ回路６０１，６０２の負荷を等しくするため
に設けたダミーの回路である。

【００２８】本図７の回路において、ＮＡＮＤ回路６０
１，６０２はセットリセット型のフリップフロップ回路
として動作し、図２の可変遅延回路１０４の出力信号１
５４の立ち上がりエッジと、図２，４に示すハザード防
止回路１０２の出力信号１５２の立ち上がりエッジとの
早遅関係を比較し、比較結果を信号６５２として出力す
る。そして、信号１５２，１５４が共にハイレベルにな
ると、少し後から信号６５３もハイレベルとなり、信号
６５２に現われている比較結果がフリップフロップ回路
６０８に取り込まれ、信号６２０として出力される。本
図７の回路では、信号１５４の方が信号１５２より早い
時にはローレベル、遅い時にはハイレベルを、信号６２
０として出力するように構成されている。

【００２９】図８は、図２における遅延時間制御部の第
１の構成例を示す回路図である。本図８において、７０
１〜７０４はエッジトリガー型のフリップフロップ回
路、７０５はＮＡＮＤ回路、７０７はカウンタ回路、７
０６はカウンタ回路７０７内の多数のフリップフロップ
回路を駆動するためのバッファを示している。また、１
５６は可変遅延回路１０４の遅延時間を制御する信号、
６２０および６３０の信号は図７の位相比較回路の出力
信号であり、６２０は位相比較結果を表わす信号、６３
０は図２の入力クロック信号１５０と同じ周期の信号で
あり各フリップフロップ回路７０１〜７０４のクロック
信号として作用する信号を示している。

【００３０】フリップフロップ回路７０１，７０３は分
周回路として動作し、それぞれ信号６３０を２分周およ
び４分周した信号７５４，７５５を出力する。また、こ
の信号７５４はフリップフロップ回路７０２のクロック
信号として作用し、信号６２０として入力される位相比
較結果を取り込んで信号７５３として出力する。このよ
うな構成において、リセット信号１７０が解除された
後、位相比較結果である信号６２０がローレベルである
間は、信号７５０はローレベルである。この間、信号６
３０を４分周した信号７５５がクロック信号としてカウ
ンタ回路７０７に作用しカウント値を上昇させる。そし
て、そのカウント値により、図２の可変遅延回路１０４
の遅延時間が制御される。尚、後述するように、図２の
可変遅延回路１０４はカウント値が増えると遅延時間が
長くなるように構成する。

【００３１】カウンタ回路７０７には最初にリセットが
かかるため、図２の可変遅延回路１０４の遅延時間は最
小の状態から始まり、徐々に遅延時間が長くなってい
く。そして、信号１５２，１５４の位相の早遅関係が逆
転して信号６２０がハイレベルになると、信号７５０が
ハイレベルとなり、カウンタ回路７０７はカウントを停
止する。また、信号７５０がハイレベルになると、フリ
ップフロップ回路７０４がその状態を保持し、以後はカ
ウンタ回路７０７のカウント値を保持する。尚、信号６
３０を４分周してカウンタ回路７０７に加えるのは、遅
延時間を制御した結果が位相比較結果６２０に反映さ
れ、信号７５０に現われるまでの間は次の制御が行われ
ないようにするためである。

【００３２】図９は、図２における可変遅延回路の具体
的な構成例を示す回路図である。本図９において、８０
１〜８０４はＮＯＲ回路、８０５は４入力のＮＯＲ回
路、８０６〜８１２は信号伝幡経路を選択するセレクタ
回路、８１３〜８１５および８１８は遅延時間差を作る
ためのインバータ回路群、８１６および８１７はクロッ
ク信号の極性を合わせると共に遅延時間差を作るための
インバータ回路群、８１９および８２０は負荷として作
用するインバータ回路群である。また、１５３および１
５４は図２，５におけるリングオシレータ制御部１０３
の入出力信号と接続する。

【００３３】ＮＯＲ回路８０１〜８０４は、それぞれ２
入力、５入力、６入力、６入力であるが、図２，５にお
けるリングオシレータ制御部１０３からの入力信号１５
３を受ける端子と、図８の遅延時間制御部１０５からの
制御信号１５６を受ける端子以外の端子８５０は全てロ
ーレベルに固定しておく。また、端子８５１〜８６１の
内、端子８５１〜８５４には、図８の遅延時間制御部１
０５からの制御信号１５６の下２ビットをデコードした
信号が、また端子８５８にはその次の下１ビットが、端
子８５９〜８６１にはその次の下２ビットから論理をと
った信号、端子８５５〜８５７にはさらに上位のビット
やその論理をとった信号を加える。

【００３４】本図９の回路では、遅延時間が最小に設定
された時には、信号１５３は、ＮＯＲ回路８０１，８０
５、セレクタ回路８０６，８０９，８１０を経由して、
信号１５４として出力される。そして、制御信号１５６
の値が増加するに伴い、ＮＯＲ回路８０１〜８０４まで
を選択することで遅延時間の微調整を行い、各セレクタ
回路を切り替えることにより大幅な遅延時間の調整が行
なわれる。尚、このような可変遅延回路（１０４）の構
成技術の一部については、例えば、特開平６−９７７８
８号公報に開示されている。

【００３５】図１０は、図８における遅延時間制御部に
よる制御結果に基づく図９における可変遅延回路の遅延
結果での図５におけるリングオシレータ制御部の各信号
の時間変化例を示すタイミングチャートである。本図１
０は、図６に示した信号１５４の、図９における可変遅
延回路（１０４）による遅延結果を示すものであり、本
図１０において実線で示すように、図８の遅延時間制御
部（１０５）による制御結果に基づく図９の可変遅延回
路（１０４）の遅延結果での図５のリングオシレータ制
御部（１０３）における信号１５４は、入力信号１５２
の立ち上げに同期して立ち上がる（図６における信号１
５４は点線で示す）。その結果、この信号１５４および
リングオシレータ内の信号１５３には、一定の周期で連
続して繰り返す信号が得られる。これらの信号の周期
は、リファレンス信号１５２の周期のｎ分の１であり、
従って、リファレンス信号１５２のｎ倍の周波数の信号
が得られる。本例の逓倍回路は、この信号１５３を出力
する。

【００３６】以上、本発明の逓倍回路の実施例について
述べたが、この他にも種々の構成が考えられ、以下、そ
の説明を行なう。図１１は、図１および図２における逓
倍回路の出力信号を分周する分周回路の構成例を示す回
路図である。本分周回路は、図１，２における逓倍回路
から出力された信号１６０を分周することにより、クロ
ック信号のデューティーを補正するものであり、図１１
において、９０１は図１，２における信号１６０を分周
するエッジトリガー型のフリップフロップ回路、９０２
は分周を開始するタイミングを合わせるためのＮＯＲ回
路を示している。また、１８０は信号１６０を分周して
入力クロック信号１５０のデューティーを補正した信号
を示している。

【００３７】フリップフロップ回路９０１により、信号
１６０は分周されて、信号１８０として出力されるが、
信号１６０は、図１，２における入力クロック信号１５
０のデューティーに関係なくリングオシレータによって
逓倍されたほぼ一定の周期を持つ信号であるため、信号
１８０のデューティーはほぼ５０％になる。また、信号
１８０の周期は、逓倍した信号１６０を分周するため、
図１，２における入力クロック信号１５０の周期に戻
る。すなわち、図１，２における入力クロック信号１５
０をデューティー５０％に補正した信号１８０が得られ
る。尚、ＮＯＲ回路９０２は、分周を開始するタイミン
グを信号１５２に合わせるために設けている。

【００３８】図１２は、図２における逓倍回路の出力信
号の周期の制御に用いる制御回路の構成例を示す回路図
である。本例の回路は、外部からレベルを固定した制御
信号を入力することにより、図２における逓倍回路によ
り逓倍した信号１６０の周期を２周期毎に制御するもの
であり、図２におけるリングオシレータ制御部１０３と
可変遅延回路１０４の間に挿入する。また、本例の回路
と図１１における分周回路を組み合わせることにより、
デューティーを５０％から意識的にずらした信号１８０
を得ることができる。

【００３９】本図１２において、１００１はＡＮＤとＮ
ＯＲの機能を備えた複合ゲート回路、１００２および１
００３は信号伝幡経路を選択するイネーブル端子付きの
ゲート回路、１００４は遅延時間差を作るためのゲート
回路群を示している。また、１０５１および１０５２は
それぞれをハイレベルまたはローレベルに固定した制御
信号、１０５７および１０５８はゲート回路１００２お
よび１００３を選択する信号、１０５３および１０５４
は遅延時間制御部１０５内のフリップフロップ回路７０
４の出力信号およびそれを反転した信号を示している。
尚、信号１０５４側が図８における信号７５２を示して
いる。

【００４０】このような構成により、本制御回路は、図
２のリングオシレータ制御部１０３からの信号を信号１
０５５として入力し、信号１０５６を図２の可変遅延回
路１０４に出力するように、リングオシレータ制御部１
０３と可変遅延回路１０４との間に挿入し接続する。以
下の説明において、図２の信号１５２と信号１５４の位
相が一致するまでの動作を調整状態、信号１５２と信号
１５４の位相が一致した後の動作を稼働状態と定義す
る。

【００４１】信号１０５１および信号１０５２はハイレ
ベルまたはローレベルに固定されるが、図８のフリップ
フロップ回路７０４の出力信号１０５３，１０５４は、
調整状態が終了し稼働状態に入るとき、信号１０５３は
ローレベルからハイレベルに、信号１０５４はハイレベ
ルからローレベルに反転する。それに伴い、信号１０５
７および信号１０５８が制御され、ゲート回路１００２
とゲート回路１００３が切り替わるため、図２における
リングオシレータ制御部１０３から可変遅延回路１０４
への信号伝幡時間が制御される。これにより、調整状態
時と稼働状態時において図５の信号１５３から信号１５
４までの信号伝幡時間が増減するため、リングオシレー
タの発振周期が変化し、図２における逓倍回路の出力信
号１６０の周期は２周期毎に制御される。

【００４２】尚、信号１０５１をハイレベル、信号１０
５２をローレベルに設定した場合、調整状態が終了して
稼働状態に入ると、制御信号１０５８はハイレベルから
ローレベルに立ち下がり、ゲート回路を１００２から１
００３に切り替えるため、図２における逓倍回路の出力
信号１６０の周期は１周期目は長くなり２周期目は短く
なる。また、信号１０５１をローレベル、信号１０５２
をハイレベルに設定した場合、調整状態が終了して稼働
状態に入ると、制御信号１０５８はローレベルからハイ
レベルに立ち上がり、ゲート回路を１００３から１００
２に切り替えるため、図２における逓倍回路の出力信号
１６０の周期は１周期目は短くなり２周期目は長くな
る。また、信号１０５１および信号１０５２を両方とも
ローレベルに設定した場合、制御信号１０５８は調整状
態が終了して稼働状態に入っても変化しないためゲート
回路は切り替わらず、図２における逓倍回路の出力信号
１６０の周期は変化しない。

【００４３】すなわち、信号１０５１および信号１０５
２信号の設定により、図２における逓倍回路の出力信号
１６０の１周期目が２周期目より長くなる場合、短くな
る場合、変化しない場合の３通りに制御される。本制御
回路と図１１に示した分周回路を組み合わせた場合、図
１１におけるフリップフロップ回路９０１のクロック信
号として作用する出力信号１６０が上記のように変動す
るため、デューティー５０％を意識的に大きくしたり、
小さくしたりした信号が、図１１における信号１８０と
して得ることができる。

【００４４】図１３は、逓倍率を４逓倍とした逓倍回路
のリングオシレータ制御部の構成例を示す回路図であ
る。本図１３において、１１０１および１１０２はエッ
ジトリガー型のフリップフロップ回路を示し、１１５０
はフリップフロップ回路１１０１の出力信号、１１５１
はフリップフロップ回路１１０２の出力信号を示す。
尚、その他の回路および信号は図５に示したものと同じ
である。また、逓倍回路の各構成要素は、本例のリング
オシレータ制御部以外、図２〜図１０で説明した実施例
と同じである。

【００４５】この図１３におけるリングオシレータ制御
部の具体的な動作原理は図５に示したリングオシレータ
制御部と同じであるが、本例のリングオシレータ制御部
では、フリップフロップ回路の段数を増加することによ
り、信号１５３の振動回数が増加する。パルス信号１５
２のパルスが現われるまでは、ゲート回路４０１，４０
２は、ゲート回路４０２の側が選択された状態になる。
ここで、信号１５２が立ち上がると信号１５３も立ち上
がるため、信号４５３がローレベルとなり、各フリップ
フロップ回路はリセットされ、ゲート回路４０１の側が
選択された状態になる。

【００４６】信号１５３はインバータ回路４０５〜４０
７を介し各フリップフロップ回路のクロック信号として
作用する。信号１５３の１回目の立ち下がりでは、信号
４５４が最初に立ち上がるが、フリップフロップ回路４
０３、１１０１、１１０２の出力信号４５０、１１５
０、１１５１は初期状態のローレベルのままであるた
め、フリップフロップ回路４０４は前の状態をそのまま
保持することになる。その少し後にフリップフロップ回
路４０３の出力信号４５０が立ち上がる。ここまでの動
作は図５におけるリングオシレータ制御部の場合と同様
である。

【００４７】しかしながら、本図１３におけるリングオ
シレータ制御部の場合はフリップフロップ回路が４段あ
るため、信号１５３の２回目の立ち下がりでは、信号１
１５０がハイレベルになり、信号１１５１および信号４
５１は前の状態をそのまま保持し、信号１５３の３回目
の立ち下がりでも信号１１５１がハイレベルになり、信
号４５１は前の状態をそのまま保持する。そして、信号
１５３の４回目の立ち下がりで、信号４５１がハイレベ
ル、信号４５２がローレベルとなりゲート回路を切り替
へ信号１５３の発振は停止する。これらの動作は、信号
１５２にパルスが現われてから次のパルスが現われるま
での一連の動作である。従って、信号１５３の振動数
は、図２における入力クロック信号１５０の１周期内に
おいて４回となるため、信号１６０として、入力クロッ
ク信号１５０を４逓倍した信号が得られる。

【００４８】図１４は、図２における遅延時間制御部の
第２の構成例を示す回路図である。本例の遅延時間制御
部は、稼働状態になった後も遅延時間の制御を続けるよ
うに構成したものであり、図１４において、１２０１は
アップダウンカウンタ回路を示す。尚、アップダウンカ
ウンタ回路１２０１は、信号７５３がハイレベルの場合
にカウント値を増加し、信号７５３がローレベルの場合
にカウント値を減少する。その他の回路および信号は図
８に示した遅延時間制御部のものと同じである。また、
逓倍回路を構成する本例の遅延時間制御部以外の各構成
要素は、図２〜図１３で説明した例と同じである。

【００４９】本例の遅延時間制御部は、図８のカウンタ
回路７０７をアップダウンカウンタ回路１２０１に置き
換え、位相が逆転したか否かを記憶する部分を取り除い
た回路であり、以下、その動作について説明する。この
回路は、調整状態の間は図８の場合と同様に信号１５２
と信号１５４の位相が一致するまで、アップダウンカウ
ンタ回路１２０１のカウント値を増加する。そして、調
整状態から稼働状態に入ると、この回路は、調整状態お
よび稼働状態に関係なく位相比較結果をアップダウンカ
ウンタ回路１２０１に反映させるため、位相比較結果に
応じてカウント値を増減する。従って、稼働状態に入っ
てから、例えば温度変化等によってリングオシレータの
発振周期が変化しても、アップダウンカウンタ回路１２
０１の動作は行われるため、遅延時間を制御して、信号
１６０を一定の周期に補正する。

【００５０】この回路例では、アップダウンカウンタ回
路１２０１の上位のビットが切り替わると、図２におけ
る可変遅延回路１０４内を信号が通過している途中に、
図９におけるセレクタ回路８０６〜８１２が切り替わる
可能性が有り、その場合にはパルス状のノイズが発生し
て誤動作することも有り得る。このような誤動作を防止
するための技術を、次の図１５に示す。

【００５１】図１５は、図２における遅延時間制御部の
第３の構成例を示す回路図である。本図１５において、
１３０１はアップダウンカウンタ回路、１３０２はカウ
ンタ回路、１３０３はＮＯＲ回路、１３０４はインバー
タ回路を示す。また、１３５０は可変遅延回路１０４内
の各セレクタ回路８０６〜８１２に入力する制御信号、
１３５１はデコードを行いＮＡＮＤ回路８０１〜８０４
に入力する制御信号を示す。尚、その他の回路および信
号は図８に示した遅延時間制御部におけるものと同じで
ある。また、本回路からなる遅延時間制御部以外の逓倍
回路の各構成要素は図２〜図１０で説明した実施例と同
じである。また、本回路は、図８に示した回路と図１４
に示した回路を組み合わせた回路でもある。

【００５２】以下、このような構成の回路の動作につい
て説明する。最初、リセット状態においては、カウンタ
回路１３０２には遅延時間が最小となるカウント値を設
定し、また、アップダウンカウンタ回路１３０１には最
大カウント値の約半分に相当するカウント値を設定す
る。リセット状態が解除され調整状態になると、最初は
信号７５２はハイレベルで一定となるため、ＮＯＲ回路
１３０３はローレベルの信号のみ出力する。これによ
り、アップダウンカウンタ回路１３０１にはクロック信
号が供給されずカウント値は変化しない。一方、カウン
タ回路１３０２に関しては、調整状態において図８と同
じ動作を行う。

【００５３】次に、調整状態から稼働状態になると信号
７５２はローレベルとなり、カウンタ回路１３０２はそ
の時のカウント値を保持したまま停止する。しかしなが
ら、アップダウンカウンタ回路１３０１に関しては、信
号７５５がインバータ回路１３０４とＮＯＲ回路１３０
３を介して供給されるため、信号７５３に基づきカウン
ト値が変化する。すなわち、稼働状態ではアップダウン
カウンタ回路１３０１により制御を行う。

【００５４】上記にも述べたが、図８における可変遅延
回路１０４内のセレクタ回路を稼働中に切り替えると波
形の乱れを生じる可能性がある。これは、図８における
可変遅延回路１０４内の信号が遅延時間の短い側の経路
を通過してから長い側の経路を通過するまでの間にセレ
クタ回路を切り替えた場合に生じる。この波形の乱れ
は、調整状態で発生する場合は問題にはならないが、稼
働状態で発生すると誤動作を引き起こす可能性がある。
これを防止するために、本図１５で示した遅延時間制御
部は、調整状態と稼働状態において、動作させるカウン
タ回路を切り替える。

【００５５】稼働状態においては、アップダウンカウン
タ回路１３０１を使用し、図９における可変遅延回路１
０４内のＮＡＮＤ回路８０１〜８０４のみを切り替える
が、この部分の可変幅は小さいため、信号が通過した後
に切り替えることが可能である。これにより波形の乱れ
が生じにくく誤動作が起きなくなる。すなわち、図９に
おける可変遅延回路１０４内のＮＡＮＤ回路８０１〜８
０４は、可変遅延回路１０４内において信号が最初に通
過し、図９の可変遅延回路１０４内の各回路およびリン
グオシレータを通過して、再びＮＡＮＤ回路８０１〜８
０４に入力されるまでの間には十分な時間がある。従っ
て、その間に制御信号１３５１を切り替えることができ
る。すなわち、調整状態では可変幅の大きい制御信号１
３５０により調整を行うが、稼働状態では制御信号１３
５１が微調整のみを行うことにより波形の乱れを防止し
誤動作を防ぐことができる。

【００５６】以上、図１〜図１５を用いて説明したよう
に、本実施例の偏倍回路では、外部から加えられる入力
クロック信号１５０の立ち上がりを契機として、逓倍信
号の生成を開始し、所定の繰り返し数分だけ生成する
と、次の契機（入力クロック信号１５０の立ち上がり）
が来るまで、逓倍信号の生成を停止することにより、入
力クロック信号１５０の一周期毎に所定回数繰り返す繰
り返し信号を出力する。

【００５７】すなわち、リングオシレータ制御部１０３
と可変遅延回路１０４からなるリングオシレータを設け
る構成とし、外部からリファレンス信号として加えられ
る入力クロック信号１５０をトリガとして逓倍信号を生
成するための発振を開始させ、リングオシレータ内を所
定の回数だけパルスが通過するとセレクタを切り替えて
パルスの通過を阻止する。そして、次の入力クロック信
号１５０をトリガにセレクタを再び切り替えてパルスを
通過させる。このことにより、入力クロック信号１５０
の一周期毎に所定回数繰り返す繰り返し信号を得ること
ができる。そして、可変遅延回路１０４による遅延時間
を、遅延時間制御部１０５等により制御することによ
り、ほぼ一定の周期を持つ逓倍信号を生成することがで
きる。

【００５８】このように、従来のＰＬＬ回路を用いるこ
となく逓倍回路を構成することができ、ＰＬＬ回路に起
因する大きなジッタは発生しない。尚、本発明は、図１
〜図１５を用いて説明した実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
である。例えば、図１３においては４逓倍にした信号を
得る回路構成を示したが、所定の逓倍率にした信号を得
るためには、逓倍率に合わせた数だけフリップフロップ
回路の段数を増やせば良い。また、本実施例では、図６
に示すように、発振回路の起動や停止等のタイミングと
して主に入力クロック信号の立ち上りを用いたが、立ち
下がりを用いても良い。

【００５９】

【発明の効果】本発明によれば、逓倍回路において、Ｐ
ＬＬ回路で発生するような大きな位相差を発生させるこ
となく逓倍することが可能である。

【図面の簡単な説明】

【図１】本発明に係る逓倍回路の構成の第１の実施例を
示すブロック図である。

【図２】本発明に係る逓倍回路の構成の第２の実施例を
示すブロック図である。

【図３】図２におけるシェーパ部の具体的な構成例を示
す回路図である。

【図４】図２におけるハザード防止部の具体的な構成例
を示す回路図である。

【図５】図２におけるリングオシレータ制御部の具体的
な構成例を示す回路図である。

【図６】図５におけるリングオシレータ制御部の各信号
の時間変化例を示すタイミングチャートである。

【図７】図２における位相比較回路の具体的な構成例を
示す回路図である。

【図８】図２における遅延時間制御部の第１の構成例を
示す回路図である。

【図９】図２における可変遅延回路の具体的な構成例を
示す回路図である。

【図１０】図８における遅延時間制御部による制御結果
に基づく図９における可変遅延回路の遅延結果での図５
におけるリングオシレータ制御部の各信号の時間変化例
を示すタイミングチャートである。

【図１１】図１および図２における逓倍回路の出力信号
を分周する分周回路の構成例を示す回路図である。

【図１２】図２における逓倍回路の出力信号の周期の制
御に用いる制御回路の構成例を示す回路図である。

【図１３】逓倍率を４逓倍とした逓倍回路のリングオシ
レータ制御部の構成例を示す回路図である。

【図１４】図２における遅延時間制御部の第２の構成例
を示す回路図である。

【図１５】図２における遅延時間制御部の第３の構成例
を示す回路図である。

【符号の説明】

１：逓倍回路、２：発振回路、３：発振起動回路、４：
発振停止回路、５：周期調整回路、１０１：シェーパ
部、１０２：ハザード防止部、１０３：リングオシレー
タ制御部、１０４：可変遅延回路、１０５：遅延時間制
御部、１０６：位相比較回路、１５０：入力クロック信
号、１５１〜１６０：信号、１７０：リセット信号、１
８０：信号、２０１：ゲート回路、２０２：ＮＡＮＤ回
路、３０１，３０２：フリップフロップ回路、３０３：
ＮＯＲ回路、３０４：バッファ回路、４０１，４０２：
ゲート回路、４０３，４０４：フリップフロップ回路、
４０５〜４０７：インバータ回路、４０８：ＮＡＮＤ回
路、４５０〜４５５：信号、６０１，６０２：ＮＡＮＤ
回路、６０３〜６０６：インバータ回路、６０７：ＮＯ
Ｒ回路、６０８：フリップフロップ回路、６０９：イン
バータ回路、６１０，６１１：バッファ、６２０，６３
０：信号、７０１〜７０４：フリップフロップ回路、７
０５：ＮＡＮＤ回路、７０６：バッファ、７０７：カウ
ンタ回路、７５０〜７５５：信号、８０１〜８０５：Ｎ
ＯＲ回路、８０６〜８１２：セレクタ回路、８１３〜８
２０：インバータ回路、８５０〜８６１：端子、９０
１：フリップフロップ回路、９０２：ＮＯＲ回路、１０
０１：複合ゲート回路、１００２〜１００５：ゲート回
路、１０５１〜１０５８：信号、１１０１，１１０２：
フリップフロップ回路、１１５０，１１５１：信号、１
２０１，１３０１：アップダウンカウンタ回路、１３０
２：カウンタ回路、１３０３：ＮＯＲ回路、１３０４：
インバータ回路、１３５０，１３５１：信号。

Claims

【特許請求の範囲】

【請求項１】所定の周波数の第１の繰り返し信号を入
力し、該第１の繰り返し信号のｎ（ｎ＝２，３・・・）
倍の周波数の第２の繰り返し信号を出力する逓倍回路で
あって、上記第２の繰り返し信号に相当する周波数の第
３の繰り返し信号を発振する手段と、上記第１の繰り返
し信号の立ち上がり（もしくは立ち下がり）を契機に上
記発振する手段を起動する手段と、上記第１の繰り返し
信号の次の立ち上がり（もしくは立ち下がり）までの
間、上記第３の繰り返し信号の発振をｎ周期分だけ継続
させた後に停止させる手段とを少なくとも有し、上記第
１の繰り返し信号の一周期毎に、上記第３の繰り返し信
号のｎ回分の周期を揃え、該第３の繰り返し信号を、上
記第２の繰り返し信号として出力することを特徴とする
逓倍回路。
【請求項２】所定の周波数の第１の繰り返し信号を入
力し、該第１の繰り返し信号のｎ（ｎ＝２，３・・・）
倍の周波数の第２の繰り返し信号を出力する逓倍回路で
あって、リングオシレータ制御手段と、可変遅延手段
と、位相比較手段と、遅延時間制御手段とを少なくとも
有し、上記リングオシレータ制御手段と上記可変遅延手
段とは互いに一方の出力を他方の入力に接続することに
よってリングオシレータを構成し、上記リングオシレー
タ制御手段は、上記第１の繰り返し信号の立ち上がり
（もしくは立ち下がり）で起動し、上記リングオシレー
タの上記ｎ倍の周波数での発振を開始すると共に、該発
振をｎ周期分だけ継続させた後に停止し、上記位相比較
手段は、上記可変遅延手段の出力の立ち上がり（もしく
は立ち下がり）のタイミングと上記第１の繰り返し信号
の立ち上がり（もしくは立ち下がり）のタイミングを比
較し、該比較結果を上記遅延時間制御手段に出力し、上
記遅延時間制御手段は、上記位相比較手段の比較結果に
基づいて、上記可変遅延手段の出力の立ち上がり（もし
くは立ち下がり）のタイミングと上記第１の繰り返し信
号の立ち上がり（もしくは立ち下がり）のタイミングが
一致するように、上記可変遅延手段の遅延時間を制御
し、上記遅延時間制御手段による制御終了後の上記可変
遅延手段の出力を上記第２の繰り返し信号として出力す
ることを特徴とする逓倍回路。
【請求項３】請求項２に記載の逓倍回路において、上
記リングオシレータ制御手段は、上記可変遅延手段の出
力信号と上記第１の繰り返し信号の内のいずれか一方を
選択して上記可変遅延手段に出力するセレクタ手段と、
上記第１の繰り返し信号の立ち上がり（もしくは立ち下
がり）で、上記セレクタ手段に上記可変遅延手段の出力
信号を選択させて上記リングオシレータの発振を開始さ
せると共に、該発振が上記ｎ周期分だけ継続した後、上
記セレクタ手段に上記第１の繰り返し信号を選択させて
上記リングオシレータの発振を停止させる切替手段とを
少なくとも有することを特徴とする逓倍回路。
【請求項４】請求項２、もしくは、請求項３のいずれ
かに記載の逓倍回路において、上記遅延時間制御手段
は、上記可変遅延手段の遅延時間を、予め定められた最
小値から徐々に増加させる手段を有し、上記可変遅延手
段の遅延時間を増加させながら、上記可変遅延手段の出
力の立ち上がり（もしくは立ち下がり）のタイミングと
上記第１の繰り返し信号の立ち上がり（もしくは立ち下
がり）のタイミングを一致させることを特徴とする逓倍
回路。