JPH09247239A

JPH09247239A - 多重伝送システム

Info

Publication number: JPH09247239A
Application number: JP8053397A
Authority: JP
Inventors: Hiroo Morigami; 博夫森上; Hiroaki Sakamoto; 裕昭坂本
Original assignee: Furukawa Electric Co Ltd; Mazda Motor Corp
Current assignee: Furukawa Electric Co Ltd; Mazda Motor Corp
Priority date: 1996-03-11
Filing date: 1996-03-11
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】ＣＰＵの初期化が終了した時点で、データの
受信が可能になるように通信制御して、他のノードが特
定ノードの動作状態を正確に検知する。【解決手段】ＬＳＩ２１を有する複数の多重ノード２
０，３０，４０を多重バスＭＢを介して接続させ、多重
ノード間でメッセージの伝送を行う多重伝送システムに
おいて、ＬＳＩの内部レジスタ２１１に、ＬＳＩの受信
動作を開始させるためのスタートビットを記憶する領域
を設け、ＬＳＩを動作制御するＣＰＵ２２の初期化が終
了してデータの入出力動作が可能になった時点で、ＣＰ
Ｕが内部レジスタのスタートビットをハイレベルに設定
して、ＬＳＩの送受信動作を開始させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多重伝送路に接続
されてメッセージの伝送を行う多重伝送システムに関
し、初期設定後に通信制御回路を立ち上げる多重伝送シ
ステムに関する。

【０００２】

【関連する背景技術】従来、この種の多重伝送システム
では、多重伝送路（多重バス）ＭＢに複数の多重ノード
が接続されている。これら多重ノードでは、図６に示す
ように、ＬＳＩからなる通信制御回路１１及びＣＰＵ１
２に電源回路１３が接続されており、電源回路１３から
５Ｖの電源電圧が供給されて動作が可能になる。通信制
御回路１１及びＣＰＵ１２のリセット端子は、パワーオ
ン及び低電圧リセット回路（以下、「リセット回路」と
いう）１４に接続されている。また、ＣＰＵ１２は、入
出力インターフェース回路（以下、「入出力Ｉ／Ｆ回
路」という）１５を介して、スイッチング素子１６や負
荷１７，１８と接続されており、これらとの情報の入出
力及び動作制御を行っている。

【０００３】この例では、図７に示すように、１２Ｖ電
源が投入された電源回路１３から５Ｖ電源が出力され、
一定時間ＲT後にリセット回路１４の出力がハイレベル
（５Ｖ）になると、通信制御回路１１及びＣＰＵ１２の
動作が開始する。通信制御回路１１では、リセット期間
ＲTに回路が初期化され、リセット回路１４の出力がハ
イレベルになると、すぐに送受信動作が可能になる。従
って、通信制御回路１１では、他の多重ノードから多重
バスＭＢに送信されたフレームを正常に受信すると、回
路内の図示しない受信バッファに受信データを格納し、
例えばアドレス設定端子によって設定された自局の物理
アドレスに対応するタイムスロットに受信応答信号（以
下、「ＡＣＫ信号」という）を返送する。これと同時
に、通信制御回路１１は、上記フレームを受信したこと
をＣＰＵ１２に報知するため、ＣＰＵ１２に対して割り
込み要求を発生させていた。

【０００４】一方、ＣＰＵ１２では、リセット回路１４
の出力がハイレベルになると、まずＲＡＭのクリア、ポ
ートの初期化、割り込み条件の設定等を行うイニシャラ
イズ・ルーチンを実行する。そして、上記ルーチンの実
行が終了すると、ＣＰＵ１２は、通常の動作（例えば、
上記システムが自動車に搭載された場合には、車の制
御）を行うメイン・ルーチンを実行するとともに、通信
制御回路１１からの割り込み要求に対する割り込み処理
を可能にしていた。なお、ＣＰＵ１２は、自己の初期化
が終わらない間に上記割り込みが発生すると処理が確定
せず、暴走してしまう可能性があるので、リセット期間
ＲTの間に、割り込み処理が禁止されていた。

【０００５】従って、ＣＰＵがイニシャライズ・ルーチ
ンを実行中に、通信制御回路がフレームを受信すると、
通信制御回路は、受信バッファに受信データを格納して
ＡＣＫ信号を返送し、ＣＰＵに対して割り込み要求を発
生するが、ＣＰＵは上記受信バッファに格納された受信
データのリードを行わない。このため、通信制御回路で
は、第２番目以降のフレームを受信すると、オーバーラ
ンエラーが発生して上記フレームに対するＡＣＫ信号を
返送しなかった。

【０００６】

【発明が解決しようとする課題】ところが、このシステ
ムでは、ＣＰＵがイニシャライズ・ルーチンを実行中で
も、通信制御回路が最初のフレームに対してＡＣＫ信号
を返送してしまうため、他の多重ノードは、上記ＡＣＫ
信号が返送された時点で、ＡＣＫ信号を返した特定多重
ノードが実際には通常の動作を行っていないにもかかわ
らず、正常動作していると判断して、処理を行ってしま
うことがある。このため、ノード間の制御の位相にずれ
が生じてしまい、制御動作が不安定になってしまうとい
う問題点があった。なお、他の多重ノードは、第２番目
のフレームに対してＡＣＫ信号が返送されなかった時点
で、特定多重ノードが正常動作していないと判断できる
が、最初のフレームと第２番目のフレームとの伝送間隔
が長い場合には、この間に制御動作が不安定になるため
望ましくなかった。

【０００７】本発明は、上記問題点に鑑みなされたもの
で、ＣＰＵの初期化が終了した時点で、データの受信が
可能になるように通信制御して、ノードの動作状態を正
確に検知できる多重伝送システムを提供することを目的
とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、通信制御回路（ＬＳＩ）を有する複数
の多重ノードを多重伝送路を介して接続させ、該多重ノ
ード間でメッセージの伝送を行う多重伝送システムにお
いて、前記多重ノードは、メッセージの受信動作を開始
させるための情報を格納するレジスタからなる記憶部を
有し、初期設定された動作制御回路（ＣＰＵ）が受信動
作開始を示す指示情報を該レジスタに格納するまで、他
の多重ノードから受信したメッセージに対するＡＣＫ信
号の返送が禁止される多重伝送システムが提供される。

【０００９】

【発明の実施の形態】本発明に係る多重伝送システムを
図１乃至図５の図面に基づいて説明する。図１は、本発
明に係る多重伝送システムの概略構成の一例を示す構成
図である。図において、各多重ノード２０，３０，４０
は、ペア電線等からなる多重バスＭＢを介してそれぞれ
接続されて、多重伝送システムを構築している。上記多
重伝送システムを自動車用多重伝送システムに用いた場
合には、各多重ノードは、例えばフロント多重ノード、
メータ多重ノード、リヤ多重ノード等に該当し、メッセ
ージ毎に車両の運転情報を多重伝送する。なお、各多重
ノードには固有の物理アドレスが設定されており、本実
施例では、多重ノード２０にはアドレス１（例えば４ビ
ット構成で「０００１」の物理アドレス）が、多重ノー
ド３０にはアドレス２（「００１０」の物理アドレス）
が、多重ノード４０にはアドレス３（「００１１」の物
理アドレス）がそれぞれ割り付けられている。

【００１０】図２は、上記メッセージの構成を示すフレ
ームフォーマットであり、フレームは、図２（ａ）に示
すように、メッセージの開始を示すメッセージ開始符号
ＳＯＭ（Start Of Message）、メッセージの優先度を示
すプライオリティＭＰ（Message Priority）、当該フレ
ームのタイプを示す識別コードＴＹＰＥ、データの内容
（機能）を示す識別コードＤＩＤ（Data ID）、８バイ
トのデータからなるデータ領域ＤＦ（Data Field）、エ
ラーチェック符号ＥＲ、データの終了を示すデータ終了
領域ＥＯＤ（End Of Data）、肯定応答ＡＮＣ（Acknowl
edgement for Network Control）領域、メッセージの終
了を示すメッセージ終了符号ＥＯＭ（End Of Message）
から構成されている。

【００１１】ここで、肯定応答ＡＮＣ領域は、ネットワ
ークに接続される全てのノードの受信応答信号領域であ
る。この領域は、図２（ｂ）に示すように、１ビットづ
つの複数のタイムスロットに分割されており、上記タイ
ムスロットの各ビットが、ネットワーク上の各多重ノー
ドにそれぞれ割り当てられている。すなわち、上記タイ
ムスロットは、各多重ノードの物理アドレスの順番に割
り当てられており、各多重ノードは、自局の物理アドレ
スに対応するタイムスロットに１ビットのＡＣＫ信号を
返送することが可能になる。

【００１２】これにより、各多重ノードは、メッセージ
を正常に受信すると、当該メッセージ中のＡＮＣ領域の
自局に割り当てられたタイムスロットの位置で、１ビッ
トのＡＣＫ信号を多重バスＭＢに出力する。従って、送
信側多重ノードは、自局が送信したメッセージがどの多
重ノードに正常に受信されたか、言い換えれば、メッセ
ージを正常に受信できなかった多重ノードがあるか否か
を知ることができる。

【００１３】多重ノード２０，３０，４０は、それぞれ
同一の回路構成からなり、ここでは代表して多重ノード
２０の場合を図３のブロック図に示す。多重ノード２０
は、多重バスＭＢに接続されたＬＳＩからなる通信制御
回路２１と、ＬＳＩ２１と接続されたＣＰＵ２２と、Ｌ
ＳＩ２１及びＣＰＵ２２に電源を供給する電源回路２３
と、ＬＳＩ２１及びＣＰＵ２２をリセットするパワーオ
ン及び低電圧リセット回路２４と、ＣＰＵ２２及びスイ
ッチング素子２６や負荷２７，２８と接続される入出力
Ｉ／Ｆ回路２５から構成されている。

【００１４】ＬＳＩ２１及びＣＰＵ２２には、電源回路
２３から５Ｖの電源電圧が供給され、またＬＳＩ２１及
びＣＰＵ２２のリセット端子は、リセット回路２４に接
続されている。ＬＳＩ２１は、多重バスＭＢを介して他
の多重ノードの通信制御回路と接続されており、図２に
示すフレームフォーマットのメッセージを送受信してい
る。また、ＬＳＩ２１は、図４に示すように、内部にレ
ジスタ２１１を有し、この内部レジスタ２１１には、２
つのレジスタａ，ｂが含まれている。レジスタａには、
ネットワーク上の多重ノード２０に設定される物理アド
レスが格納された４ビットのアドレス設定領域が含ま
れ、レジスタｂには、ＬＳＩ２１の受信動作を開始させ
るための１ビットのスタートビットが含まれている。Ｌ
ＳＩ２１は、上記スタートビットがローレベルの状態で
は、メッセージの受信動作を行うことができず、スター
トビットがハイレベルになるとメッセージの受信動作を
行うことが可能となる。

【００１５】次に、多重ノード２０の電源立ち上がり時
の動作を図５のフローチャートを用いて説明する。ま
ず、電源がオンになり（ステップ１０１）、電源回路２
３から５Ｖの電源電圧が供給されると、ＬＳＩ２１及び
ＣＰＵ２２では、それぞれ初期化がなされる。ＬＳＩ２
１では、リセット回路２４によって設定される一定時間
のリセット期間ＲTの間に、レジスタｂ内のスタートビ
ットがローレベル（例えば「０」）に初期化されるが、
レジスタａ内のアドレス設定領域は不定のままである。
そして、上記一定時間後にリセット回路２４の出力がハ
イレベル（５Ｖ）になると、ＬＳＩ２１では、動作が可
能な状態になり、自局のアドレス設定後に、送信動作を
行うことができるが、上記スタートビットがローレベル
であるので、データの受信動作を行うことができない。
従って、ＬＳＩ２１は、スタートビットがローレベルの
間は、多重バスＭＢに他の多重ノードからフレームが送
信されても受信せず、ＡＣＫ信号も返送しない。

【００１６】これにより、他の多重ノード３０，４０で
は、多重ノード２０からのＡＣＫ信号が返ってこないの
で、多重ノード２０は動作していないと判断できる。こ
の時、送信動作は可能なので、自局のデータの中で急い
で他の多重ノードに伝えたいデータはこの時点でも送信
する事ができる。ＣＰＵ２２では、上記リセット期間Ｒ
Tの間に、割り込み処理が禁止される。そして、上記一
定時間後にリセット回路２４の出力がハイレベル（５
Ｖ）になると、ＣＰＵ２２は動作を開始し、まず初期化
を行うイニシャライズ・ルーチンを実行する。すなわ
ち、ＣＰＵ２２は、イニシャライズ・ルーチンの中で、
ＲＡＭのクリア、ポートの初期化、レジスタａのアドレ
ス設定領域に全ての多重ノードが使用してない物理アド
レス（例、「１１１１」）の書き込み、割り込み条件の
設定等を行う（ステップ１０２〜１０５）。

【００１７】さらに、ＣＰＵ２２は、イニシャライズ・
ルーチンの中で、レジスタａのアドレス設定領域に、自
局の物理アドレス「０００１」を書き込み（ステップ１
０６）、上記ルーチンの終了直前に、レジスタｂのスタ
ートビットにハイレベル（例えば「１」）を書き込んで
（ステップ１０７）、ＬＳＩ２１の受信動作を開始させ
る。そして、ＣＰＵ２２は、最後に割り込みを許可して
（ステップ１０８）、イニシャライズ・ルーチンを終了
する。

【００１８】従って、このステップ以降、ＬＳＩ２１
は、多重バスＭＢに他の多重ノードからフレームが送信
され、そのフレームを正常に受信すると、アドレス１に
対応するタイムスロット（図２（ｂ）のＡＣＫ1の領
域）にＡＣＫ信号を返送することができる。イニシャラ
イズ・ルーチンが終了すると、ＣＰＵ２２は、通常の動
作を行うメイン・ルーチンを実行する（ステップ１０
９）。上記メイン・ルーチンの実行中、ＬＳＩ２１は、
フレームを正常に受信すると、ＣＰＵ２２に対して割り
込み要求を発生する。この割り込み要求を検知したＣＰ
Ｕ２２は、割り込み処理のサブルーチンを実行し、ＬＳ
Ｉ２１が有する受信バッファ（図示せず）に格納された
受信データをリードし、上記受信バッファを空にする。

【００１９】そして、ＬＳＩ２１は、次のフレームを正
常に受信すると、空になった受信バッファに受信データ
を格納し、ＣＰＵ２２に対して割り込み要求を発生す
る。ＬＳＩ２１及びＣＰＵ２２は、上記動作を繰り返す
が、万が一、ＣＰＵ２２が受信データをリードし終える
前に、ＬＳＩ２１が次のフレームを受信した場合には、
受信データを格納する場所がない。従って、多重ノード
２０には、オーバーランエラーが発生し、ＬＳＩ２１
は、当該フレームに対してはＡＣＫ信号を返送しない。
多重ノード２０からＡＣＫ信号が返送されなかった場
合、当該フレームを送信した多重ノードのＬＳＩは、自
動的にフレームの再送を行う。

【００２０】このように、本実施例では、通信制御回路
のレジスタに、上記通信制御回路の受信動作を開始させ
るためのスタートビットを記憶する領域を設け、通信制
御回路を動作制御するＣＰＵの初期化が終了してデータ
の入出力動作が可能になった時点で、上記ＣＰＵが上記
スタートビットをハイレベルに設定して、通信制御回路
の受信動作を開始させる。

【００２１】これにより、本実施例では、立ち上がった
通信制御回路がメッセージを受信した場合でも、ＣＰＵ
の初期化終了までＡＣＫ信号の返送が禁止されるので、
他の多重ノードは、ネットワーク上の特定多重ノードが
動作しているか否かの状態を正確に検知することができ
る。従って、本実施例では、多重伝送システムの動作が
不安定になることがなくなり、信頼性の高い多重伝送シ
ステムを構築することができる。

【００２２】なお、本実施例では、電源立ち上がり時の
動作について述べていたが、スリープ状態が解除された
時も同様に用いることができる。また、本実施例では、
通信制御回路の中のレジスタにアドレスを設定するよう
になっていたが、本発明はこれに限らず、例えば図６の
ようにアドレス設定端子で上記アドレスを設定する場合
にも用いることができる。この場合も、ＣＰＵが受信割
り込みを処理できるようになった後、すなわちイニシャ
ライズ・ルーチンの終了直前に、スタートビットをハイ
レベルにすることにより、特定多重ノードの動作状態を
他の多重ノードで正確に検知することが可能になる。

【００２３】また、本実施例では、スタートビットが通
信制御回路の中のレジスタに配置されているが、本発明
はこれに限らず、例えば通信制御回路の外部端子（例え
ばスタート端子）にその機能を割り当てて、上記スター
ト端子がローレベルの間は、通信制御回路の受信動作が
禁止されるように設定しても良い。この場合は、ＣＰＵ
の出力ポートと上記スタート端子を接続させ、電源オン
時からイニシャライズ・ルーチン終了まで、上記スター
ト端子にローレベルが入力されるように設定しておく。
そして、イニシャライズ・ルーチン終了直前に、上記ス
タート端子をハイレベルにすることにより、実施例と同
様の効果を得ることができる。

【００２４】また、本実施例では、通信制御回路とＣＰ
Ｕを別構成としたが、これに限らず一体化させても良
い。この場合は、通信制御回路とＣＰＵが同一チップ上
に構成されることとなるが、動作は実施例と同様にな
り、同様の効果を得ることができる。また、本実施例で
は、ＡＣＫの方式として、ＡＮＣ領域においてネットワ
ークに接続される全てのノードが固有のタイムスロット
にＡＣＫ信号を返送する方式について説明した。しか
し、本発明はこれに限らず、例えば１ビットのＡＣＫ領
域を持ち、正常に受信したノードがこの領域にＡＣＫ信
号を返送する方式（複数のノードが正常に受信した場合
も、この１ビットの領域に同時にＡＣＫ信号を返送する
方式）、又は数バイトのＡＣＫ領域を持ち、正常に受信
したノードがこの領域に自局の物理アドレスの値を返送
する方式等にも応用が可能である。

【００２５】なお、本発明の多重伝送システムを用い
て、ネットワーク上の複数ノード間で協調して車の制御
を行う場合には、相手の全てのノードの状態を監視する
必要があるので、実施例の方式が望ましい。つまり、上
記１ビットの領域に同時にＡＣＫ信号を返送する方式で
は、複数のノードの状態を監視することができず、また
自局の物理アドレスの値を返送する方式では、全てのノ
ードから物理アドレスを返送させるには、（物理アドレ
スのバイト数×ノード数）の領域がフレームに必要とな
り、フレーム長が長くなってしまうためである。

【００２６】

【発明の効果】以上説明したように、本発明では、通信
制御手段を有する複数の多重ノードを多重伝送路を介し
て接続させ、該多重ノード間でメッセージの伝送を行う
多重伝送システムにおいて、前記多重ノードは、メッセ
ージの受信動作を開始させるための情報を格納する記憶
部を有し、初期設定された動作制御手段が受信動作開始
を示す指示情報を該記憶部に格納するまで、他の多重ノ
ードから受信したメッセージに対する受信応答信号の返
送が禁止されるので、ＣＰＵの初期化が終了した時点
で、データの受信が可能になるように通信制御して、ノ
ードの動作状態を正確に検知できる。また、リセット状
態やスリープ状態が解除された時点で送信動作が可能と
なるので、ＣＰＵの初期化が完了する前でも送信するこ
とが可能となり、自局のデータの中で急いで他の多重ノ
ードに伝えたいデータを送信することができる。

【図面の簡単な説明】

【図１】本発明に係る多重伝送システムの概略構成の一
例を示す構成図である。

【図２】本発明に係る多重伝送システムに用いるメッセ
ージのフレームフォーマットを示す図である。

【図３】図１の多重ノードの構成を示すブロック図であ
る。

【図４】図３に示した通信制御回路のレジスタの概略構
成を示す構成図である。

【図５】図３に示した多重ノードの電源立ち上がり時の
動作を説明するためのフローチャートである。

【図６】従来の多重ノードの構成を示すブロック図であ
る。

【図７】多重ノードの電源回路及びパワーオン及び低電
圧リセット回路の出力波形を示す波形図である。

【符号の説明】

１１，２１通信制御回路（ＬＳＩ）１２，２２ＣＰＵ１３，２３電源回路１４，２４パワーオン及び低電圧リセット回路１５，２５入出力Ｉ／Ｆ回路１６，２６スイッチング素子１７，１８，２７，２８負荷２０，３０，４０多重ノード２１１内部レジスタａ，ｂレジスタＭＢ多重伝送路（多重バス）

Claims

【特許請求の範囲】

【請求項１】通信制御手段を有する複数の多重ノード
を多重伝送路を介して接続させ、該多重ノード間でメッ
セージの伝送を行う多重伝送システムにおいて、前記多重ノードは、自ノードの動作を制御する動作制御
手段を有し、前記通信制御手段は、リセット状態の解除
により送信動作を可能にし、その後、初期設定がなされ
た該動作制御手段からの指示に基づいて、他の前記多重
ノードとのメッセージの受信動作を開始することを特徴
とする多重伝送システム。
【請求項２】前記通信制御手段は、前記受信動作を開
始させるための情報を格納する記憶部を有し、前記初期
設定された動作制御手段が受信動作開始を示す指示情報
を該記憶部に格納すると、前記他の多重ノードとのメッ
セージの受信動作を開始することを特徴とする請求項１
に記載の多重伝送システム。
【請求項３】前記通信制御手段は、前記動作制御手段
からの前記指示があるまで、受信したメッセージに対す
る受信応答信号の返送が禁止されることを特徴とする請
求項１又は２に記載の多重伝送システム。