JPH09247571A

JPH09247571A - 信号受信機

Info

Publication number: JPH09247571A
Application number: JP9057165A
Authority: JP
Inventors: Paul Gothard Knutson; ゴザードナツトソンポール; Kumar Ramaswamy; ラマズワミイクマー; David Lowell Mcneely; ローウエルマクニーリイデイビツド
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1996-02-27
Filing date: 1997-02-26
Publication date: 1997-09-19
Also published as: EP0793364A2; MX9701492A; SG65637A1; ID16049A; BR9701070A

Abstract

(57)【要約】【課題】１つ以上のシンボル・レートを支持すること
のできる、シンボル・タイミング再生システムを提供す
ること。【解決手段】受け取られた信号を表すサンプル源１０
は固定周波数でサンプリングされる。補間器１２はサン
プル源１０に結合され、制御信号に応答する。補間器
は、送信機からの連続的シンボルに同期する時刻に取ら
れるサンプルを発生する。位相誤差検出器１６は補間器
に結合され、補間器から生じる送信機に同期したサンプ
ルの時刻と送信機の連続的シンボルの時刻との間の位相
誤差を検出し、位相誤差信号を発生する。位相誤差信号
は加算器３２の一方の入力端子に結合され、遅延信号源
３１は他方の端子に結合される。数値制御される遅延装
置３４−４６は、加算器からの信号に応答して補間器の
ための制御信号を発生する。補間器からの出力信号は、
非適応形固定パルス整形フィルタ１４で濾波される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理システムに関する。本発明は、特に、テレビジョン信
号受信機のようなディジタル信号受信機に使用するのに
適する、タイミング回復システムに関する。

【０００２】

【従来の技術】ディジタル・ビデオ情報および関連情報
を含んでいる伝送された信号からデータを再生するに
は、通常、３つの機能の実行を必要とする。この３つの
機能とは、シンボル同期用タイミングの再生、搬送波の
再生（周波数復調）、および等化（ｅｑｕａｌｉｚａｔ
ｉｏｎ）である。タイミングの再生は、受信機のクロッ
ク（タイムベース）を送信機のクロックに同期させる処
理である。これにより、受信された信号は最適な時点で
サンプリングされ、受信されたシンボル値の決定向け処
理に関連するスライス・エラーの発生が減じられる。或
る種の受信機では、受信された信号が送信機のシンボル
・レート（ｓｙｍｂｏｌｒａｔｅ）の倍数でサンプリン
グされる。例えば、受信した信号を、送信機のシンボル
・レートの２倍でサンプリングする受信機もある。何れ
にしても、受信機のサンプリング・クロックを送信機の
シンボル・クロックに同期させなければならない。

【０００３】搬送波の再生は、受信されたＲＦ信号が、
低い方の中間周波通過帯域に周波数をシフトした後に、
ベースバンドに周波数をシフトして、変調を行っている
ベースバンド情報を再生できるようにする処理である。
等化は、受信された信号に及ぼされる伝送路の妨害の影
響を補償する処理である。更に詳細に説明すると、等化
は、伝送路の混乱により生じるシンボル間妨害（ＩＳ
Ｉ：ＩＮＴＥＲＳＹＭＢＯＬＩＮＴＥＲＦＥＲＥＮＣ
Ｅ）を除去する。このＩＳＩにより、所定のシンボルの
値は、その前後のシンボルの値により歪められる。これ
らの機能および関連する機能は、米国マサチューセッツ
州ボストン、クルワー（ｋｌｕｗｅｒ）・アカデミック
・プレス社発行の「ディジタル通信（Ｄｉｇｉｔａｌ
Ｃｏｍｍｕｎｉｃａｔｉｏｎ）」において、リー（Ｌｅ
ｅ）氏とメサーシュミット（Ｍｅｓｓｅｒｓｃｈｍｉｔ
ｔ）氏により更に詳細に記述されている。

【０００４】従来の受信機は、送信機のシンボル・クロ
ックにロックされ得るように制御可能であって、比較的
安定なサンプリング・クロック信号源を必要とした。電
圧制御水晶発振器（ＶＣＸＯ）がこの機能用に使用され
た。電圧制御水晶発振器から発生されるクロック信号は
安定しているが、比較的狭い範囲で制御可能であって、
送信機のシンボル・クロックにロックされる。しかしな
がら、電圧制御水晶発振器のような電圧制御発振器はア
ナログ要素であり、比較的高価であり、その使用期間に
わたりドリフトする傾向がある。また、異なるシンボル
・クロック周波数を有するいくつかの異なる送信機から
信号を受信する必要する場合（例えば、欧州の衛星シス
テム）、各送信機に対して別個の電圧制御水晶発振器を
備える必要があり、受信機の費用が更に増加する。

【０００５】

【発明が解決しようとする課題】１つ以上のシンボル・
レートを支持することのできる、シンボル・タイミング
再生システムを提供することが望ましい。更に、受信し
た各シンボル・レートに対して複数の電圧制御水晶発振
器を含む、知られている種類のタイミング再生システム
と比較して、ハードウェアに関して、性能と費用の点で
利点の得られるようなタイミング再生システムを提供す
ることが望ましいと認められる。

【０００６】

【課題を解決するための手段】本発明の原理に従って、
ディジタル信号受信機用のタイミング再生システムは、
連続するシンボルを表わしている信号を送信機から受け
取る。受け取られた入力信号は、複数のシンボル・レー
トを呈する傾向にあり、タイミング再生システムは、多
数のシンボル・レートの処理を実行するために、固定周
波数の単一の発振器を使用する。開示されたシステム
は、受信された信号を表わすサンプル源と、一定周波数
で抽出されるサンプルを含んでいる。補間器はサンプル
源に結合され、制御信号に応答する。この補間器は、送
信機からの連続するシンボルに同期した時点で抽出され
るサンプルを発生する。位相誤差検出器が補間器に結合
され、補間器から発生される送信機に同期したサンプル
のサンプル時刻と、送信機からの連続するシンボルの時
刻との間の位相誤差を検出し、位相誤差信号を発生す
る。この位相誤差信号は加算器の一方の入力端子に結合
され、加算器の他方の入力端子には公称遅延信号の源が
結合される。数値制御される遅延は、加算器からの信号
に応答し、補間器に対する制御信号を発生する。

【０００７】開示されたタイミング再生システムは、最
初に、受信した信号を、送信機からの望ましい最高のシ
ンボル・レートの２倍より少し高い一定の周波数でサン
プリングする。この最初にサンプリングされた信号は、
次に、補間器により処理され、送信機のシンボル・レー
トに同期した一連のサンプルを発生する。これらの同期
したサンプルは、ディジタル位相誤差検出器に供給され
る。ディジタル位相誤差検出器の出力は２次ループ・フ
ィルタに供給される。所望の公称サンプリング遅延時間
を表わす所定の値がループ・フィルタの出力信号に加え
られる。所定の公称遅延とループ・フィルタからの出力
信号とを組み合わせて、整数と小数より成るクロック遅
延成分信号を与える数値制御遅延を制御する。クロック
遅延成分信号の整数部分を使用して、送信機のシンボル
・レートに同期する受信機のサンプリング・クロック信
号の発生を制御する。このサンプリング・クロック信号
は更に周波数分割されて、受信機のシンボル・クロック
信号を発生する。遅延成分の小数部分は補間器の制御入
力に供給され、その結果、補間器から発生されるサンプ
ル信号は所望のサンプリング時刻に受信された信号の値
を表わす。

【０００８】本発明によるタイミング再生回路は、可変
シンボル・レートのタイミング再生を有利に支持し、シ
ンボルのタイミング基準のためにアナログ形式の多数の
電圧制御水晶発振器を使用する必要がなく、最初のサン
プリング・レートの半分以下の任意の望ましい、受信機
のサンプリング周波数の選択を可能にする。特定のシン
ボル・レートに対する多数の特定の水晶発振器の使用に
関連する問題、例えば、ハードウェアの複雑性と費用の
増大、および水晶発振器の周波数に同調できる速さに依
存する捕捉時間の問題が避けられる。開示されたディジ
タル・システムは電圧制御発振器の機能を実行し、単一
の固定発振器を使用でき、有利である。

【０００９】送信機のシンボル・レートの２倍で入力信
号をサンプリングする受信機の場合、本発明によるシス
テムは、最初の固定サンプル・レートの半分以下の、送
信機のシンボル・レートを支持する。必要とされる周波
数精度は利用できる水晶で容易に得られる。その理由
は、テストされた引き込み範囲が＋／−１０００ｐｐｍ
よりも大きいからである。このシステムはテストされ
て、比較的短時間でタイミング・ロックの得られること
が証明されており、５００サンプル後にコンステレーシ
ョン（ｃｏｎｓｔｅｌｌａｔｉｏｎ：配列、配置、集
合）を示し、１０００ｐｐｍのタイミング・オフセット
の場合でも、数千サンプル後にコンステレーションをロ
ックする。性能の有利さは、電圧制御水晶発振器の排除
と相俟って、本発明のシステムを、単一のシンボル・レ
ートを伴う場合でも、魅力あるものにしている。

【００１０】更に詳細に説明すると、開示されたシステ
ムは、欧州の衛星システムに使用されるような多数のシ
ンボル・レートを有利に支持する。以下に説明する実施
例において、受信機は送信機のシンボル・レートの２倍
で入力信号をサンプリングする。例えば、開示されたタ
イミング再生システムは、最初のサンプル・クロック周
波数６２ＭＨｚを使用して、シンボル・レート毎秒２０
００万シンボル（２０Ｍシンボル／秒〜３０Ｍシンボル
／秒）を支持することが証明されている。これにより、
最初のサンプル・クロック周波数とシンボル・クロック
周波数の比６２／３０および６２／２０が与えられる。
これらの数式で、分子は最初のサンプリング・レート
（ＭＨｚ）であり、分母はシンボル・レート（Ｍシンボ
ル／秒）である。従って、この場合、２０Ｍシンボル／
秒と３０Ｍシンボル／秒のシンボル・レートの再生は、
単一の固定水晶制御発振器からの、単一の固定した６２
ＭＨｚの初期サンプリング・クロック周波数を使用して
支持される。

【００１１】

【発明の実施の形態】図１は、本発明の原理によるタイ
ミング再生回路を含む、ＱＰＳＫ変調入力信号の受信
機、例えば、直接衛星放送受信機のブロック図である。
図１に示す各ブロックは機能と構成が従来のものである
が、装置２６６は、本発明によるシンボル・タイミング
再生回路である。

【００１２】入力端子（ＩＮＰＵＴ）は、変調されたＱ
ＰＳＫ信号の信号源（図示せず）、例えばアンテナまた
はケーブルの結線に結合される。入力端子（ＩＮＰＵ
Ｔ）は入力プロセッサ２６２に結合される。入力プロセ
ッサ２６２の中には、入力チャンネル・チューナ、ＲＦ
（無線周波）増幅器、入力信号を更に処理するのに適す
る低い方の周波数帯域に変換するためのＩＦ（中間周
波）増幅／混合段、自動制御回路、および出力アナログ
−ディジタル（ＡＤ）変換器が含まれており、図示され
ていないが、これらはすべて、すでに知られている方法
で構成されている。固定周波数発振器２６２、例えば水
晶発振器は、固定サンプリング周波数のクロック信号Ａ
Ｄを、以下に詳しく説明する方法で、ＡＤ変換器および
その他の回路要素（例えばタイミング再生回路２６６）
に供給する。

【００１３】装置２６２からの近傍ベースバンド出力信
号は、本発明によるタイミング再生回路２６６に供給さ
れる。タイミング再生回路２６６は、送信機のシンボル
・クロックに同期している送信された信号を表わすサン
プル、および他のタイミング信号を、以下に詳しく述べ
る方法で発生する。図に示す実施例では、送信されたシ
ンボル１個につき２個のサンプルが発生される。送信機
に同期するサンプル、および他のタイミング信号は搬送
波再生回路２６４に供給される。回路２６４はこの信号
をベースバンドに復調する。回路２６４は、等化器、回
転器（ｒｏｔａｔｏｒ）、スライサ、位相誤差検出回
路、並びに等化器と回転器の動作を制御する位相制御器
を含んでおり、これらはすべて知られている。搬送波再
生回路２６４からの復調されたベースバンド信号は、ビ
タビ（Ｖｉｔｅｒｂｉ）デコーダ２７２により複合化さ
れ、デインタリーブ装置２７４でデインタリーブされて
から、リード−ソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）
誤り検出／訂正装置２７６により誤り検出され訂正され
る。これらの装置の機能は、例えば、前に述べたリーお
よびメサ−シュミットの論文に述べられている。

【００１４】リード−ソロモン誤り検出／訂正装置２７
６からの誤り訂正された信号はデスクランブル装置で必
要に応じてデスクランブルされる。デスクランブル装置
２７８からの信号は出力プロセッサ２８０に供給され、
プロセッサ２８０は、他の信号処理回にデスクランブル
されたデータをインタフェースするのに必要な機能を提
供する。これらの機能には、データを適当な論理レベル
に一致させること、およびクロック信号を供給して他の
回路とのインタフェースを容易にすることが含まれる。
出力プロセッサ２８０からのデータは、ＭＰＥＧと両立
するトランスポート・プロセッサ２８２により処理さ
れ、プロセッサ２８２は、圧縮されたビデオ・データの
再生に使用される同期および誤差指示情報を提供する
が、ＭＰＥＧとの両立性は本発明を使用するシステムに
おいて重要でない。トランスポート・プロセッサ２８２
は、また、ヘッダ情報の分析に基づくタイプによりデー
タを分離する。プロセッサ２８２からの圧縮された出力
データはＭＰＥＧデ・コンプレッサ２８４により再生さ
れ、ビデオ・エンコーダ装置２８６により所定の方式
（例えばＮＴＳＣまたはＰＡＬ）で符号化するのに適す
るビデオ・データを供給する。ビデオ・エンコーダ装置
２８６からの出力信号はビデオ／表示プロセッサ２８８
に供給される。プロセッサ２８８には画像表示装置（図
示せず）も含まれる。

【００１５】システム・マイクロプロセッサ２６８は、
すでに知られている方法で、タイミング再生回路２６６
を含む、受信機内部の各要素に初期化パラメータおよび
他の制御信号を供給する。システム・マイクロプロセッ
サ２６８からタイミング再生回路２６６に供給される特
殊なパラメータおよび制御信号については、以下に詳し
く説明する。

【００１６】図２は、本発明の原理によるシンボル・タ
イミング再生システムの更に詳細なブロック図である。
図２において、アナログ信号またはディジタル信号は細
い線で示され、実数（同相）と虚数（直交）成分の信号
を含んでいる、複素ディジタル信号は太い線で示されて
いる。図２に示すシンボル・タイミング再生システムの
有利な特徴の中には、公称（ｎｏｍｉｎａｌ）遅延レジ
スタが含まれ、これにより設計者は入力サンプル・レー
トの半分以下の任意の望ましいシンボル・レートを選択
することができ、より正確な補間器を使用して、より高
いオーダのコンステレーション（ｃｏｎｓｔｅｌｌａｔ
ｉｏｎ）を得ることができる。数値制御遅延装置の出力
におけるシンボルおよびサンプル・クロック・エネイブ
ル信号の発生により、位相および周波数を固定するのに
アナログ成分を必要とせずに完全な同期設計を行うこと
ができて有利である。

【００１７】図２で、送信機から受信された信号を表わ
す、入力アナログ信号ＩＮは最初にサンプリングされ、
アナログ／ディジタルＡＤ変換器１０（これは図１の入
力プロセッサ２６２の一部である）により複素なディジ
タル形式に変換される。ＡＤ変換器１０は、固定周波数
水晶発振器２６１（図１）により局部的に発生される最
初の固定周波数サンプル・クロックＡＤによりクロック
制御される。ＡＤ変換器１０からの複素ディジタル・デ
ータストリームは複合４タップ補間器１２（以下に詳し
く述べる）に供給され、補間器１２も最初の固定周波数
サンプル・クロック信号ＡＤによりクロック制御され
る。先に説明した補間機能は実質的にはタイミング調節
機能であり、時々、ディジタル移相／サンプリング周波
数変換と呼ばれている。補間器１２の出力は、固定周波
数サンプル・クロック信号ＡＤに同期して発生される複
素サンプルの流れ（ｓｔｒｅａｍ）であり、固定された
（非適応形）複素（ｃｏｍｐｌｅｘ）パルス整形フィル
タ１４により整形濾波される。フィルタ１４は、固定周
波数のサンプル・クロック信号ＡＤに応答し且つサンプ
ル・クロック・エネイブル信号（以下に述べるようにし
て発生される）に応答する。フィルタ１４の出力は、濾
波された複素サンプルの流れであり、図１に示す他のシ
ステム装置に供給される。補間器１２の出力は位相誤差
検出器１６（以下に詳しく述べる）にも供給される。

【００１８】位相誤差検出器１６の出力は除算器２０と
２２に結合される。除算器２０と２２は図に示す実施例
ではバレル・シフタ（ｂａｒｒｅｌｓｈｉｆｔｅｒ）
として実施されている。フィルタ・ループの積分定数ｋ
_iがシフタ２０に供給され、ループの比例定数ｋ_pはシ
フタ２２に供給される。ループの積分定数ｋ_iとループ
の比例定数ｋ_pは、知られている方法でシステム・マイ
クロプロセッサ２６８（図１）により計算され、それぞ
れ除算器２０と２２に供給される。除算器２０の出力は
加算器２４の第１の入力端子に結合される。加算器２４
の出力は遅延装置２６に結合され、遅延装置２６の出力
は加算器２４の第２の入力端子と加算器２８の第１の入
力端子に結合される。除算器２０からの信号は、この信
号が遅延装置２６により遅延された信号と加算器２４で
合計される。除算器２２の出力端子は加算器２８の第２
の入力端子に結合される。遅延装置２６からの信号は除
算器２２の出力と加算器２８で合計される。加算器２８
の出力は反転装置３０により単位利得で反転される。第
１と第２の除算器２０と２２、加算器２４と２８、遅延
装置２６および反転装置３０は、組み合わさって、第２
次のループ・フィルタを形成する。反転装置３０の出力
がループ・フィルタの出力を形成する。この出力は、補
間器１２からサンプルが発生されたときの補間された時
刻と、送信機のクロックに同期した理想的なサンプリン
グ時刻との差を表わしている。

【００１９】公称（ｎｏｍｉｎａｌ）遅延レジスタ３１
は、送信機に同期したサンプリング時刻間の公称時間遅
れまたは予期された時間遅れを表わす図１のシステム・
マイクロプロセッサ２６８からの値を受け取る。この公
称遅延値は以下に詳しく述べる方法でシステム・マイク
ロプロセッサ２６８により計算される。図に示す実施例
において、受信された信号はシンボル・レートの２倍で
サンプリングされるので、サンプリング信号間の公称遅
延時間は送信されるシンボル間の予期される間隔の半分
である。公称遅延レジスタ３１の出力は加算器３２の第
１の入力端子に結合される。ループ・フィルタの出力は
加算器３２で所定の公称遅延値と合計される。加算器３
２からの出力信号はディジタル信号であって、送信機の
シンボル・クロックに同期するサンプル間の瞬時遅延値
を表わしている。公称遅延レジスタ３１は、捕捉を速め
るために、受信機のタイミング・ループを、入来するシ
ンボル・レートに最初に極めて接近させるために設けら
れる。このシステムの引き込み（ｐｕｌｌ−ｉｎ）範囲
は位相誤差検出器１６の特性によってのみ制限される。

【００２０】加算器３２から出る信号の値は、固定周波
数のクロック周期の数で表わされ、整数部分と小数部分
を含んでいる。整数部分は、サンプリング時刻間の全固
定周波数クロック・パルスの数を表わし、小数部分は隣
接する２つの固定周波数のサンプル間のサンプリング時
間を表わす。図に示す実施例の場合、加算器３２からの
ディジタル信号は、２２ビットの固定小数点ディジタル
信号で、上位２ビットは整数部分を伝達し、残りのビッ
トは小数部分を伝達する。システム・マイクロプロセッ
サ２６８（図１）は以下の方法で或る値を公称遅延レジ
スタ３１の中に論理値“１”の信号が挿入される。次
に、この信号は左へ２０桁シフトされる。これにより、
論理“１”の信号は整数部分の最下位ビットに置かれ
る。これは次のディジタル論理式で表わされる：１＜＜ＲＳ−ＩＳ（１）ここで、ＲＳは公称遅延レジスタ３１の大きさであり、
例えば、この実施例では２２ビットであり、ＩＳは整数
部分の大きさであり、例えば、この実施例では２ビット
である。図に示す実施例で、この数式は次のようにな
る：１＜＜（２２−２）（２）次に、システム・マイクロプロセッサ２６８により計算
が行われ、固定周波数のクロック周期の数として表わさ
れる、送信機に同期したサンプル間の公称遅延を決定す
る：Ｄ＝ＦＲ／（２・Ｓ）（３）ここで、Ｄは、固定周波数のクロック周期の数として表
わされる、送信機に同期したシンボル間の公称遅延であ
り、ＦＲは固定周波数クロックの周波数であり、Ｓは送
信機のシンボル周波数である。この計算の結果は、公称
遅延レジスタ３１の前の内容と合成される。数式（１）
および／または（２）の結果により公称遅延レジスタ３
１の中にすでに挿入された値“１”を補償するために、
数式（３）で計算された公称遅延Ｄから値１を差し引か
なければならない。従って、システム・マイクロプロセ
ッサ２６８（図１）により公称遅延レジスタ３１に据え
られた公称遅延値を表わす数式は次のようになる：ＤＲ₃₁＝（１＜＜（２２−２))・（ＦＲ／（２・Ｓ）−１）（４）ここで、ＤＲ₃₁はシステム・マイクロプロセッサ２６８
（図１）により公称遅延レジスタ３１内に貯えられる値
である。

【００２１】加算器３２からの出力信号はマルチプレク
サ３４の一方の入力に供給される。マルチプレクサ３４
の他方の入力は−１を表わす値を受け取る。加算器３６
はマルチプレクサ３４の出力から第１の入力を受け取
る。加算器３６の出力は、累算器として機能する遅延装
置３８に結合される。累算器３８は、固定周波数のサン
プル・クロック信号ＡＤによりクロック制御される；こ
れはＡＤ変換器１０を駆動するのと同じクロック信号で
ある。遅延装置３８の出力は、送信機に同期する次のサ
ンプルまでの時間遅れを表わすディジタル信号ＭＵであ
る。ディジタル信号ＭＵは整数部分と小数部分を含んで
いる。整数部分は、送信機に同期する次のサンプルまで
の固定周波数のクロック信号ＡＤの周期の数を表わし、
小数部分は、最後の固定周波数のクロック信号から、送
信機に同期するサンプルの時刻までの時間遅れを表わ
す。

【００２２】図に示す実施例において、ディジタル信号
ＭＵは２２ビットの固定小数点ディジタル信号で、上位
２ビットは整数部分を搬送し、残りのビットは小数部分
を搬送する。ディジタル演算回路の技術に熟練する者に
は、種々異なるサイズとフォーマットを使用できること
が理解されるであろう。例えば、ＱＡＭ受信機では、時
間遅れを表わすのに２６ビットのディジタル信号が使用
される。時間遅れ信号ＭＵは整数部分選択器４０に供給
され、選択器４０は信号ＭＵ（ＭＵ：０−１）から上位
２ビットを選択する。整数部分は比較回路４１に供給さ
れ、回路４１はその整数とゼロ値信号を比較し、整数部
分がゼロに等しければ信号を発生する。時間遅れ信号Ｍ
Ｕは小数部分選択器４８にも供給され、選択器４８は、
信号ＭＵの小数部分の上位８ビット（ＭＵ：２−９）、
すなわち、時間遅れ信号ＭＵの小数部分の最上位バイト
を含んでいる信号を発生する。小数部分のこの最上位バ
イトは補間器１２の制御入力端子に結合される。全２２
ビット時間遅れ信号ＭＵは加算器３６の第２の入力端子
に結合される。

【００２３】比較器４１の出力は、マルチプレクサ３４
の制御入力および遅延要素４２に供給される。遅延要素
４２は、時間遅れ信号ＭＵと、その時間遅れ信号ＭＵに
応答して発生される位相検出器１６の対応する出力との
間の遅延を一致させるのに必要な遅延を与える（以下に
詳しく述べる）。時間遅れ要素４２の出力はサンプル・
クロック・エネイブル信号であり、モジュロ２のカウン
タ４４、およびアンドゲート４６の第１の入力端子に供
給される。モジュロ２のカウンタ４４の出力端子はアン
ドゲート４６の第２の入力端子に結合される。アンドゲ
ート４６の出力はシンボル・クロック・エネイブル信号
を発生する。モジュロ２のカウンタ４４は、例えば、Ｄ
型フリップ・フロップを含み、この実施例では、２で割
る。この演算は、１シンボル当り２個のサンプルが与え
られる場合に使用される。他の場合、例えば、１シンボ
ル当り４個のサンプルが使用される場合、カウンタ４４
はモジュロ４のカウンタとなり、４で割る機能が得られ
る。

【００２４】動作を説明すると、固定周波数のサンプル
・クロックＡＤの周波数は、予期される最高の送信機シ
ンボル周波数の２倍よりも少し高い。システム・マイク
ロプロセッサ２６８（図１）は、現在受信されている信
号のシンボル・レートについて公称サンプル時間または
予期されるサンプル時間を計算し、計算した値を公称遅
延レジスタ３１に入れる。これによって、数値制御遅延
装置（ＮＣＤ）の動作はほぼ正確なサンプル周期で開始
される。位相誤差検出器１６および関連するループ・フ
ィルタは協同して、数値制御遅延装置を調節して、数値
制御遅延装置を送信された信号の実際のサンプル・レー
トに固定する。遅延要素４２からのサンプル・クロック
・エネルブル信号、およびアンドゲート４６からのシン
ボル・クロック・エネイブル信号は、受信機（図１に示
す）内の他の処理要素によって使用される。例えば、パ
ルス整形フィルタ１４（図２）は、固定周波数のサンプ
ル・クロックＡＤとサンプル・エネイブル・クロック信
号の両方を受け取る。

【００２５】上述のように、加算器３２は、送信機に同
期する最後のサンプルから送信機に同期する次のサンプ
ルまでの瞬時的時間遅れを表わすディジタル信号を発生
し、数値制御遅延装置の累算器３８は、送信機に同期す
る次のサンプルまでの残り時間を表わすディジタル信号
を発生する。図に示す実施の場合、時刻を表わすこれら
の信号は、固定小数点２２ビット２進ワードで表わさ
れ、上位２ビットは整数部分を搬送し、残りのビットは
小数部分を搬送する。これらの信号によって表わされる
時間値は、固定周波数のサンプル・クロックＡＤの周期
で表わされる。このような時間を表わす信号は０から４
−２^-20までの範囲を有する。例えば、値“１”は固定
周波数のサンプル・クロックＡＤの１周期を表わしてお
り、０１００００００００００００００００００００₂
の値を有する。ここで、下付き数字２は、この値が基数
２、すなわち２進法で表わされていることを示す。

【００２６】累算器３８に貯えられる時間遅れの整数部
分がゼロよりも大きければ、比較器４１の出力は論理
“０”の信号である。この状態で、送信機に同期する次
のサンプルが取られるまでに、固定周波数のサンプル・
クロックＡＤの１サイクル以上が経過しなければならな
い。累算器３８の整数部分はカウント・ダウンされる。
マルチプレクサ３４は、比較器４１の論理“０”信号で
条件付けられ、値−１の信号を加算器３６に結合させ
る。次に、加算器３６は、累算器３８内の信号の値にこ
の−１の信号を加え（すなわち、１を差し引き）、新し
く減少した値を累算器３８に貯える。また、比較器４１
の出力は論理“０”信号なので、サンプル・クロック・
エネイブル信号も、シンボル・クロック・エネイブル信
号も（両方共、遅延装置４２により適当に遅延されてい
る）有効でない。

【００２７】累算器３８の値の小数部分は、送信機に同
期した次のサンプルが取られるまでの、固定周波数のサ
ンプル・クロックＡＤの１サイクルの部分を表わしてい
る。この小数部分の上位８ビットは、補間器１２の遅延
を制御するのに使用される。これによって、実質的に、
固定周波数のサンプル・クロックＡＤサイクル間の時間
間隔が２５６の部分に分割される。従って、補間器１２
は２５６相の多相フィルタ・バンクとなる。送信機に同
期した次のサンプルが取られるまで残っている、完全な
固定周波数のサンプル・クロックＡＤのサイクルがなけ
れば、累算器３８内の信号の整数部分は０である。この
場合、比較器４１からの出力信号は論理“１”の信号で
ある。

【００２８】比較器４１からの出力信号が論理“１”の
信号であれば、累算器３８の値の小数部分の最上位バイ
トにより抑制される時刻に補間器１２からサンプルが取
られ、サンプル・クロック・エネイブル信号が発生され
て、下流（ｄｏｗｎｓｔｒｅａｍ）回路がこの新しく発
生されたサンプルをクロック・イン（ｃｌｏｃｋｉ
ｎ）して処理できるようにする。また、モジュロ２のカ
ウンタ４４がクロック制御され、もし送信機のシンボル
時刻であれば、アンドゲート４６はシンボル・クロック
・エネイブル信号も発生する。同時に、マルチプレクサ
３４は、加算器３２から加算器３６に信号を通すように
条件付けられる。加算器３６は、送信機に同期する望ま
しいサンプリング時刻と、数値制御遅延装置の累算器３
８からの小数部分（上述のように、整数部分はゼロであ
る）を合成するので、送信機に同期する次のサンプルが
取られる時刻は累算器３８内に据えられる。ループ・フ
ィルタを介して位相誤差検出器１６の出力信号に応答し
て変化する数値制御遅延装置の値によって、このループ
は閉じられる。

【００２９】サンプル・クロック・エネイブル信号は、
システムの要素、例えば装置１４，１６，２６，４４，
４６、その他、送信機に同期する各サンプルを処理する
すべての下流処理装置に供給される。このような装置
は、固定周波数のサンプル・クロック信号ＡＤに加え
て、サンプル・エネイブル信号を必要とする。シンボル
・クロック・エネイブル信号は、送信されたシンボルの
時刻で取られる、送信機に同期したサンプルに対して有
効である。シンボル・クロック・エネイブル信号は、送
信されたシンボルで動作するシステムの要素、例えば、
搬送波再生装置２６４（図１）のような搬送波再生回路
に関連する判定向け要素に供給される。このような要素
は、固定周波数のサンプル・クロック信号ＡＤとシンボ
ル・クロック・エネイブル信号の両方に応答して動作す
る。

【００３０】例えば、図に示す実施例が衛星放送システ
ム（例えばＳａｔｌｉｎｋ）で使用するために適合され
る場合、固定周波数のサンプル・クロック信号ＡＤの周
波数は６２ＭＨｚにされる。例示的放送信号のシンボル
・レートは３０Ｍシンボル／秒である。受信される信号
はシンボル・レートの２倍でサンプリングされるので、
サンプル・クロック・エネイブル信号は固定周波数のク
ロック信号ＡＤを不能にし、平均サンプル・レートを、
望ましいサンプル・レートである１シンボル当り２サン
プルにする。従って、３０Ｍシンボル／秒の場合、６０
Ｍサンプル／秒となり、不能となる固定周波数のサンプ
ル・クロックＡＤは２００万サイクル／秒となる。補間
器１２は補間されたサンプルを発生し、可能となる固定
周波数のサンプル・クロックＡＤの各サイクルで、送信
機に同期するサンプルの望ましい時刻にサンプルが取ら
れたように見える。すなわち、補間器１２からのサンプ
ルは、適切なサンプリング周波数（本例では６０ＭＨ
ｚ）でクロック制御されたＡＤ変換器１０からそのサン
プルが取られたかのような値を有する。これらのサンプ
ルは、６２ＭＨｚの固定周波数クロック信号ＡＤの遷移
で現れ、クロック信号（２００万／秒）はときどきとば
される。

【００３１】開示されたシステムを使用してＱＰＳＫ入
力信号を処理するとき、誤り訂正符号がしばしば無効と
なる閾値に近い信号対雑音比（ＳＮＲ）４ｄＢで、ビッ
ト誤り率が僅か０．１ｄＢだけ悪化するのが認められ
た。タイミング制御ループは３０００サンプル以内に収
束した。このループはＳＮＲが０ｄＢで収束し、劣化は
約０．５ｄＢである。これらの性能特性は、開示された
タイミング再生システムが、ＧｒａｎｄＡｌｌｉａｎ
ｃｅＨＤＴＶシステムに使用することを提案されたタ
イプの残留側波帯（ＶＳＢ）被変調入力信号と共に使用
するのにも適していることを示している。以下の表は或
るＳＲ比に対するシステムの性能を要約している。ここ
で、ＳＲ比は固定周波数のサンプル・レート（アナログ
／ディジタル変換レート）とシンボル・レートの比率で
あり、１シンボル当り２個のサンプルを使用している。

【００３２】

【表１】

【００３３】入力信号を同相（Ｉ）成分と直交（Ｑ）成
分の両成分でサンプリングするＱＡＭシステムのような
システムの場合、本システムでは、入力されるＩ信号と
Ｑ信号をシンボル・レートの２倍以下でサンプリングす
ることが可能であり、且つ、送信機に同期するシンボル
・レートの２倍で、送信機に同期する一連のディジタル
・サンプルを発生することが可能である。ただし、固定
周波数のサンプル・クロック信号ＡＤレートが次の方程
式で定められる値よりも大きいことを条件とする：ＦＲ＝Ｓ×ＢＷ_E＋Ｍ（５）ここで、ＦＲは固定周波数のクロックＡＤレート；Ｓは
シンボル・レート；ＢＷ_Eは超過した帯域幅の部分；Ｍ
は補間器の平坦振幅と群遅延帯域幅に対するマージン。
超過帯域幅の小さいシステムでは、これはＡ／Ｄサンプ
ル・レートを１０％〜３０％（理想的な状態では４９．
９％）だけ減少させ得る。補間器のあとのディジタル処
理システムは１クロック当り多数のサンプルを処理する
必要があるので、より高いクロック・レートで動作する
必要があり、または並列法を使用してデータを処理する
必要がある。

【００３４】図３は、ハードウェア設計のために固定小
数点算術演算で実施される、ファロウ（Ｆａｒｒｏｗ）
アーキテクチャ区分的パラボラ補間器１２（図２）を示
す。区分的パラボラ・フィルタは複雑性の低い補間器に
十分な性能を与えるので、本実施例では、補間器１２は
区分的パラボラ・フィルタを使用している。６４ＱＡＭ
または２５６ＱＡＭのような、より高いオーダーのコン
ステレーション（ｃｏｎｓｔｅｌｌａｔｉｏｎ）の場
合、より複雑な補間フィルタが必要とされる。加算器３
２（図２）に示すように、公称遅延信号をループ・フィ
ルタからの出力信号に加えると、有利なことに、システ
ム・マイクロプロセッサ（図示せず）は、送信機に同期
するサンプル間の公称遅延を制御し、このループはレー
トを保持するだけでよい。

【００３５】具体的に言うと、図３の補間器１２は、Ｉ
ＥＥＥ（ＴｒａｎｓａｃｔｉｏｎｓｏｎＣｏｍｍｕｎ
ｉｃａｔｉｏｎｓの「ディジタル・モデムにおける補
間、第二部：実施と性能」で、ラーズ（Ｌａｒｓ）氏外
により提案されるタイプの４タップ区分的パラボラ・フ
ィルタである。図３で、入力端子ＩＮはＡＤ変換器１０
（図２）の出力端子に結合される。入力端子ＩＮは、−
３２から＋３１までの範囲の値を搬送する６ビットのサ
ンプルを受け取り、直列に接続されている遅延要素５
０、加算器６０、遅延要素５１、加算器６１、遅延要素
５２、加算器６２、遅延要素５３；直列に接続された遅
延要素５４、加算器６３の反転入力端子、遅延要素５
５、加算器６４、遅延５６、加算器６５、および遅延要
素５７に結合される。入力端子ＩＮは、また、加算器６
０，６１，６５のそれぞれの反転入力端子に結合される
と共に、加算器６２に非反転入力端子に結合される。入
力端子ＩＮは、また、Ｘ２乗算器６８の入力端子に結合
され、乗算器６８の出力端子は、加算器６７の入力端子
と加算器６６の反転入力端子に結合される。加算器６６
は加算器６３の入力端子に結合され、加算器６７は加算
器６４の入力端子に結合される。入力端子ＩＮは、ま
た、加算器６６と６７のそれぞれの第２の入力端子にも
結合される。入力端子ＩＮは、更に、直列接続の６個の
時間間隔遅延要素９２とＸ２乗算器９４に結合される。

【００３６】制御入力端子ＭＵは、数値制御される遅延
装置（図２）の累算器９８の小数部分の最上位バイトに
結合される。制御入力端子ＭＵは、直列接続の乗算器７
０、遅延要素７２、乗算器７４、制限器７６、遅延要素
７８、乗算器８０、遅延要素８４、および加算器９０に
結合される。遅延要素５３の出力端子は乗算器７０の第
２の入力端子に結合される；遅延要素５７の出力端子は
乗算器７４の第２の入力端子に結合される；Ｘ２乗算器
９４の出力端子は加算器９０の第２の入力端子に結合さ
れる。２周期遅延要素８２は制御入力端子ＭＵと乗算器
８０の第２の入力端子との間に結合される。加算器９０
の出力端子は、送信機に同期するサンプルを発生し、出
力端子ＯＵＴＰＵＴはパルス整形フィルタ１４（図２）
に結合される。

【００３７】図３に示す補間器１２は、上述したラーズ
（Ｌａｒｓ）氏外の論文で述べられている方法で動作す
る。制御信号ＭＵは、送信機に同期するサンプルが取ら
れる、隣接する固定周波数のサンプル・クロックＡＤサ
イクル間の僅かな時間を表わす。図３に示す補間器１２
は、制御信号ＭＵで表わされる時刻にＡＤ変換器１０の
隣接サンプル間を補間し、補間されたサンプルを出力端
子ＯＵＴＰＵＴに発生する。図に示す実施例で、制御信
号ＭＵの入力から補間されたサンプルの出力まで固定周
波数クロック信号ＡＤの３周期遅延がある。この遅延
は、数値制御される遅延装置（図２）により発生される
サンプル／シンボル・クロック・エネイブル信号の発生
の際に、補償しなければならない。遅延要素４２（図
２）は、この時間補償を行い、図に示す実施例では、３
クロック・サイクル遅延要素である。

【００３８】図４は図２の位相誤差検出器１６の更に詳
細なブロック図である。図４で、互いに位相が直交す
る、同相（Ｉ）信号と直角（Ｑ）信号の入力端子Ｉ_INと
Ｑ_INは補間器１２（図２）の対応する出力端子に結合さ
れる。同相入力端子Ｉ_INは直列に接続された遅延要素１
０２、遅延要素１０３、および加算器１０８の反転入力
端子に結合される。同相入力端子Ｉ_INは、また、加算器
１０８の第２の入力端子にも結合される。加算器１０８
の出力端子は乗算器１１０の第１の入力端子に結合さ
れ、遅延要素１０２の出力端子は乗算器１１０の第２の
入力端子に結合される。乗算器１１０の出力端子は加算
器１１４の第１の入力端子に結合される。

【００３９】直角入力端子Ｑ_INは、直列接続の遅延要素
１０４、遅延要素１０５、および加算器１０６の反転入
力端子に結合される。直角入力端子Ｑ_INは、加算器１０
６の第２の入力端子にも結合される。加算器１０６の出
力端子は乗算器１１２の第１の入力端子に結合され、遅
延要素１０４の出力端子は乗算器１１２の第２の入力端
子に結合される。乗算器１１２の出力端子は加算器１１
４の第２の入力端子に結合される。加算器１１４の出力
端子は、受信機内の数値制御遅延要素により発生され
る、送信機に同期するサンプリング信号と、送信された
信号の実際のサンプリング時刻との間の位相誤差を表わ
す信号を、すでに知られている方法で発生する。

【００４０】ここで述べるタイミング再生システムは、
有利なことに、固定周波数発振器から発生される単一の
クロックに関連して、多数のシンボル・レート入力信号
を処理することができる。また、サンプル・クロック・
エネイブル信号とシンボル・クロック・エネイブル信号
は何れも入力信号自体から得られる。前に説明したよう
に、サンプル・クロック・エネイブル信号は、シンボル
・レートの倍数であるレートで補間器の出力サンプルを
示す。

【００４１】開示されたシステムは、有利なことに、１
個の固定パルス整形フィルタ１４と１個の固定周波数の
クロック発振器２６１を使用して多数の入力サンプル・
レートを支持する。フィルタ１４の構成は、多数の入力
シンボル・レートに適応できるように改める必要はな
い。パルス整形フィルタ１４は、タイミング再生回路の
あとに位置し、同じパルス整形特性を有する信号を濾波
し、それによって、その信号対雑音性能を高める。

【００４２】本発明によるシンボル・タイミング再生シ
ステムは、例えば、ＢＰＳＫ，ＱＰＳＫ，ＣＡＰ変調方
式、およびアメリカ合衆国で使用することを提案された
ＧｒａｎｄＡｌｌｉａｎｃｅ高精細度テレビジョン
（ＨＤＴＶ）システムで使用されるようなＶＳＢ変調方
式に利用することができる。当業者は、開示されたシン
ボル・タイミング再生システムを所望の変調方式に適合
させるために、どのような設計変更が必要とされるかを
認識し、且つ所望の変調方式で動作させるために、図示
された構成部分を如何に設計すべきかを理解するであろ
う。上述のシステムは比較的短時間でロックを獲得する
ことが観察されている。ＱＰＳＫシンボルのコンステレ
ーションは、数千サンプル後にロックすることが観察さ
れており、そのコンステレーションは、１０００ｐｐｍ
タイミング・オフセットでも、５００サンプル後に見ら
れる。これらの性能特性は、電圧制御発振器の機能をデ
ィジタル的に遂行することによる、必要なハードウェア
の減少と相俟って、このシステムが単一のシンボル・レ
ートで動作する場合でも、このシステムを魅力あるもの
にする。

【００４３】開示された実施例で、サンプル・クロック
・エネイブル信号は、固定周波数の発振器２６１自体を
動作可能にまた不能にするのでなく、それぞれの装置の
クロック・エネイブル／ディスエイブル端子を介してク
ロック信号ＡＤを可能にし、また不能にする。クロック
をゲート制御することはオプションであり、特定のシス
テムの要件に従って考慮される。

【００４４】

【発明の効果】固定周波数発振器から発生される単一の
クロックに関連して、多数のシンボル・レート入力信号
を処理することができる。また、サンプル・クロック・
エネイブル信号とシンボル・クロック・エネイブル信号
は何れも入力信号自体から得られる。

【図面の簡単な説明】

【図１】本発明の原理によるタイミング再生回路を含
む、ＱＰＳＫ被変調入力信号の受信機を表わすブロック
図である。

【図２】本発明の原理によるシンボル・タイミング再生
システムのブロック図である。

【図３】図２のシステムに使用される補間器の詳細なブ
ロック図である。

【図４】図２のシステムに使用される位相誤差検出器の
詳細なブロック図である。

【符号の説明】

１０アナログ／ディジタル変換器（ＡＤ変換器）１２補間器１４固定パルス整形フィルタ１６位相誤差検出器２０，２２シフタ２４，２８，３６加算器２６遅延装置３０反転装置３１遅延レジスタ３２合計器３４乗算器３８累算器４０整数部分選択器（ＩＮＴ）４１比較回路４２，５０，５１，５２，５３，５４，５５，５６，５
７，７２，７８，８２，８４，１０２，１０３，１０
４，１０５遅延要素４４カウンタ（モジュロ２）４６アンドゲート４８小数部分選択器（ＦＲ）６０，６１，６２，６３，６４，６５，６６，６７，９
０，１０６，１０８，１１４加算器６８，７０，７４，８０，９４，１１０，１１２乗
算器７６制限器２６１固定周波数発振器２６２入力プロセッサ２６４搬送波再生回路２６６シンボル・タイミング再生回路２６８システム・マイクロプロセッサ２７２ビタビ（Ｖｉｔｅｒｂｉ）デコーダ２７４デインタリーブ装置２７６リード−ソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏ
ｎ）誤り検出／訂正装置２７８デスクランブル装置２８０出力プロセッサ２８２ＭＰＥＧ両立性トランスポート・プロセッサ２８４ＭＰＥＧデコンプレッサ２８６エンコーダ装置２８８ビデオ／表示プロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ポールゴザードナツトソンアメリカ合衆国インデイアナ州インデイアナポリスサウス・エマーソン・アベニユー 148 (72)発明者クマーラマズワミイアメリカ合衆国インデイアナ州インデイアナポリスカレツジ・ドライブ＃ビー 9417 (72)発明者デイビツドローウエルマクニーリイアメリカ合衆国インデイアナ州インデイアナポリスワーブラー・コート 7832

Claims

【特許請求の範囲】

【請求項１】連続するシンボルを表わす入力信号を処
理する信号受信機であって、前記シンボルを表す信号を受信するための入力、クロッ
ク入力、および出力を有するディジタル信号プロセッサ
と、前記ディジタル信号プロセッサに含まれており、タイミ
ングの回復された信号を前記出力に供給するシンボル・
タイミング回復回路と、前記ディジタル信号プロセッサの前記クロック入力にク
ロックを供給するクロック発生器とを具え、前記ディジタル信号プロセッサの前記入力に受け取られ
る信号が多数のシンボル・レートを呈する傾向にあり、
且つ前記クロックが固定周波数を呈する、前記信号受信
機。
【請求項２】前記ディジタル信号プロセッサの入力に
受け取られる信号が、ＢＰＳＫ，ＱＰＳＫ，ＣＡＰ，Ｑ
ＡＭ、およびＶＳＢ変調を含む変調形式を呈する、請求
項１記載の信号受信機。
【請求項３】信号入力、信号出力、およびクロック入
力を有する信号サンプリング回路を含み、前記クロック
入力が前記クロック発生器から固定周波数クロックを受
け取る、請求項１記載の信号受信機。
【請求項４】前記信号サンプリング回路が、前記タイ
ミング再生回路にサンプルを供給するＡＤ変換器から成
る、請求項３記載の信号受信機。
【請求項５】前記固定周波数が、最も高いと予測され
る送信機の同期したシンボル・レートの２倍よりも高
い、請求項３記載の信号受信機。
【請求項６】前記固定周波数が、送信機の同期したシ
ンボル・レートの２倍よりも高い、請求項３記載の信号
受信機。
【請求項７】前記固定周波数が６２ＭＨｚであり、送
信機の同期したシンボル・レートが３０Ｍシンボル／秒
である、請求項６記載の信号受信機。
【請求項８】前記固定周波数が６２ＭＨｚであり、送
信機の同期したシンボル・レートが２０Ｍシンボル／秒
である、請求項６記載の信号受信機。