JPH09247679A - スケーラブルｍｐｅｇ２適合ビデオ・エンコーダ - Google Patents

Abstract

(57)【要約】 【課題】 スケーラブル・アーキテクチャＭＰＥＧ２適
合ディジタル・ビデオ・エンコーダを提供する。 【解決手段】 上記エンコーダは、Ｉフレーム含有ビッ
トストリームを生成するために、離散余弦変換プロセッ
サと、量子化ユニットと、可変長エンコーダと、ＦＩＦ
Ｏバッファと、圧縮ストア・インタフェースとを備えた
Ｉフレーム専用ビデオ・エンコーダ・モジュールを有す
る。ＩＰＢビットストリームの場合、システムは、基準
メモリ・インタフェースと、動き推定および補償機能
と、逆量子化と、逆離散余弦変換と、動き補償手段とを
備えた第２のプロセッサ要素と、動き推定のための少な
くとも１つの第３のプロセッサ要素とを含む。このシス
テムは、単一集積回路チップ、またはＩフレーム・ビデ
オ・エンコーダ・モジュール、第２のプロセッサ要素、
第３のプロセッサ要素の各プロセッサについて１つずつ
という複数の集積回路チップの形式にすることができ
る。また、１つまたは複数の第３のプロセッサ・ユニッ
トを含むこともできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、空間（イントラピ
クチャ）圧縮と時間（インターピクチャ）圧縮、すなわ
ち、１つのピクチャ内の冗長性と複数のピクチャ間の冗
長性とを含む、ディジタル視覚画像を符号化するための
装置に関する。ピクチャ間の冗長性は、離散余弦変換、
量子化、可変長符号化の使用により、低減されるかまた
は解消される。また、ピクチャ間の冗長性は、動きベク
トルの使用により、低減されるかまたは解消される。具
体的には、本発明はスケーラブル・エンコーダ・システ
ムに関する。すなわち、スケーラブル・アーキテクチャ
ＭＰＥＧ２適合ディジタル・ビデオ・エンコーダ・シス
テムは、Ｉフレーム含有ビットストリームを生成するた
めに、離散余弦変換プロセッサと、量子化ユニットと、
可変長エンコーダと、ＦＩＦＯバッファと、圧縮ストア
・インタフェースとを備えたＩフレーム専用ビデオ・エ
ンコーダ・モジュールを有する。ＩＰＢビットストリー
ムの場合、システムは、基準メモリ・インタフェース
と、動き補償機能と、逆量子化と、逆離散余弦変換と、
動き補償手段とを備えた第２のプロセッサ要素と、動き
推定のための少なくとも１つの第３のプロセッサ要素と
を含む。このシステムは、単一集積回路チップ、または
Ｉフレーム・ビデオ・エンコーダ・モジュール、第２の
プロセッサ要素、第３のプロセッサ要素の各プロセッサ
について１つずつという複数の集積回路チップの形式に
することができる。また、１つまたは複数の第３のプロ
セッサ・ユニットを含むこともできる。

【０００２】

【従来の技術】この１０年間、世界中に及ぶ電子通信シ
ステムの出現により、情報の送受信を可能にする方法が
強化されてきた。特に、リアルタイム・ビデオおよびオ
ーディオ・システムの諸機能は、近年、非常に改善され
てきた。ビデオオンデマンドやテレビ会議などのサービ
スを加入者に提供するため、膨大な量のネットワーク帯
域幅が必要になっている。事実、ネットワーク帯域幅が
このようなシステムの有効性を阻害する主な原因になっ
ている場合が多い。

【０００３】ネットワークによって課せられた制約を克
服するため、圧縮システムが現れた。このようなシステ
ムは、ピクチャ・シーケンス内の冗長性を除去すること
によって、伝送しなければならないビデオおよびオーデ
ィオ・データの量を削減するものである。受信端では、
ピクチャ・シーケンスが圧縮解除され、リアルタイムで
表示することもできる。

【０００４】新たなビデオ圧縮規格の一例は、Moving P
icture Experts Group（「ＭＰＥＧ」）規格である。こ
のＭＰＥＧ規格では、所与の１つのピクチャ内と、複数
のピクチャ間の両方について、ビデオ圧縮が定義されて
いる。１つのピクチャ内のビデオ圧縮は、離散余弦変
換、量子化、可変長コーディング、ハフマン・コーディ
ングによってディジタル画像を時間ドメインから周波数
ドメインに変換することにより行われる。複数のピクチ
ャ間のビデオ圧縮は、動き推定と呼ばれるプロセスによ
り行われるが、そのプロセスでは、動きベクトルと差デ
ータを使用して、あるピクチャから別のピクチャへの１
組の画素（ペル）の変換を記述する。

【０００５】ＩＳＯのＭＰＥＧ２規格では、ビットスト
リームの構文と復号化プロセスの意味だけを規定してい
る。したがって、コーディング・パラメータの選択と、
パフォーマンス対複雑さの兼ね合いは、エンコーダの開
発者に任されている。ＭＰＥＧ２エンコーダの開発は複
雑で費用がかかるので、各種の応用分野にとって柔軟
で、顧客の要求が変わるにつれて拡張可能なエンコーダ
・ソリューション、すなわち、スケーラブル・エンコー
ダが望ましい。

【０００６】ＭＰＥＧ２では、ビデオ・ピクチャを処理
するためにＭＰＥＧ１の１０倍のパフォーマンスとＭＰ
ＥＧ１の４倍の解像度を必要とする。手ごろなエンコー
ダ製品を作成することは、開発者にとって大変な難題に
なっている。ＭＰＥＧ２は、一部の応用分野にとって有
利な動作特性をもたらすが、他の応用分野ではそれによ
って満たされるものは限られている。拡張と経済的尺度
を提供するスケーラブル製品構造が非常に望ましい。

【０００７】

【発明が解決しようとする課題】本発明の主な目的は、
スケーラブル・エンコーダ・アーキテクチャと実施態様
を提供することにある。

【０００８】本発明の他の目的は、Ｉ専用、Ｉ−Ｐ、Ｉ
−Ｐ−Ｂの各システムを同じ要素から構築できるスケー
ラビリティを提供することにある。

【０００９】

【課題を解決するための手段】本発明の上記およびその
他の目的は、本発明のスケーラブル・アーキテクチャＭ
ＰＥＧ２適合ディジタル・ビデオ・エンコーダによって
達成される。このスケーラブル・プロセッサ・システム
は、Ｉフレーム含有ビットストリームを生成するため
に、離散余弦変換プロセッサと、量子化ユニットと、可
変長エンコーダと、ＦＩＦＯバッファと、圧縮ストア・
インタフェースとを備えたＩフレーム専用ビデオ・エン
コーダ・モジュールを有する。ＩＰＢビットストリーム
の場合、システムは、基準メモリ・インタフェースと、
動き推定機能と、逆量子化と、逆離散余弦変換と、動き
補償手段とを備えた第２のプロセッサ要素と、動き推定
のための少なくとも１つの第３のプロセッサ要素とを含
む。このシステムは、単一集積回路チップ、またはＩフ
レーム・ビデオ・エンコーダ・モジュール、第２のプロ
セッサ要素、第３のプロセッサ要素の各プロセッサにつ
いて１つずつという複数の集積回路チップの形式にする
ことができる。また、１つまたは複数の第３のプロセッ
サ・ユニットを含むこともできる。

【００１０】

【発明の実施の形態】本発明は、スケーラブルＭＰＥＧ
およびＨＤＴＶ適合エンコーダと、符号化プロセスとに
関する。このエンコーダが実行する符号化機能は、デー
タ入力と、空間圧縮と、動き推定と、マクロブロック・
タイプ生成と、データ再構築と、エントロピ・コーディ
ングと、データ出力とを含む。空間圧縮は、離散余弦変
換（ＤＣＴ）と、量子化と、エントロピ・エンコーディ
ングとを含む。時間圧縮は、逆離散余弦変換、逆量子
化、動き補償など、集中的な再構築処理を含む。動き推
定および動き補償はこの時間圧縮機能である。空間圧縮
と時間圧縮は、計算要件が高い反復機能である。

【００１１】より具体的には、本発明は、離散余弦変換
と、量子化と、エントロピ・コーディングと、動き推定
と、動き補償と、動き予測とを含む、空間圧縮および時
間圧縮を実行するためのスケーラブル・プロセッサに関
し、さらにより具体的には、空間圧縮および時間圧縮を
実施するためのスケーラブル・システムに関する。

【００１２】本発明のスケーラブル・プロセッサ・シス
テムは、Ｉフレーム含有ビットストリームを生成するた
めに、離散余弦変換プロセッサと、量子化ユニットと、
可変長エンコーダと、ＦＩＦＯバッファと、圧縮ストア
・インタフェースとを備えたＩフレーム専用ビデオ・エ
ンコーダ・モジュールを有する。ＩＰＢビットストリー
ムの場合、システムは、基準メモリ・インタフェース
と、動き推定機能と、逆量子化と、逆離散余弦変換と、
動き補償手段とを備えた第２のプロセッサ要素と、動き
推定のための少なくとも１つの第３のプロセッサ要素と
を含む。このシステムは、単一集積回路チップ、または
Ｉフレーム・ビデオ・エンコーダ・モジュール、第２の
プロセッサ要素、第３のプロセッサ要素の各プロセッサ
について１つずつという複数の集積回路チップの形式に
することができる。また、１つまたは複数の第３のプロ
セッサ・ユニットを含むこともできる。

【００１３】第１の圧縮ステップは、空間的冗長性の解
消であり、たとえば、「Ｉ」フレーム・ピクチャの静止
画における空間的冗長性の解消である。空間的冗長性と
は１つのピクチャ内の冗長性である。後述する動き補償
プロセスにはブロック・ベースの特徴があるので、ＭＰ
ＥＧ２規格案ではブロック・ベースの空間的冗長性を除
去する方法を使用することが望ましかった。このえり抜
きの方法は、そのピクチャの離散余弦変換と、離散余弦
変換コーディングである。離散余弦変換コーディング
は、さらに追加レベルの圧縮を達成するために、重み付
きスカラ量子化およびラン・レングス・コーディングと
結合される。

【００１４】離散余弦変換は直交変換である。直交変換
は、周波数ドメイン解釈を有するので、フィルタ・バン
ク指向である。また、離散余弦変換は局部的なものでも
ある。すなわち、符号化プロセスでは、６４個の変換係
数またはサブバンドを計算するのに十分な８×８の空間
ウィンドウ上でサンプリングする。

【００１５】離散余弦変換のもう１つの利点は、高速の
符号化および復号アルゴリズムが使用可能であることで
ある。さらに、離散余弦変換のサブバンド分解は、挙動
が十分優れているので、精神視覚基準の有効利用が可能
になる。

【００１６】変換後、多くの周波数係数、特に高空間周
波数用の係数はゼロになる。これらの係数は、ジグザグ
のパターンに構成され、ラン振幅（ランレベル）対に変
換される。各対は、ゼロ係数の数と、非ゼロ係数の振幅
とを示す。これは、可変長コードにコーディングされ
る。

【００１７】動き補償は、複数のピクチャ間の冗長性を
低減するかまたは解消するために使用するものである。
動き補償では、現行ピクチャをブロック、たとえば、マ
クロブロックに分割し、次に事前に伝送したピクチャ内
を探索して同様の内容の近隣ブロックを探すことによ
り、時間的冗長性を利用する。実際には、現行ブロック
・ペルと基準ピクチャから抽出した予測ブロック・ペル
との差だけが圧縮され、その後、伝送される。

【００１８】動き補償および予測の最も単純な方法は、
「Ｉ」ピクチャ内のすべてのピクセルの輝度とクロミナ
ンス、すなわち、強度と色を記録し、次に後続ピクチャ
内のすべての特定のピクセルの輝度とクロミナンス、す
なわち、強度と色の変化を記録することである。しか
し、これは、伝送媒体帯域幅、メモリ、プロセッサ容
量、処理時間の点で不経済である。というのは、物体は
ピクチャ間で移動する、すなわち、ピクセル内容は１つ
のピクチャ内の１つの位置から後続ピクチャ内の別の位
置に移動するからである。より進んだ考え方としては、
直前または後続のピクチャを使用して、たとえば、動き
ベクトルによって１ブロック分のピクセルが後続または
直前のピクチャ（複数も可）内のどこに入るかを予測
し、その結果を「予測ピクチャ」または「Ｐ」ピクチャ
として書き込む方法がある。より具体的には、これは、
ｉ番目のピクチャの複数のピクセルまたはそのピクセル
のマクロブロックがｉ−１番目またはｉ＋１番目のピク
チャ内のどこに入るかという最善推定または予測を含
む。さらにもう１つのステップは、後続ピクチャと直前
ピクチャの両方を使用して、１ブロック分のピクセルが
中間ピクチャまたは「Ｂ」ピクチャ内のどこに入るかを
予測することである。

【００１９】ピクチャ符号化順序およびピクチャ伝送順
序は必ずしもピクチャ表示順序と一致しないことに留意
されたい。図２を参照されたい。Ｉ−Ｐ−Ｂシステムの
場合、入力ピクチャ伝送順序は符号化順序とは異なるの
で、入力ピクチャは符号化に使用するまで一時的に格納
する必要がある。したがって、この入力を使用するまで
バッファがそれを格納する。

【００２０】例示のため、ＭＰＥＧ適合符号化の汎用流
れ図を図１に示す。この流れ図では、ｉ番目のピクチャ
とｉ＋１番目のピクチャの画像を処理して、動きベクト
ルを生成する。動きベクトルにより、１マクロブロック
分のピクセルが直前または後続ピクチャ内のどこに入る
かを予測する。完全画像の代わりに動きベクトルを使用
することは、ＭＰＥＧおよびＨＤＴＶ規格の時間圧縮の
重要な態様の１つである。図１に示すように、生成した
動きベクトルは、ｉ番目のピクチャからｉ＋１番目のピ
クチャへのマクロブロックのピクセルの変換に使用す
る。

【００２１】図１に示すように、符号化プロセスでは、
ｉ番目のピクチャとｉ＋１番目のピクチャの画像をエン
コーダ１１で処理し、たとえば、ｉ＋１番目のピクチャ
と後続ピクチャを符号化し伝送する際の形式である動き
ベクトルを生成する。後続ピクチャの入力画像１１１Ｘ
は、エンコーダの動き推定ユニット４３に移行する。動
きベクトル１１３は動き推定ユニット４３の出力として
形成される。これらのベクトルは、動き補償ユニット４
１が使用し、このユニットによる出力のために、「基
準」データというマクロブロック・データを直前または
今後のピクチャから取り出す。動き補償ユニット４１の
一方の出力と、動き推定ユニット４３からの出力との差
が計算され、離散余弦変換器２１の入力に移行する。離
散余弦変換器２１の出力は量子化器２３で量子化され
る。量子化器２３の出力は２つの出力、１２１と１３１
に分割され、一方の出力１２１は伝送前にさらに圧縮し
処理するためにラン・レングス・エンコーダなどのダウ
ンストリーム要素２５に移行し、もう一方の出力１３１
は基準メモリ４２に格納するために符号化したマクロブ
ロック分のピクセルの再構築が行われる。例示のために
図示したエンコーダでは、この第２の出力１３１は逆量
子化２９と逆離散余弦変換３１が行われ、差マクロブロ
ックの損失バージョンを返す。このデータは、動き補償
ユニット４１の出力と加算され、元のピクチャの損失バ
ージョンを基準メモリ４２に返す。

【００２２】図２に示すように、ピクチャには３種類の
タイプがある。「イントラ・ピクチャ」すなわち「Ｉ」
ピクチャは、全面的に符号化し伝送されるもので、動き
ベクトルを定義する必要はない。このような「Ｉ」ピク
チャは、動きベクトルの発生源として機能する。次に、
「予測ピクチャ」すなわち「Ｐ」ピクチャは、直前ピク
チャからの動きベクトルによって形成されるもので、他
のピクチャのための動きベクトルの発生源として機能す
ることができる。最後に、「双方向ピクチャ」すなわち
「Ｂ」ピクチャは、他の２つのピクチャ、すなわち、一
方は過去のピクチャでもう一方は今後のピクチャからの
動きベクトルによって形成されるもので、動きベクトル
の発生源として機能することはできない。動きベクトル
は「Ｉ」ピクチャおよび「Ｐ」ピクチャから生成され、
「Ｐ」ピクチャおよび「Ｂ」ピクチャを形成するために
使用する。

【００２３】図３に示す、動き推定を実行する方法は、
ｉ番目のピクチャのマクロブロック２１１から次のピク
チャの領域全体にわたって探索し、最善一致マクロブロ
ック２１３を検出する方法である。このようにしてマク
ロブロックを変換すると、図４に示すように、ｉ＋１番
目のピクチャ用のマクロブロックのパターンが得られ
る。このため、ｉ番目のピクチャは、たとえば、動きベ
クトルと差データにより、わずかに変化してｉ＋１番目
のピクチャを生成する。符号化されるのは、動きベクト
ルと差データであって、ｉ＋１番目のピクチャそのもの
ではない。動きベクトルはピクチャごとの画像の位置を
変換し、差データはクロミナンス、輝度、彩度の変化、
すなわち、陰影と照度の変化を伝える。

【００２４】図３に戻ると、ｉ番目のピクチャ内でｉ＋
１番目のピクチャと同じ位置から始めることにより良好
な一致を探す。探索ウィンドウはｉ番目のピクチャに作
成される。この探索ウィンドウ内で最善一致を探索す
る。検出後、マクロブロック用の最善一致動きベクトル
がコード化される。最善一致マクロブロックのコーディ
ングは、動きベクトル、すなわち、次のピクチャで変位
している最善一致であるｙ方向のピクセル数とｘ方向の
ピクセル数とを含む。また、現行マクロブロックと最善
一致基準マクロブロックとのクロミナンスと輝度の差で
ある、「予測エラー」とも呼ばれる差データも符号化さ
れる。

【００２５】ＭＰＥＧ２エンコーダの動作機能は、Ｉす
なわちイントラ装置と、Ｒすなわち精巧または再構築装
置と、Ｓすなわち探索装置という３つの基本装置によっ
て実施される。この諸機能は、応用分野のニーズ、シリ
コン・サイズ、道具や設計の複雑さ、パフォーマンスに
応じて区分される。

【００２６】図６に示すように、ピクセル・インタフェ
ース６４１と、ホスト・インタフェース６１１と、出力
データ・インタフェース６７９とを含むすべての外部通
信が単一のＩ装置６０１で行われる。Ｉ装置６０１は、
エンコーダのマスタ・インタフェースであり、図５に示
すように本発明のチップ・セットを使用するビデオ圧縮
応用分野における基本要件の１つである。このチップに
は、エントロピ・コーディング機能、すなわち、離散余
弦変換プロセッサ・ユニット６７１、量子化ユニット６
７３、可変長エンコーダ・ユニット６７５とともに、プ
ログラム可能プロセッサ６２１が組み込まれている。そ
の結果、この装置は、Ｉ専用ピクチャの符号化を必要と
する応用分野で使用できるはずである。また、機能拡張
を可能にするために、再構築済みインタフェースも追加
されている。さらに、符号化の前に適用される処理機能
もこの装置に含まれている。

【００２７】すべてのＩピクチャおよびＰピクチャの符
号化には、マクロブロックの再構築処理が必要である。
逆離散余弦変換９４３（ＩＤＣＴ）、逆量子化９４１
（ＩＱ）、動き補償９０３（ＭＣ）などの機能は、図９
に示すように、単一チップ、すなわち、Ｒチップまたは
Ｒプロセッサ９０１に統合される。低動き応用分野を処
理するために、プログラム可能プロセッサを備えた小さ
い動き推定機能機構も追加されている。より高い動き応
用分野のために、探索結果インタフェースが取り付けら
れている。その結果、遠隔学習、テレビ会議、監視など
動きの少ない応用分野では、ＩチップとＲチップを一緒
に使用することができる。

【００２８】動き推定は、反復機能であり、高い計算要
件を有する。ハードウェア装置、すなわち、外部プログ
ラム可能レジスタを備えた図８に示す探索チップまたは
プロセッサ８０１はこの機能専用である。より大きい探
索範囲を達成するために拡張インタフェースが取り付け
られている。この３チップ構成は、同報伝送などの応用
分野に使用することができる。高速写真科学応用分野な
ど、動きがより大きい場合には、追加のＳチップ８０１
により、より大きい探索範囲により高いピクチャ品質が
与えられる。これがこのアーキテクチャのスケーラブル
な特徴である。

【００２９】チップ区分 ３つのエンコーダ・チップの接続を図５に示す。図５
は、本発明の３つのエンコーダ・チップの組合せを示し
ている。これらは、イントラチップまたはイントラプロ
セッサ６０１と、精巧チップまたは精巧プロセッサ８０
１と、探索チップまたは探索プロセッサ９０１と、ＤＲ
ＡＭチップおよびＳＲＡＭチップを含む関連ＲＡＭチッ
プ５３１、５３３、５３５である。イントラチップまた
はイントラプロセッサは、ホスト・プロセッサ・インタ
フェースと、ディジタル化フィルタ・ビデオ入力５４１
と、圧縮ビデオ出力５４３とを含む。

【００３０】Ｉチップ 図６に示すＩチップ６０１は、エンコーダ・システムの
入力データ５４１と出力ビットストリーム５４３とを処
理するものである。着信ピクセル・データは、フレーム
・ストアという外部ＤＲＡＭにフレーム・フォーマット
で格納される。このチップは、Ｉフレーム符号化に必要
な中核機能を実行する。ピクセル・データは、必要であ
ればＲＧＢフォーマットからＹＣｂＣｒフォーマットに
変換される。また、ピクセル・データは、場面の変化
や、３：２のプルダウンによる反復フィールドの有無が
監視される。さらに、着信ピクセル・データは、ＨＨＲ
出力フォーマットを作成するために調整される。エンコ
ーダは、その入力方法にかかわらず、フィールドまたは
フレーム入力フォーマットと、出力フィールドまたはフ
レーム符号化データを受け取ることができる。４：２：
２の入力データは、４：２：２または４：２：０の出力
として符号化することができる。オンチップＲＩＳＣプ
ロセッサ６２１は、適応ＤＣＴと、適応量子化と、速度
制御を担当する。このプロセッサは、それが１つの４バ
イト・エンジンまたは４つの１バイト・エンジンとして
動作できるようにする動的区分可能構造を有する。これ
については、Charles Boice、John M. Kaczmarczyk、Ag
nes Ngai、Robert C. Woodardにより１９９５年３月２
７日に出願され、本出願人に譲渡された、関連米国特許
出願第０８／４１１２３９号"DYNAMICALLY PARTITIONAB
LE DIGITAL VIDEO PROCESSOR"に記載されている。

【００３１】James D. Greenfield、Diane M. Mauersbe
rg、Agnes Ngaiにより１９９５年３月２７日に出願さ
れ、本出願人に譲渡された、関連米国特許出願第０８／
４１０９５１号"APPARATUS FOR HEADER GENERATION"に
記載されているように、符号化したピクチャ・データは
ヘッダ情報と統合される。これにより、たとえば圧縮ス
トア・インタフェース６７９などを介してエンコーダが
外部ＤＲＡＭまたはＦＩＦＯに格納できる最終的なＭＰ
ＥＧ２またはＭＰＥＧ１出力ビットストリームが作成さ
れる。ＤＲＡＭに格納されると、ピクチャは、非リアル
タイムでホスト・インタフェースを介してユーザが読み
出すことができる。

【００３２】Ｒチップ 図９に示され、精巧チップまたは再構築チップともいう
Ｒチップ９０１は、動き補償用のピクチャに関する探索
動き推定の精巧と再構築を担当する。外部ＤＲＡＭは、
動き推定機能をサポートするために使用する。Ｒチップ
の機能ユニットは、ピクチャの再構築および動き推定に
必要なすべての基本機能を実行する。

【００３３】このプロセッサの１次機能は、マクロブロ
ックのタイプ決定と、ピクチャ当たりの探索範囲の調整
と、動き推定の補助である。量子化器のデータはＩチッ
プ動き推定器インタフェース６３１から受け取られ、Ｓ
チップの探索結果はＳチップのＸチップ・インタフェー
ス８３１から受け取られる。量子化データは、次に、最
高４つのマトリックス・テーブルを使用して量子化解除
される。ＩＤＣＴは、２次元逆変換により係数をピクセ
ル・データに変換する。この再構築ピクチャ・データ
は、その後のピクチャ・コーディングのためにメモリ・
インタフェースによって基準データとして保管される。
動き推定は、Ｉピクチャ、Ｐピクチャ、Ｂピクチャにつ
いてフィールド、フレーム２重基本、双方向の各動きタ
イプを半ペルの解像度までサポートすることができる。

【００３４】２チップ構成（イントラチップと精巧／再
構築チップ）では最高＋／−８Ｈで＋／−７Ｖの探索範
囲をサポートすることができ、３チップ構成（イントラ
チップと精巧／再構築チップと探索チップ）では最高＋
／−６４Ｈで＋／−５６Ｖをサポートすることができ
る。動き推定の結果が必要なので、探索ウィンドウ・サ
イズと最善一致の結果が判定され、マクロブロック差デ
ータが生成される。

【００３５】探索チップ 図８に示す探索チップ８０１は、動き推定の大部分を担
当する。動き推定の目的は、基準ピクチャで現行ピクチ
ャからのマクロブロック（現行ピクチャ・マクロブロッ
クまたは「ＣＭＢ」）の位置を検出することである。こ
の位置は、ＣＭＢデータを基準ピクチャと比較し、前の
ピクチャの動きに基づくバイアスを計算に入れることに
よって決定される最善一致を検出することによって決ま
る。

【００３６】基準ピクチャ全体をリアルタイムで探索す
ることはできない。したがって、基準ピクチャのサブセ
ットが探索される。このサブセットは探索ウィンドウと
呼ばれる。図３を参照されたい。探索ウィンドウが大き
ければ大きいほど、ＣＭＢの正確な一致を検出できる可
能性が高くなる。探索ウィンドウは、追加の探索チップ
８０１を使用することによって大幅に拡大することがで
きる。効果的な動き推定により、より高品質のビデオ
と、圧縮率の高いビット・ストリームが得られる。探索
チップは、ピクチャ構造に基づいて、精巧／再構築チッ
プ上のプロセッサから探索ウィンドウ・パラメータを受
け取り、イントラチップからフレーム・フォーマットま
たはフィールド・フォーマットで輝度ピクチャ・データ
を受け取る。

【００３７】基準ピクチャは、フレーム・フォーマット
でオフチップＳＲＡＭに格納される。動き推定ユニット
は、ＣＭＢおよび基準ピクチャについてフィールド探索
を実行する。フレーム構造化ピクチャ用のフレーム結果
とともに、４つのフィールド結果が計算される。これら
の結果は、絶対差値の形式になっており、前のピクチャ
の動き特性に基づいてバイアスが掛けられる。バイアス
が掛けられた絶対差値は、動きベクトルとともにＲチッ
プ９０１に送られる。

【００３８】処理の流れ Ｉチップ６０１は、事前処理機能とエントロピ・コーデ
ィング機能の両方を含む。事前処理機能はいずれのコー
ディング機能よりも前に実行される。エントロピ・コー
ディングは、ピクチャ処理の最後の部分である。そのブ
ロック図は図６に示す。

【００３９】ホスト・インタフェース ホスト・インタフェース６１１は、イントラチップ６０
１上に取り付けられ、エンコーダ・チップ・セットとそ
の外界との主制御チャネルとして機能する。このインタ
フェースは、汎用の１６ビット・データおよび８ビット
・アドレスのＲＡＭタイプ・プロトコルである。このイ
ンタフェースで定義されるレジスタは、コマンド、構成
パラメータ、符号化パラメータ、初期設定データ、メー
ルボックスなどを含んでいる。ホスト・コマンドとして
は、符号化開始、符号化停止、出力ＤＲＡＭからの圧縮
ピクチャの取出しなどがある。構成パラメータとして
は、メモリ・サイズ、メモリ・タイプ、エンコーダ・シ
ステムに取り付けられたチップの数などがある。

【００４０】符号化パラメータは、電源オン時に設定す
るか、または符号化プロセスを案内するためにピクチャ
境界で変更することができる。このようなパラメータと
しては、とりわけ、ビデオ入力フォーマット対ビデオ出
力フォーマット、ユーザ・マトリックス・テーブル、イ
ントラＶＬＣテーブル、ＺＺ走査パターン、フィールド
／フレーム・ピクチャ・コーディング、１シーケンス内
のピクチャの数、１ＧＯＰ内のピクチャの数、Ｂピクチ
ャの数、基準フィールドの数、ユーザ特定データなどが
ある。このインタフェースは、チップ・セットを初期設
定するためにも使用する。エンコーダ・チップ・セット
には２つの内部プロセッサが存在する。どちらのプロセ
ッサの命令もこのインタフェースを介してダウンロード
される。さらに、適切に機能するために特定の内容を必
要とするバッファも存在し、やはりこのインタフェース
を介して初期設定される。

【００４１】メールボックスは、オンチップ・プロセッ
サと外部プロセッサとの間の通信機構である。メールボ
ックス・レジスタを介してオンチップ・プロセッサにコ
マンドまたは新しい情報が送られると、正しいレベルの
プロセッサ・コードによって新しいコマンドが実現され
る。このようなレジスタによりフレキシビリティが得ら
れる。すなわち、ホスト書込みによって、コーディング
・プロセス中に定義済み機能を選択したり、選択解除す
ることができるはずである。

【００４２】このインタフェースには、コーディング・
プロセス中のレジスタの変更を可能にするためのスタッ
クも取り付けられている。このスタックは、１２層の深
さである。エンコーダがピクチャの符号化で使用中の場
合は、ホスト書込みだけがスタックに書き込まれる。ス
タックに書き込まれた情報は、現行ピクチャの処理の終
了時に処理される。スタックが空になるまで、外部プロ
セッサにとってエンコーダは使用中のように見える。こ
の設計により、ピクチャ処理間の通信時間が短縮され、
最大コーディング時間が可能になる。

【００４３】ピクセル・インタフェース このピクセル・インタフェースは、ＲＧＢディジタル入
力を受け取るための２４ビットのピクセル・インタフェ
ースである。これは、１６ビットまたは２４ビットのＹ
ＣｂＣｒ入力データも処理することができる。色変換回
路、場面変化検出論理回路、３／２プルダウン反転機能
もこのインタフェースに設けられている。

【００４４】色変換プロセスは、データ削減の１形式で
あり、４：２：２または４：２：０のクロミナンス符号
化フォーマットから入力データを変換することができ
る。

【００４５】ピクチャ内のすべての位置は、輝度とクロ
ミナンスのピクセル・データによって表される。ＭＰＥ
Ｇ２規格に規定されているように、ＹＣｂＣｒデータは
圧縮および圧縮解除の出力のための入力データ・フォー
マットである。ＲＧＢ入力データの場合、符号化プロセ
スの前にまず入力を４：２：２フォーマットに変換しな
ければならない。入力データが４：２：２のＹＣｂＣｒ
フォーマットになっている場合は、ピクチャ内のすべて
の位置が８ビットの輝度データと８ビットの代替色Ｃｂ
およびＣｒデータによって表されることを意味する。入
力が４：２：０のＹＣｂＣｒフォーマットになっている
場合は、ピクチャ内のすべての位置が８ビットの輝度デ
ータと水平および垂直二段抽出色ＣｂおよびＣｒデータ
によって表されることを意味する。不必要で冗長な情報
は、色変換プロセスまたは４：２：２から４：２：０へ
の選択によって入力段階で除去され、１ステップの圧縮
が達成され、残りのエンコーダを通過するデータの量が
最小限になる。これにより、残りの装置でのパフォーマ
ンス要件が低減される。

【００４６】広範囲の応用分野を含めるため、ＭＰＥＧ
２規格では、圧縮プロセス用の多くのコーディング・ツ
ールとオプションが文書化されている。しかし、所与の
応用分野に関する品質／パフォーマンス対複雑さの兼ね
合いは、エンコーダの開発者に任されている。多くのコ
ーディング・オプションは１つのピクチャ内の適応で
き、ピクチャ・レベルかまたはマクロブロック・レベル
のいずれかになっている。このフレキシビリティによ
り、ビット伝送速度制御の増強が可能になる。コーディ
ング・オプションの動的かつ適応変更は、現在の情報に
基づいて今後のコーディングに適用できるか、または今
後の情報に基づいて現在のデータに適用できるはずであ
る。場面変化検出は、符号化プロセスの前にピクチャ情
報を収集する先読み機構であり、さらに効率のよい制御
を可能にする。場面変化検出は、ピクチャ間のばらつき
が大きく、複雑さの差も大きいことを意味する。場面変
化検出計算は入力データについて行われ、残りの機能で
必要な余分なデータの流れや帯域幅はない。入力ピクチ
ャの順序は符号化順序とは異なるので、場面変化検出論
理回路により最高３つの情報ピクチャが事前処理され
る。場面変化検出論理回路は、処理するピクチャの品質
を調整するのに使用することができる。このレベルの先
読みにより、ピクチャ処理の開始時と中間の両方でエン
コーダがコーディング・オプションを動的に変更するこ
とができる。

【００４７】３／２プルダウン反転（３／２ＰＤＩ）が
使用可能になっている場合、入力データは冗長または反
復フィールドを含む。より効率よくするためには、符号
化の前に冗長データを除去しなければならない。反復フ
ィールド検出では、少なくとも１つのフィールド・デー
タを保管する必要がある。反復フィールド検出のための
オンチップ記憶空間要件により、フィールド・データを
外部メモリに保管する方がより経済的になる。入力デー
タはまずフレーム・ストアＤＲＡＭに保管されるので、
反復フィールド検出とピクチャ符号化のために取り出す
必要がある。検出方式は３／２パターンに基づいてい
る。効果的な３／２プルダウン反転論理回路により、３
／２プルダウン反転の適用後、入力ピクチャ３０個ごと
に２４個のピクチャだけが符号化されるはずである。そ
の後、残りのメモリ帯域幅は反復フィールド・データ取
出しに使用できるはずである。メモリ・トラフィックを
最小限にするため、以下の方式を使用する。すなわち、
入力データが奇数フィールド優先である場合、まず奇数
フィールド・データについて検出が行われ、反復奇数フ
ィールドの検出後に偶数フィールド・データ検出が行わ
れる。入力データが偶数フィールド優先である場合、こ
の逆が行われる。ピクセル・インタフェースで１バイト
分のデータを受け取ると、同じパリティの直前フィール
ドの同じバイト位置がフレーム・ストア・メモリから取
り出される。フィールド・ピクチャ入力の終了時に反復
フィールドが決定される。そのフィールドが反復フィー
ルドである場合、そのメモリ位置は同じパリティの次の
フィールドの入力に使用される。これにより、ピクチャ
符号化時のメモリ取出しの複雑さが解消される。

【００４８】フレーム・メモリ・インタフェース フレーム・メモリ・インタフェースを図７に示す。ピク
チャ・インタフェースの出力では、入力データがイント
ラチップに接続された外部フレーム・メモリＤＲＡＭに
いつでも格納できる状態になっている。このフレーム・
メモリは、その符号化の準備ができるまで入力ピクチャ
（現行データ）を保管する場合にのみ使用する。このイ
ンタフェースでのトラフィックは、入力データ伝送速度
の約２倍である。ＤＲＡＭ、たとえば、７０ｎｓＤＲＡ
Ｍをサポートするために３２ビットのデータ・バスを使
用する。ＩおよびＩＰコーディング・フォーマットの場
合、入力ピクチャの順序はピクチャ符号化の順序と同じ
になる。このため、１マクロブロック分のデータが使用
可能になると符号化が始まる。この構成のフレーム・メ
モリは、入力ピクチャ・データ用に５つ、オンチップ・
プロセッサ用に１つという６つのセグメントに分割され
ている。各入力ピクチャごとに１つのセグメントのフレ
ーム・メモリが選択される。ピクチャ内のデータは、選
択されたセグメントの開始アドレスまでオフセットで順
次格納される。各セグメントは１つのピクチャ・サイズ
の１／４であるが、プロセッサ用のセグメントはそれよ
り小さくすることもできる。各入力ピクチャごとに４つ
の連続セグメントを使用する。５つのセグメントは順に
使用される。このメモリ・マップについては図７に示
す。

【００４９】第１の入力ピクチャを受け取ると、そのピ
クチャはセグメント４に格納される。各セグメント・サ
イズは１つのピクチャのわずか１／４なので、第１のピ
クチャはセグメント４、３、２、１を使用する。第２の
入力ピクチャはセグメント０、４、３、２に格納され
る。第３のピクチャはセグメント１、０、４、３に格納
される。第４のピクチャはセグメント２、１、０、４に
格納される。第５のピクチャはセグメント３、２、１、
０を使用する。その後、このセグメント使用パターンが
繰り返される。この方式では、ＩおよびＩＰ構成の外部
メモリ要件が最小限になり、すなわち、１ＭＢ ＤＲＡ
Ｍになる。ＩＰＢコーディング・フォーマットの場合、
図２に示すように、入力ピクチャの順序は符号化順序と
は異なる。したがって、入力ピクチャは、使用準備が整
うまで完全に保管しなければならない。この場合、メモ
リ・サイズは、ＮＴＳＣでは２ＭＢ、ＰＡＬでは４ＭＢ
になる。フレーム・メモリは、入力ピクチャ用に４つ、
オンチップ・プロセッサ用に１つという５つのセグメン
トに分割される。各セグメントはピクチャ・サイズに等
しい。これは、非ＩＰＢフォーマットと同様に使用され
る。この方式により、コーディング・フォーマットに基
づくスケーラブル・メモリ要件が可能になる。

【００５０】フレーム・メモリの主なトラフィックは、
入力データ記憶と、３／２プルダウン反転データ取出し
と、符号化データ取出しから構成される。フレーム・メ
モリ・インタフェースでは、入力データ記憶の優先順位
が最も高く、プルダウン反転データ取出しの優先順位が
最も低いという優先順位方式を使用する。３２Ｂまたは
それ以上のデータがピクセル・インタフェースに蓄積さ
れると、入力データ記憶が出される。ピクセル・インタ
フェース内のデータが３２Ｂ未満になるまで、一度に４
バイトずつ、データがＤＲＡＭに連続格納され、３２Ｂ
未満になった時点で保留メモリ・データ取出しが処理さ
れる。符号化データ取出しは、１６×１６バイトのマク
ロブロックである。この取出しは、入力データ記憶要求
によりいかなるＤＲＡＭ行アドレスでも動的に中断され
る。この中断取出しにより、ピクセル・インタフェース
でのデータ・オーバランが防止される。

【００５１】コーディング・パイプラインの停止を防止
するため、マクロブロック・データが事前取出しされ
る。マクロブロック・データが使用可能になると、コー
ディング・プロセスが開始される。マクロブロック・デ
ータの流れは、処理されるピクチャ・タイプによって決
まる。この説明では、予測ピクチャ処理を想定してい
る。Ｐピクチャの場合、現行マクロブロック・データが
３つの装置すべてに同時に送達される。各チップでのデ
ータの使い方は異なるので、データが使用される時間も
異なる。このマクロブロック・データがすべての受信装
置によって受け取られる場合、その論理の流れは、Ｓチ
ップ８０１からＲチップ９０１へ移行し、さらにＩチッ
プ５０１に戻る。

【００５２】探索チップでの処理 探索入力バッファ 図８に示す探索チップ８０１では、主に動き推定で現行
マクロブロック・データが使用される。ユーザが選択し
た探索フォーマットに応じて、マクロブロック・データ
は４対１、２対１にダウンサンプリングされるか、また
は入力バッファ内で１対１のままになる。単一の探索チ
ップ８０１では、４対１のフォーマットで探索範囲が最
大になり、１対１のフォーマットで最小になる。４対１
と２対１の両方のフォーマットでのダウンサンプリング
は、水平方向に行われる。この方式により、同じダウン
サンプリング・データによるフレームおよびフィールド
動き推定探索の複雑さが解消される。ダウンサンプリン
グ・データは、探索メモリ、すなわち、探索チップに接
続された外部メモリに保管され、そこで、その後のピク
チャ・コーディング・プロセスで基準データとして使用
する。入力データは動き推定に使用され、２つのピクチ
ャのデータ間の差がより正確になる。同時に、探索メモ
リ内の事前に符号化した基準ピクチャのデータが動き推
定のために取り出される。処理する各マクロブロックご
とに取り出すべき基準データの量は、マクロブロックの
位置と探索範囲によって決まる。

【００５３】Ｓ動き推定 チップの不動産（シリコン域）を節約するため、動き推
定ユニット内のオンチップ基準データ・バッファは、探
索ウィンドウ内の１２８行のうちの２０行を一度に収容
することができる。探索プロセスが続行されるにつれ
て、基準データが取り出される。基準データ・バッファ
は２つの同サイズのユニットから構成される。これらの
ユニットの一方は奇数行データに使用し、もう一方は偶
数行データに使用する。２つのバッファは別個のエンテ
ィティである。したがって、奇数データと偶数データの
探索プロセスは同時に行うことができる。

【００５４】動き推定における最大の課題は計算能力要
件である。探索回路を最小限にするため、複数のフィー
ルド探索が一緒に行われ、フィールド探索結果を結合し
てフレーム探索結果を形成する。たとえば、Ｃｆ１を現
行マクロブロック・データの奇数行にし、Ｃｆ２を現行
マクロブロック・データの偶数行にし、Ｒｆ１を基準デ
ータの奇数行にし、Ｒｆ２を基準データの偶数行にす
る。

【００５５】４通りのフィールド探索、すなわち、Ｃｆ
１対Ｒｆ１、Ｃｆ１対Ｒｆ２、Ｃｆ２対Ｒｆ１、Ｃｆ２
対Ｒｆ２が同時に行われる。Ｃｆ１対Ｒｆ１とＣｆ２対
Ｒｆ２、Ｃｆ２対Ｒｆ１とＣｆ１対Ｒｆ２の結果が結合
され、フレーム探索結果が形成される。この方式によ
り、フレーム探索回路が解消される。

【００５６】探索チップの結果 各フレーム構造化マクロブロックごとに、５つの完全ピ
クセル結果が生成される。各フィールド構造化マクロブ
ロックごとに、現行奇数フィールド用に１つの最善一致
と、現行偶数フィールド用に１つの最善一致という、最
高２つの完全ピクセル結果が生成される。

【００５７】Ｘチップ・インタフェース Ｘチップ・インタフェース８３１は、探索チップ９０１
と精巧チップまたは再構築チップ８０１との通信ならび
に構成内の他の探索チップ９０１間の通信をサポートす
る。すべてのマクロブロックについて、最高５つの探索
結果、すなわち、１つのフレームと４つのフィールドが
このインタフェースを介してＲチップ８０１に渡され
る。このインタフェースは、探索チップ９０１から探索
チップ９０１への通信にも使用する。複数探索チップ構
成の場合、各探索チップ９０１はチップＩＤを１つずつ
有する。探索チップ９０１の各ピン・セットごとに事前
定義された配線パターンがチップＩＤまたはアドレスと
して使用される。アドレス０は、Ｒチップ８０１との主
要通信を備えている探索チップ９０１を識別する。この
エンコーダ構造は、１つ、２つ、または４つの探索チッ
プ９０１をサポートすることができる。アドレス３は、
連鎖内の最後の探索チップ９０１を識別する。４探索チ
ップ９０１構成では、探索ウィンドウが４つの四半分に
分割される。アドレス０は左上の四半分を処理し、アド
レス１は右上の四半分を処理し、アドレス２は左下の四
半分を処理し、アドレス３は右下の四半分を処理する。
探索チップ３は、探索結果が得られるとそれを探索チッ
プ２に転送する。探索チップ２から１と探索チップ１か
ら０についても同様である。上位アドレスの探索チップ
から得られる最善一致結果は受信側チップで得られる結
果と比較される。次に、２つのうちの最善の結果が次の
探索チップに転送される。すべての探索チップからの最
善一致は、最終的に探索チップ０によって選択され、Ｒ
チップに返される。

【００５８】Ｒチップでの処理 Ｒ入力バッファ イントラチップ６０１から事前に受け取った現行マクロ
ブロック・データは、このチップ上でバッファされ、精
巧プロセスで使用される。

【００５９】ＩＰＢモードでは、Ｒチップ８０１の処理
は探索チップ９０１より遅れる。パイプラインが常時一
杯になるようにするため、バッファは２つのマクロブロ
ック分のデータに十分な大きさになっている。探索入力
バッファとＲ入力バッファの両方に余裕があると、次の
現行マクロブロック・データが取り出される。

【００６０】Ｒ動き推定 基準データは、Ｒチップ８０１すなわち精巧または再構
築チップに接続された外部メモリすなわち再構築メモリ
に事前に保管されている。名前が暗示する通り、基準デ
ータは再構築データから構成されている。このデータを
動き精巧で使用すると、デコーダが再構築したものと一
致する予測差が生成される。この方式により、圧縮プロ
セスと圧縮解除プロセスとの差が最小限になる。

【００６１】Ｒチップ８０１は、ユーザが選択した探索
フォーマットも受け取る。この探索フォーマットに応じ
て、探索チップ９０１から受け取った探索結果が全ピク
チャの解像度まで拡大される。１対１（非ダウンサンプ
リング）フォーマットからの結果を含む探索結果に基づ
いて、探索精巧が行われる。３（またはそれ以上の）チ
ップ構成では、＋／−４Ｈで＋／−１Ｖという最大精巧
探索範囲を使用する。

【００６２】動き推定のもう１つの大きな課題はメモリ
帯域幅である。再構築メモリから取り出した基準データ
は、フレーム差データが生成されるまでチップ上でバッ
ファされる。この方式により、外部メモリ・トラフィッ
クが最小限になる。各探索結果はまず全ピクセル境界上
で精巧される。多くても３つの全ピクセル結果が次の精
巧プロセスすなわち半ピクセル精巧に移行する。さらに
半ピクセル精巧探索を行うために、各全ピクセル精巧結
果の周辺にある最高８つの半ピクセル・マクロブロック
を識別することができる。全ピクセルおよび半ピクセル
のすべての精巧結果はオンチップ・プロセッサすなわち
Ｒプロセッサに転送される。

【００６３】ＩＲチップ・インタフェース 探索タイプに応じて、Ｒプロセッサ８０１は、処理する
すべてのマクロブロックについてマクロブロック・タイ
プと動きベクトルを決定する。選択可能な探索タイプと
しては、フレーム専用、フィールド専用、全ピクセル専
用、半ピクセル専用、適応フィールド／フレーム動きな
どが可能である。適応フレーム／フィールド動き推定が
選択された場合は、コーディング・プロセスを続行する
ために最善一致マクロブロックを使用する。最善一致決
定に基づいて、再構築メモリから一致したクロミナンス
・データが取り出される。輝度とクロミナンス両方のフ
レーム差データが生成され、イントラチップ６０１とＲ
チップ８０１のインタフェースにバッファされる。輝度
差データはイントラチップ６０１にまず転送される。量
子化した輝度データがＲチップ８０１に返されると、次
にクロミナンス差データがイントラチップ６０１に転送
される。差データと量子化データはいずれもイントラチ
ップ６０１とＲチップ８０１との間の同じ双方向データ
・バスを共用する。バスの衝突を回避するため、データ
転送は計画的に実施される。

【００６４】輝度とクロミナンスの差データに加え、Ｒ
チップは、各非イントラ・マクロブロックごとの対応動
きベクトル・データを計算し、それをＩチップに転送す
る。このデータは、Ｉチップに要求されると、Ｒチップ
・プロセッサから伝送される。

【００６５】量子化データは、まず逆量子化器９４１を
通過し、次に逆ＤＣＴユニット９４３、最後に動き補償
ユニット９４５を通過する。ＩＤＣＴデータは、動き補
償（ＭＣ）ユニット９４５での動き調整のために、マク
ロブロック探索で使用するマクロブロック・データであ
る現行マクロブロック・データに加えられる。ＭＣユニ
ット９４５は再構築データを生成する。これは、バッフ
ァされるので、いつでも再構築メモリに格納し、その後
のピクチャ・コーディング用の精巧基準データとして使
用できる状態になっている。

【００６６】ＩＰコーディング・フォーマットでは、Ｒ
チップ８０１上の探索精巧回路を小動き推定器として使
用する。探索ウィンドウの中心は現行マクロブロックの
位置である。Ｒチップ８０１は、ＩＰモードでは最高＋
／−８Ｈで＋／−７Ｖの探索範囲をサポートすることが
できる。ＩＰＢコーディング・フォーマットと同様、マ
クロブロック当たり１回ずつ、基準データが取り出され
る。このデータは、フレーム差データが作成されるまで
チップ上でバッファされる。まず、全ペルでの動き推定
が行われる。次に、最善一致全ペル・マクロブロック・
データについて、精巧探索が行われる。２重基本と半ペ
ル探索という２回の精巧が行われる。

【００６７】フレーム構造化ピクチャについて２重基本
動き推定探索を行う場合、最善一致全ペル・マクロブロ
ック・データが奇数フィールド・データと偶数フィール
ド・データに分割される。ＭＰＥＧ２規格に規定されて
いるように、動きベクトルスケーリング動作により２重
基本基準データ取出しアドレスの計算後、各フィールド
ごとに、＋／−１デルタを備えた反対パリティ・データ
が外部メモリから取り出される。このフィールド・デー
タはそれに関連する反対パリティ・データで補間され、
２重基本動き推定で使用すべき基準データが形成され
る。

【００６８】ＩＰＢコーディングで使用したプロセスと
同様にプロセスによって、半ペル精巧が行われる。全ペ
ル探索、２重基本探索、半ペル探索を含むすべての結果
がＲプロセッサによって収集される。残りのプロセスは
ＩＰＢモードと同様である。

【００６９】基準メモリ・インタフェース すべてのマクロブロック・プロセスについて、基準デー
タ取出しと、２重基本データ取出しと、最善一致クロミ
ナンス・データ取出しと、再構築輝度データ・ストア
と、再構築クロミナンス・データ・ストアが存在する。
メモリ帯域幅要件を低減するため、マクロブロック当た
り１回ずつ、基準データだけが取り出される。パイプラ
インが常時一杯になるようにするため、ピクチャ内のマ
クロブロック位置に基づいて、特定の順序でメモリ動作
が処理される。動き推定は輝度データについてのみ行わ
れるので、特定の動作のメモリ読取り速度を改善するた
め、輝度データとクロミナンス・データは再構築メモリ
内の別々の領域に格納される。

【００７０】イントラチップでのエントロピ処理 イントラプロセッサ イントラプロセッサ６０１の詳細を図６に示す。現行マ
クロブロック・データがフレーム・メモリから得られる
と、最良速度制御のための量子化レベルを決定するため
に使用するマクロブロックのエネルギー内容がＩプロセ
ッサ６０１によって計算される。フレーム差データがＲ
チップ８０１から返されると、そのデータについてＩプ
ロセッサ６０１によってフレームまたはフィールドＤＣ
Ｔの決定が行われる。イントラプロセッサ６０１は、そ
れが４つの１バイト・ユニットまたは１つの４バイト・
エンティティとして動作できるようにする、動的に区分
可能な特徴を備えている。量子化とフィールド／フレー
ムＤＣＴのどちらの計算も、４倍のパフォーマンス利得
が得られる区分モードで行う。

【００７１】入力ピクチャと指定の出力ビット伝送速度
とに応じて、オーバフローまたはアンダフロー条件が発
生する可能性がある。いずれの条件も回避することは、
伝送速度制御の責任である。オーバフローを回避するた
め、ＤＣのみの使用と、外部ＦＩＦＯフィードバックが
取り付けられている。また、アンダフローを制御または
解消するために、所定の位置に埋込みが置かれている。

【００７２】ピクチャ・コーディング時間は、入力フォ
ーマットとコーディング・フォーマットによって決ま
る。ピクチャ伝送速度はその応用分野によって指定され
る。ピクチャ・ギャップは、エンコーダがピクチャ・コ
ーディングに使用中ではない時間である。ピクチャ・ギ
ャップは、ピクチャ伝送速度とピクチャ・コーディング
時間によって決まる。必要であれば、ピクチャ・ギャッ
プ中に埋込みが行われる。これによって、ギャップごと
にエンコーダが埋め込める最大ビット数が制限される。
エンコーダは、ピクチャごとに生成されたビットの数と
ピクチャごとに割り振られるビットの数を追跡する。生
成されたビットが割り振られたビットより少ない場合、
未使用ビットを充填するために埋込みが使用される。１
つのピクチャからの未使用ビットは、複数のピクチャ・
ギャップを越えて埋め込むことができる。この機構によ
り、パフォーマンス違反なしにビットストリームが確実
に応用分野に適合する。

【００７３】量子化器 量子化器ユニットには、係数クリッピング機構が存在す
る。係数クリッピング・レジスタはマイクロコードによ
って書き込まれ、ブロック内の最後の非ゼロ振幅係数の
位置を収容するために使用する。伝送速度制御がオーバ
フロー近接条件を検出すると、コードは係数クリッピン
グ・レジスタに値を書き込むことができる。この値はオ
ーバフロー近似に基づいて計算される。係数クリッピン
グ・レジスタに指定された位置以降のすべての係数はゼ
ロになる。この方式は、制約付きビットストリームを生
成するためにも使用する。２つのマクロブロックを除
く、１つのスライス内のすべてのマクロブロックはそれ
ぞれ４６０８ビット未満を収容しなければならないの
で、制約付きビットストリームが主要レベル規格のＭＰ
ＥＧ２主要プロファイルに定義される。エンコーダは、
マクロブロックごとに生成されるビットと、４６０８ビ
ットを上回るスライス内のマクロブロックの数を追跡す
る。４６０８ビットを上回る２つのマクロブロックが検
出されると、スライスの残りの部分について係数クリッ
ピング・レジスタが３１に設定される。この場合、チッ
プは、８×８の各ブロックの最初の３１個の係数を使用
してビットストリームを形成する。係数ごとに使用する
ビットの数は係数値によって決まる。最大値をコーディ
ングするには、２４ビットを使用する。３１個の係数す
べてが最大数を含むと想定すると、４：２：０のフォー
マットでマクロブロックごとに４４６４ビットが生成さ
れる。この機構により、出力ビットストリームに制約が
付けられ、オーバフローを回避するために生成したビッ
トも抑制される。

【００７４】可変長エンコーダ 量子化の出力は、ＺＺ走査処理の前にピクチャの再構築
のためにＲチップ８０１に返される。これにより設計上
の複雑さがある程度解消されるので、Ｒチップ８０１で
は逆ＺＺ機能が不要になる。走査フォーマットはホスト
・インタフェースで選択可能である。走査フォーマット
は、ピクチャ・フォーマットに基づいてマイクロコード
によって選択することもできる。インタレース・コーデ
ィングには代替走査を使用し、順次ピクチャには従来の
走査を使用する。

【００７５】ＺＺ走査は量子化データに適用されるが、
これはハフマン・テーブルによってコーディングされた
可変長である。この可変長データはバッファに保管され
る。ＭＰＥＧ２規格に定義されているコード化ブロック
・パターンは、どのブロックがマクロブロックに非ゼロ
・データを含んでいるかを示すために使用する。すべて
のブロックがコーディングされると、ＶＬＣデータにヘ
ッダが付加される。

【００７６】圧縮ストア・インタフェース ヘッダは柔軟な方法で生成される。ヘッダ定義はプログ
ラム可能テーブルに格納される。マイクロコードは、Ｍ
ＰＥＧ２規格の変更が行われたときにヘッダ・テーブル
の内容を変更できる能力も備えている。応用分野のニー
ズに応じて、マイクロコードはどのヘッダを生成するか
を選択する。ヘッダとともに係数データから基本ストリ
ームが検出される。

【００７７】統合システム 一実施例では、本発明により、Ｉフレーム含有ビットス
トリームを生成するために（１）ホスト・インタフェー
ス６１１と、（２）ピクセル・バス６４３からピクセル
・データを受け取るためのピクセル・インタフェース６
４１と、（３）フレーム・データを送受信するためのフ
レーム・メモリ・インタフェース６５１と、（４）離散
余弦変換プロセッサ６７１と、（５）量子化ユニット６
７３と、（６）可変長エンコーダ６７５と、（７）ＦＩ
ＦＯバッファ６７７と、（８）圧縮ストア・インタフェ
ース６７９とを備えたＩフレーム・ビデオ・エンコーダ
・モジュール６０１を有するＭＰＥＧ２適合ディジタル
・ビデオ・エンコーダ・システムが提供される。

【００７８】スケーラブル・アーキテクチャＭＰＥＧ２
適合ディジタル・ビデオ・エンコーダ・システムの他の
実施例では、Ｉフレーム・ビデオ・エンコーダ・モジュ
ールは（９）動き推定手段へのインタフェースを含み、
このシステムは、第２のプロセッサ、すなわち、（１
０）基準メモリ・インタフェース９１１と、（１１）動
き推定手段９０３と、（１２）逆量子化手段９４１と、
（１３）逆離散余弦変換手段９４３と、動き補償手段９
４５とを備えたＲプロセッサ要素９０１をさらに含む。
また、このシステムは、（１４）探索メモリ・インタフ
ェースと（１５）動き推定手段８０１とを備えた少なく
とも１つの第３のプロセッサ要素または探索プロセッサ
要素８０１も含む。この実施例は、Ｉ−Ｐ−Ｂデータス
トリームを提供する。

【００７９】このエンコーダは、単一チップまたは複数
チップの形式にすることができる。たとえば、Ｉフレー
ム・ビデオ・エンコーダ・モジュールと、第２のプロセ
ッサ要素９０１と、第３のプロセッサ要素８０１として
個別の集積回路チップを設けることもできる。また、こ
のような第３のプロセッサ要素８０１を複数個設けるこ
ともできる。

【００８０】本発明の代替実施例により、Ｉフレーム・
ビデオ・エンコーダ・モジュール６０１が（９）動き推
定手段へのインタフェースを含むディジタル・ビデオ・
エンコーダ・システムが提供され、このシステムは（１
０）基準メモリ・インタフェース９１１と、（１１）動
き推定手段９０３と、（１２）逆量子化手段９４１と、
（１３）逆離散余弦変換手段９４３と、動き補償手段９
４５とを備えた第２またはＲプロセッサ要素のみをさら
に含む。この実施例は、Ｉ−Ｐデータストリームを生成
するために有用である。

【００８１】所与の好ましい実施例および具体例に関連
して本発明を説明してきたが、それにより本発明の範囲
を制限するものではなく、本明細書の特許請求の範囲に
よってのみ制限するものとする。

【００８２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００８３】（１）Ｉフレーム含有ビットストリームを
生成するために（１）ホスト・インタフェースと、
（２）ピクセル・バスからピクセル・データを受け取る
ためのピクセル・インタフェースと、（３）フレーム・
データを送受信するためのフレーム・メモリ・インタフ
ェースと、（４）離散余弦変換プロセッサと、（５）量
子化ユニットと、（６）可変長エンコーダと、（７）Ｆ
ＩＦＯバッファと、（８）圧縮ストア・インタフェース
とを備えたＩフレーム・ビデオ・エンコーダ・モジュー
ルを有する、スケーラブル・アーキテクチャＭＰＥＧ２
適合ディジタル・ビデオ・エンコーダ・システム。 （２）前記Ｉフレーム・ビデオ・エンコーダ・モジュー
ルが（９）動き推定手段へのインタフェースを含み、前
記システムが、Ｉ−Ｐ−Ｂデータストリームを生成する
ために（ａ）（１０）基準メモリ・インタフェースと、
（１１）動き推定手段と、（１２）逆量子化手段と、
（１３）逆離散余弦変換手段と、動き補償手段とを備え
た第２のプロセッサ要素と、（ｂ）（１４）探索メモリ
・インタフェースと（１５）動き推定手段とを備えた少
なくとも１つの第３のプロセッサ要素とをさらに含むこ
とを特徴とする、上記（１）に記載のスケーラブル・ア
ーキテクチャＭＰＥＧ２適合ディジタル・ビデオ・エン
コーダ・システム。 （３）前記エンコーダ・システムが単一集積回路チップ
を含むことを特徴とする、上記（２）に記載のスケーラ
ブル・アーキテクチャＭＰＥＧ２適合ディジタル・ビデ
オ・エンコーダ・システム。 （４）前記エンコーダ・システムが複数の集積回路チッ
プを含むことを特徴とする、上記（２）に記載のスケー
ラブル・アーキテクチャＭＰＥＧ２適合ディジタル・ビ
デオ・エンコーダ・システム。 （５）前記エンコーダ・システムが、前記Ｉフレーム・
ビデオ・エンコーダ・モジュールと、前記第２のプロセ
ッサ要素と、前記第３のプロセッサ要素として個別の集
積回路チップを含むことを特徴とする、上記（４）に記
載のスケーラブル・アーキテクチャＭＰＥＧ２適合ディ
ジタル・ビデオ・エンコーダ・システム。 （６）１つの第３のプロセッサ要素を有することを特徴
とする、上記（２）に記載のスケーラブル・アーキテク
チャＭＰＥＧ２適合ディジタル・ビデオ・エンコーダ・
システム。 （７）複数の第３のプロセッサ要素を有することを特徴
とする、上記（２）に記載のスケーラブル・アーキテク
チャＭＰＥＧ２適合ディジタル・ビデオ・エンコーダ・
システム。 （８）前記Ｉフレーム・ビデオ・エンコーダ・モジュー
ルが（９）動き推定手段へのインタフェースを含み、前
記システムが、Ｉ−Ｐデータストリームを生成するため
に（１０）基準メモリ・インタフェースと、（１１）動
き推定手段と、（１２）逆量子化手段と、（１３）逆離
散余弦変換手段と、動き補償手段とを備えた第２のプロ
セッサ要素をさらに含むことを特徴とする、上記（１）
に記載のスケーラブル・アーキテクチャＭＰＥＧ２適合
ディジタル・ビデオ・エンコーダ・システム。

【図面の簡単な説明】

【図１】離散余弦変換器２１と、量子化器２３と、可変
長コーダ２５と、逆量子化器２９と、逆離散余弦変換器
３１と、動き補償４１と、フレーム・メモリ４２と、動
き推定４３とを含む、汎用ＭＰＥＧ２適合エンコーダ１
１の流れ図である。データ経路は、ｉ番目のピクチャ入
力１１１と、差データ１１２と、動きベクトル１１３
と、ピクチャ出力１２１と、動き推定および補償のため
のフィードバック・ピクチャ１３１と、動き補償済みピ
クチャ１０１とを含む。この図では、ｉ番目のピクチャ
はフレーム・メモリまたはフレーム・ストア４２内に存
在し、ｉ＋１番目のピクチャは動き推定によって符号化
されると想定している。

【図２】Ｉ、Ｐ、Ｂの各ピクチャと、それらの表示順序
および伝送順序の例と、順方向および逆方向の動き予測
とを示す図である。

【図３】現行フレームまたはピクチャ内の動き推定ブロ
ックから後続または直前フレームまたはピクチャ内の最
善一致ブロックまでの探索を示す図である。要素２１１
および２１１’は、両方のピクチャの同じ位置を表して
いる。

【図４】直前ピクチャ内のその位置から新しいピクチャ
への動きベクトルによるブロックの動きと、動きベクト
ル使用後に調整した直前ピクチャのブロックとを示す図
である。

【図５】本発明の３つのエンコーダ・チップの組合せを
示す図である。これらは、イントラチップまたはイント
ラプロセッサ６０１と、本明細書では同等に再構築チッ
プまたは再構築プロセッサ８０１とも呼ばれる精巧チッ
プまたは精巧プロセッサ８０１と、探索チップまたは探
索プロセッサ９０１と、ＤＲＡＭチップおよびＳＲＡＭ
チップを含む関連ＲＡＭチップ５３１、５３３、５３５
である。イントラチップまたはイントラプロセッサは、
ホスト・プロセッサ・インタフェースと、ディジタル化
フィルタ・ビデオ入力５４１と、圧縮ビデオ出力５４３
とを含む。

【図６】ホスト・インタフェース６１１と、内部ＲＩＳ
Ｃプロセッサ６２１と、動き推定手段へのインタフェー
ス６３１と、ピクセル・バス６４３からピクセル・デー
タを受け取るためのピクセル・インタフェース６４１
と、外部ＲＡＭ６５３からフレーム・データを受け取
り、外部ＲＡＭ６５３にフレーム・データを送るフレー
ム・メモリ・インタフェース６５１と、離散余弦変換
（ＤＣＴ）プロセッサ６７１と、量子化ユニット６７３
と、可変長エンコーダ６７５と、ＦＩＦＯバッファ６７
７と、圧縮ストア・インタフェース６７９とを備えたＩ
フレーム・ビデオ・エンコーダ・モジュール６０１を示
す図である。

【図７】プロセッサ私用記憶域７１１と、５つのメモリ
・セグメント７２１、７２３、７２５、７２７、７２９
とを備えたフレーム・メモリ・マップ７０１を示す図で
ある。

【図８】探索メモリ・インタフェース８１１と、探索入
力バッファ８２１と、探索動き推定８０３と、Ｘチップ
・インタフェース８３１とを備えたＳチップまたはプロ
セッサ８０１を示す図である。

【図９】基準メモリ・インタフェース９１１と、精巧入
力バッファ９２１と、精巧動き推定９０３と、ＩＲチッ
プまたはプロセッサ・インタフェース９３１と、精巧チ
ップまたはプロセッサ要素９０５’と、逆量子化（Ｉ
Ｑ）９４１と、逆離散余弦変換ユニット（ＩＤＣＴ）９
４３と、エラー予測および動き補償９４５とを備えた精
巧チップまたはプロセッサ９０１を示す図である。

【符号の説明】

１１ 汎用ＭＰＥＧ２適合エンコーダ ２１ 離散余弦変換器 ２３ 量子化器 ２５ 可変長コーダ ２９ 逆量子化器 ３１ 逆離散余弦変換器 ４１ 動き補償ユニット ４２ フレーム・メモリ ４３ 動き推定ユニット １０１ 動き補償済みピクチャ １１１ ｉ番目のピクチャ入力 １１２ 差データ １１３ 動きベクトル １２１ ピクチャ出力 １３１ フィードバック・ピクチャ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・マーク・カチヌルチク アメリカ合衆国13760 ニューヨーク州エ ンディコット サラ・レーン 908 (72)発明者 アグネス・イー・ンガル アメリカ合衆国13760 ニューヨーク州エ ンドウェル パートリッジ・プレース 725 (72)発明者 ロバート・ジェイ・ヤグリー アメリカ合衆国13760 ニューヨーク州エ ンディコット レオン・ドライブ 580

Claims (8)

【特許請求の範囲】
1. 【請求項１】Ｉフレーム含有ビットストリームを生成す
   るために（１）ホスト・インタフェースと、（２）ピク
   セル・バスからピクセル・データを受け取るためのピク
   セル・インタフェースと、（３）フレーム・データを送
   受信するためのフレーム・メモリ・インタフェースと、
   （４）離散余弦変換プロセッサと、（５）量子化ユニッ
   トと、（６）可変長エンコーダと、（７）ＦＩＦＯバッ
   ファと、（８）圧縮ストア・インタフェースとを備えた
   Ｉフレーム・ビデオ・エンコーダ・モジュールを有す
   る、スケーラブル・アーキテクチャＭＰＥＧ２適合ディ
   ジタル・ビデオ・エンコーダ・システム。
2. 【請求項２】前記Ｉフレーム・ビデオ・エンコーダ・モ
   ジュールが（９）動き推定手段へのインタフェースを含
   み、前記システムが、Ｉ−Ｐ−Ｂデータストリームを生
   成するために（ａ）（１０）基準メモリ・インタフェー
   スと、（１１）動き推定手段と、（１２）逆量子化手段
   と、（１３）逆離散余弦変換手段と、動き補償手段とを
   備えた第２のプロセッサ要素と、（ｂ）（１４）探索メ
   モリ・インタフェースと（１５）動き推定手段とを備え
   た少なくとも１つの第３のプロセッサ要素とをさらに含
   むことを特徴とする、請求項１に記載のスケーラブル・
   アーキテクチャＭＰＥＧ２適合ディジタル・ビデオ・エ
   ンコーダ・システム。
3. 【請求項３】前記エンコーダ・システムが単一集積回路
   チップを含むことを特徴とする、請求項２に記載のスケ
   ーラブル・アーキテクチャＭＰＥＧ２適合ディジタル・
   ビデオ・エンコーダ・システム。
4. 【請求項４】前記エンコーダ・システムが複数の集積回
   路チップを含むことを特徴とする、請求項２に記載のス
   ケーラブル・アーキテクチャＭＰＥＧ２適合ディジタル
   ・ビデオ・エンコーダ・システム。
5. 【請求項５】前記エンコーダ・システムが、前記Ｉフレ
   ーム・ビデオ・エンコーダ・モジュールと、前記第２の
   プロセッサ要素と、前記第３のプロセッサ要素として個
   別の集積回路チップを含むことを特徴とする、請求項４
   に記載のスケーラブル・アーキテクチャＭＰＥＧ２適合
   ディジタル・ビデオ・エンコーダ・システム。
6. 【請求項６】１つの第３のプロセッサ要素を有すること
   を特徴とする、請求項２に記載のスケーラブル・アーキ
   テクチャＭＰＥＧ２適合ディジタル・ビデオ・エンコー
   ダ・システム。
7. 【請求項７】複数の第３のプロセッサ要素を有すること
   を特徴とする、請求項２に記載のスケーラブル・アーキ
   テクチャＭＰＥＧ２適合ディジタル・ビデオ・エンコー
   ダ・システム。
8. 【請求項８】前記Ｉフレーム・ビデオ・エンコーダ・モ
   ジュールが（９）動き推定手段へのインタフェースを含
   み、前記システムが、Ｉ−Ｐデータストリームを生成す
   るために（１０）基準メモリ・インタフェースと、（１
   １）動き推定手段と、（１２）逆量子化手段と、（１
   ３）逆離散余弦変換手段と、動き補償手段とを備えた第
   ２のプロセッサ要素をさらに含むことを特徴とする、請
   求項１に記載のスケーラブル・アーキテクチャＭＰＥＧ
   ２適合ディジタル・ビデオ・エンコーダ・システム。