JPH09251773A

JPH09251773A - 半導体記憶装置

Info

Publication number: JPH09251773A
Application number: JP8056130A
Authority: JP
Inventors: Kimiharu Takeo; 公晴竹尾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-03-13
Filing date: 1996-03-13
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】必要に応じてブロックライトの書き込み量が
変更できる半導体記憶装置を提供する。【解決手段】モードレジスタ（１０６）にバーストブ
ロックライト動作モードと所望のバースト長が設定さ
れ、外部から供給されるカラムアドレス信号を初期値と
し、モードレジスタ（１０６）に設定されたバースト長
情報に従い初期値と初期値に連続するバースト長分のカ
ラム選択信号を一括して生成するブロックライト回路
（１１９、１２０）を備える半導体記憶装置（１００）
は、一括生成された複数のカラム選択信号によって選択
されたデータ線に対して同一データを一括供給すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、詳しくは画像データのデータ処理に適用して有効
な半導体記憶装置に関する。

【０００２】

【従来の技術】画像データ等の大容量のデータ処理を効
率良く行う為のメモリとして、シンクロナスＤＲＡＭ
（ＳＤＲＡＭ）が挙げられる。ＳＤＲＡＭは、クロック
信号に同期してリード・ライト動作を行う高速メモリア
クセス処理を可能にし、膨大なデータの処理が必要とさ
れる場合に有効利用される。ＳＤＲＡＭのカラムアドレ
ス駆動系には、外部から供給される一つのカラムアドレ
ス情報に基づいて、連続するカラムアドレスを順次生成
するカラムアドレスカウンタが備えられ、バースト長分
のカラムアドレス情報がカラムアドレスカウンタで順次
生成されメモリアクセスに利用される。例えばリード動
作の場合、バースト長が１のときは、外部から供給され
るカラムアドレス情報のみに応じたリードアクセスのみ
が実行される。バースト長が２の場合には、外部から供
給されるカラムアドレス情報（初期値）に対するリード
アクセス終了後、ワード線の選択状態を維持させたま
ま、カラムアドレスカウンタで初期値をインクリメント
して生成されるカラムアドレス情報によりリードアクセ
スが続けて実行される。このようなＳＤＲＡＭに、更に
アクセス処理効率を高めるためにブロックライト動作を
備えたシンクロナスグラフィックＲＡＭ（ＳＧＲＡＭ）
がある。ＳＧＲＡＭのメモリ領域は、複数のＤＲＡＭか
ら成るメモリセルアレイから構成される。ＳＧＲＡＭに
は、通常のＳＤＲＡＭ動作を備えると共に、供給される
カラムアドレス情報を初期値とし、生成可能な複数のデ
ータ線選択情報（例えば、カラム選択信号）を一括して
生成するブロックライト機能が備えられる。ブロックラ
イト機能とは、供給されたカラムアドレス情報を初期値
とし、初期値と初期値に連続する複数のデータ線選択情
報を一括して選択状態にし、選択されたメモリセルに対
して同一データを一括して書き込む動作である。ＳＧＲ
ＡＭの公知文献としては、日立製作所（株）発行（１９
９５年８月３１日発行）のＨＭ５２８３２０６Ｓｒｉｅ
ｓマニュアルＲｅｖ．０．２が挙げられる。

【０００３】

【発明が解決しようとする課題】しかし、従来のＳＧＲ
ＡＭの手法ではブロックライト時に選択されるデータ線
選択情報の数は予め設定された固定値とされ、書き込み
データ量を考慮し必要に応じてブロックライト時に選択
されるデータ線選択情報の数を変更することは不可能で
あった。また、複数のメモリバンクを備えるＳＧＲＡＭ
のブロックライト処理は、選択された一つのメモリバン
クに限られている。本発明者は、ブロックライトをブロ
ックライトデータ量に応じて効率的に行うために、ブロ
ックライト時に選択されるデータ線選択情報数の可変設
定手段、またブロックライト対象となる複数のメモリバ
ンク選択手段の必要性を見出した。

【０００４】本発明の目的は、ブロックライト時に選択
されるデータ線選択情報の数を随時変更可能にし、更に
複数の記憶領域（メモリバンク）に対するブロックライ
ト処理を可能にし、ブロックライト効率を向上させるこ
とにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、クロック信号に同期してアドレ
ス情報を入力し、データ及び制御信号を入出力する機能
を有し、アクセスモード及び入出力データのバースト長
が設定されるモードレジスタを備える半導体記憶装置に
おいて、モードレジスタに設定されたアクセスモードに
よって指定された第１のメモリアクセスモードにおい
て、ワード線の選択状態を維持したまま、外部から供給
されるカラムアドレス情報を初期値として、初期値に連
続するように上記バースト長で指定された数のデータ線
を選択するためのアドレス情報を順次生成するアドレス
生成手段と、モードレジスタに設定されたアクセスモー
ドによって指定された第２のメモリアクセスモードにお
いて、外部から供給されるカラムアドレス情報を初期値
として、初期値に連続するように上記バースト長で指定
された数のデータ線を一括して選択するための情報を生
成するデータ線選択情報生成手段とを備えて半導体記憶
装置を構成する。上記アドレス生成手段は、カラムアド
レスバッファから出力されるカラムアドレス信号がプリ
セットされ、プリセットされた値を初期値としてバース
ト長で指定された数のカラムアドレス信号を順次生成
し、生成されたアドレス信号をカラムアドレスデコーダ
に供給するカウンタを備えることができる。上記データ
線選択情報生成手段は、カラムアドレスデコーダから出
力される選択レベルのカラム選択信号を起点に、バース
ト長で指定された数のカラム選択信号を一括して選択レ
ベルにしてカラムスイッチ回路に供給する一括選択論理
回路を備えることができる。所謂、複数メモリバンクの
構成を想定するとき、上記半導体記憶装置は、選択端子
がワード線に、データ端子がデータ線に結合された多数
のメモリセルを有する複数個の記憶領域を備え、夫々の
記憶領域に対し、ロウアドレスデコーダでワード線を選
択し、前記カラムアドレスデコーダでデータ線を選択す
るようにされ、前記夫々のロウアドレスデコーダへのア
ドレス信号供給経路が共通化され、前記ロウアドレスデ
コーダ及びカラムアドレスデコーダを前記記憶領域単位
で活性化制御する制御信号を生成すると共に、前記第２
のメモリアクセスモードにおいて、前記ロウアドレスデ
コーダ及びカラムアドレスデコーダを複数個の記憶領域
に対応させて一括で活性化させる制御回路を備えて成
る。

【０００８】上記半導体記憶装置のモードレジスタに
は、アクセスモードとバースト長が設定される。第１の
メモリアクセスモードが設定されると、アドレス生成手
段では、供給されたカラムアドレス情報が初期値とさ
れ、初期値に連続するバースト長で指定された数のデー
タ線を選択するためのアドレス情報が順次生成される。
換言すれば、半導体記憶装置は、ワード線を選択状態に
したままで、初期値と初期値に連続して順次生成される
上記アドレス情報を利用してリード又はライトを連続的
に行うことができる。また、第２のメモリアクセスモー
ドが設定されると、データ線選択情報生成手段では、供
給されたカラムアドレス情報が初期値とされ、初期値と
初期値に連続するバースト長で指定された数のデータ線
を一括して選択するための情報が生成される。換言すれ
ば、半導体記憶装置は、複数のデータ線を一括して選択
することによってライト動作を行うことができる。前記
複数の記憶領域を備える半導体記憶装置は、第２のメモ
リアクセスモードにおいて、複数の記憶領域のロウアド
レスデコーダ及びカラムアドレスデコーダがまとめて活
性化されることにより、上記バースト長で指定された数
のデータ線の一括選択によるバーストライト処理の効率
を向上させる。

【０００９】

【発明の実施の形態】図１には、本発明の半導体記憶装
置の一例であるシンクロナスグラフィックＲＡＭ（ＳＧ
ＲＡＭ）のブロック図が示される。上記ＳＧＲＡＭ１０
０は、特に制限されないが、複数のダイナミック型メモ
リセルをマトリックス状に配置して成るメモリセルアレ
イと同意のメモリバンク（Ｂ０）１０１、（Ｂ１）１０
２を備える。夫々のメモリバンク１０１、１０２におい
て、ダイナミック型メモリセルの選択端子はワード線に
結合され、データ入力端子はデータ線に結合されてい
る。ＳＧＲＡＭ１００は、特に制限されないが、公知の
半導体集積回路製造技術により、単結晶シリコン基板な
どの一つの半導体基板に形成されている。ＳＧＲＡＭ１
００はシンクロナスＤＲＡＭと同様に、クロック信号Ｃ
ＬＫに同期して供給される各種制御信号の状態に応じて
動作制御が行なわれる。特に、ＳＧＲＡＭ１００は、複
数のカラムアドレス信号を順次生成してリード又はライ
トを行うバースト動作と、複数のカラム選択信号を一括
して生成してライトを行うバーストブロックライト動作
とを備える。上記バースト動作を実現するため、ＳＧＲ
ＡＭ１００には、カラムアドレスバッファ（ＹＡＢ）１
０７とカラムアドレスデコーダ（ＹＤ０）１０９、（Ｙ
Ｄ１）１１０との間にカラムアドレスカウンタ（ＹＡ
Ｃ）１０８が設けられる。また、上記バーストブロック
ライト動作を実現するために、カラムアドレスデコーダ
１０９、１１０とカラムスイッチ（ＣＳ０）１１１、
（ＣＳ１）１１２との間にブロックライト回路（ＢＷ
０）１１９、（ＢＷ１）１２０が設けられる。

【００１０】ＳＧＲＡＭ１００には、最初に上記バース
ト動作、バーストブロックライト動作等を指定するため
のアクセス情報がアドレス信号Ａ０〜Ａ９によって供給
される。このアドレス信号Ａ０〜Ａ９は、ロウアドレス
バッファ（ＸＡＢ）１０３を介してモードレジスタ（Ｍ
Ｒ）１０６に設定される。モードレジスタ１０６に設定
されたアクセス情報は、モードデコーダ（ＭＤ）１１７
を介してコントローラ（ＣＮＴ）１１５に供給される。

【００１１】図２には、上記モードレジスタ１０６に設
定されるアクセス情報例が示される。モードレジスタ１
０６は、ロウアドレスバッファ１０３を介して取り込ま
れるアドレス信号Ａ０〜Ａ９に対応する複数のレジスタ
によって構成される。この複数のレジスタは全て同一構
成とされる。モードレジスタ１０６のビットＡ０〜Ａ９
には、上記ロウアドレスバッファ１０３を介して取り込
まれたアドレス信号Ａ０〜Ａ９の情報がパラレルに供給
される。アクセス情報のモードレジスタ１０６への設定
指示は、所定の状態の制御信号を受けているコントロー
ラ１１５から出力される制御信号によって行われる。モ
ードレジスタ１０６に設定される情報としては、例えば
ビットＡ０〜Ａ３にはバースト長が設定される。バース
ト長は、特に限定されないが例えば１〜８及びフルペー
ジ（２５６）とされる。バースト長は、バースト動作で
は歩進動作の回数として、バーストブロックライト動作
では一括して選択されるカラム選択信号数（本実施例に
おいて、フルページは適用しない）として利用される。
ビットＡ４にはバーストタイプが設定される。バースト
タイプは、バーストライト、バーストリード動作のメモ
リバンクのアクセス方法を示し、一つのメモリバンクを
シーケンシャルにアクセスする場合と、二つのメモリバ
ンクを順にアクセスするインターリーブとに区別され
る。また、ビットＡ５〜Ａ６によってＣＡＳレイテンシ
イが設定される。ＣＡＳレイテンシイは、カラムアドレ
スストローブ信号ＣＡＳ＊がアサートされてからクロッ
ク信号ＣＬＫの何サイクル目にデータ出力が行われるか
を示す情報であり、例えばクロック信号ＣＬＫの１、
２、又は３サイクルが選択できる。ビットＡ８、Ａ９に
はリード・ライトの動作モードが設定される。この動作
モードとして、バーストリード及びバーストライトを指
示するバースト動作と、バーストブロックライト動作と
の２動作とが設定できる。なお、本実施例では、ビット
Ａ０〜Ａ９に情報が未設定の箇所があるが、設定情報拡
張の際に有効に用いることができる。

【００１２】上記アクセス情報設定後、アドレスマルチ
プレクサ形式で第１のアドレス信号Ａ０〜Ａ９が供給さ
れる。アドレス信号Ａ０〜Ａ７は、ロウアドレス情報と
して、ロウアドレスバッファ１０３を介してロウアドレ
スデコーダ（ＸＤ０）１０４、（ＸＤ１）１０５に供給
され、そこでデコードされることによって、各ロウアド
レスデコーダ１０４、１０５に対応するメモリバンク１
０１、１０２のワード線を選択的に駆動するための信号
が生成される。また、アドレス信号Ａ８、Ａ９は、メモ
リバンク選択情報としてロウアドレスバッファ１０３を
介してコントローラ１１５に供給される。コントローラ
１１５は、供給されるアドレス信号Ａ８、Ａ９に応じて
制御信号φ１、φ２を形成しカラムアドレスデコーダ１
０９、１１０及びロウアドレスデコーダ１０４、１０５
を活性化制御する。例えば、アドレス信号Ａ８が’
０’、Ａ９が’０’の場合には、ハイレベルの制御信号
φ１が形成され、カラムアドレスデコーダ１０９及びロ
ウアドレスデコーダ１０４を活性化する。アドレス信号
Ａ８が’０’、Ａ９が’１’の場合には、ハイレベルの
制御信号φ２が形成され、カラムアドレスデコーダ１１
０及びロウアドレスデコーダ１０５を活性化する。この
ように、一つのメモリバンクが選択される場合は、バー
スト動作又はバーストブロックライト動作が行われる。
アドレス信号Ａ８が’１’の場合にはアドレス信号Ａ９
に依らず、ハイレベルの制御信号φ１、φ２が形成さ
れ、カラムアドレスデコーダ１０９、１１０及びロウア
ドレスデコーダ１０４、１０５が活性化される。このよ
うに、全メモリバンク１０１、１０２が選択される場合
は、バーストブロックライト動作が行われる。

【００１３】上記ワード線及びメモリブロック選択動作
後、アドレスマルチプレクサ形式で第２のアドレス信号
Ａ０〜Ａ７が供給され、データ線の選択が行われる。上
記バースト動作モードの場合、アドレス信号Ａ０〜Ａ７
はカラムアドレス信号として、カラムアドレスバッファ
１０７を介してカラムアドレスカウンタ１０８に供給さ
れる。カラムアドレスカウンタ１０８には、カラムアド
レス信号を生成するバーストカウンタと生成されるカラ
ムアドレス信号数を制限するバーストエンドカウンタと
が備えられ、外部から供給されるカラムアドレス信号は
初期値としてバーストカウンタに設定される。バースト
エンドカウンタには、モードレジスタ１０６に設定され
たバースト長が、バースト長情報ＢＢとしてコントロー
ラ１１５から供給される。バーストエンドカウンタは、
バースト長情報ＢＢによってプリセットされ、ダウンカ
ウント若しくはディクリメント動作によってアンダーフ
ロー信号を出力する。バーストカウンタは、バーストエ
ンドカウンタがアンダーフローするまで初期値をインク
リメントしてカラムアドレス信号を順次生成する。生成
されたカラムアドレス信号は、上記メモリバンク選択情
報によって活性化されたカラムデコーダ１０９、１１０
にてデコードされ、デコード信号はブロックライト回路
１１９、１２０をスルーし、カラム選択信号としてカラ
ムスイッチ１１１、１１２に供給され、データ線の選択
が行われる。選択されたデータ線は、メモリバンク１０
１、１０２に共通に設けられた共通データ線ＣＤＬと接
続され、選択されたメモリセルへのデータ書込み、メモ
リセルからのデータの読出しが可能とされる。入力デー
タは、活性化された入力バッファ（ＩＢ）１１４を介し
て図示しないライトアンプで増幅された後に共通データ
線ＣＤＬに伝達され、選択されたメモリセルに書込まれ
る。出力データは、共通データ線ＣＤＬに伝達され、図
示しないメインアンプで増幅された後に活性化された出
力バッファ（ＯＢ）１１３を介して外部に出力される。
バースト動作によれば、一つのカラムアドレス信号を外
部から供給することによって、供給されたカラムアドレ
ス信号とそれに連続する所定数のカラムアドレス信号を
順次生成してリード・ライト動作を行うことができる。

【００１４】ＳＧＲＡＭ１００は、メモリバンク１０１
でバースト動作が行われているとき、メモリバンク１０
２を指定するようにメモリバンク選択信号が供給される
と、当該実行中の一方のメモリバンク１０１での動作に
は何等影響を与えることなく、別のメモリバンク１０２
におけるワード線選択動作が行われる。例えば、ＳＧＲ
ＡＭ１００は外部から供給されるデータ、アドレス情
報、及び制御信号を内部に保持する手段を有し、特にア
ドレス情報及び制御信号はメモリバンク毎に保持され
る。従って、実行中のコマンドがアクセス対象とするメ
モリバンクとは異なるメモリバンクに対してロウアドレ
ス情報を供給することができる。このようなアクセス制
御を行うことによって、メモリバンクのアクセス後、速
やかに他のメモリバンクに対してバースト動作を行うこ
とができる。このような動作は、インターリーブといわ
れ、アクセス情報としてモードレジスタ１０６に設定で
きる。一方、一つのメモリバンクに対して続けてアクセ
スする動作はシーケンシャルといわれ、アクセス情報と
してモードレジスタ１０６に設定できる。

【００１５】上記バーストブロックライト動作モードの
場合、アドレス信号Ａ０〜Ａ７はカラムアドレス信号と
して、カラムアドレスバッファ１０７を介してカラムア
ドレスカウンタ１０８をスルーし、活性化されたカラム
デコーダ１０９、１１０に供給されデコードされる。ま
た、モードレジスタ１０６に設定されたバースト長がバ
ースト制御信号ＢＬ１〜ＢＬ８としてコントローラ１１
５からブロックライト回路１１９、１２０へ供給され
る。上記デコード信号は、ブロックライト回路１１９、
１２０で、バースト制御信号ＢＬ１〜ＢＬ８に応じて複
数のカラム選択信号に一括変換される。

【００１６】図３には、上記ブロックライト回路１１９
の一例回路図が示される。同図によれば、ブロックライ
ト回路１１９には、カラムアドレスデコーダ１０９から
デコード信号ＤＬ０〜ＤＬ２５５が供給される。ブロッ
クライト回路１１９には、デコード信号ＤＬ０〜ＤＬ２
５５に対応して、カラム選択信号生成回路３００が備え
られる。各カラム選択信号生成回路３００には、モード
レジスタ１０６に設定可能なバースト長分のクロックド
インバータ部が備えられる。本実施例では、バースト長
の最大値が８とされるから、各デコード信号ＤＬ０〜Ｄ
Ｌ２４８に対応するカラム選択信号生成回路３００に
は、クロックドインバータ部３０１〜３０８が設けられ
る。各デコード信号ＤＬ２４９〜ＤＬ２５５に対応する
カラム選択信号生成回路３００には、順に７〜１個のク
ロックドインバータ部が設けられる。

【００１７】上記クロックドインバータ部は、電源電圧
ＶＣＣ側から、Ｐチャンネル型ＭＯＳトランジスタ３１
０、Ｐチャンネル型ＭＯＳトランジスタ３１１、Ｎチャ
ンネル型ＭＯＳトランジスタ３１２、Ｎチャンネル型Ｍ
ＯＳトランジスタ３１３、電源電圧ＶＳＳの順に直列に
接続されて構成される。例えば、デコード信号ＤＬ１に
対応するカラム選択信号生成回路３００を考える。デコ
ード信号ＤＬ１は、クロックドインバータ部３０１〜３
０８に共通に供給され、各Ｐチャンネル型ＭＯＳトラン
ジスタ３１０のゲートに反転されて結合され、各Ｎチャ
ンネル型ＭＯＳトランジスタ３１３のゲートに共通に結
合される。Ｐチャンネル型ＭＯＳトランジスタ３１１と
Ｎチャンネル型ＭＯＳトランジスタ３１２のゲートには
夫々コントローラ１１５から８ビットのバースト長情報
が供給される。バースト長情報はバースト制御信号ＢＬ
１〜ＢＬ８とされ、ＢＬｎ（以下、ｎは１〜８の整数を
示す）はクロックドインバータ部３０ｎのＰチャンネル
型ＭＯＳトランジスタ３１１のゲートと、Ｎチャンネル
型ＭＯＳトランジスタ３１２のゲートとに結合される。
クロックドインバータ部３０ｎは、Ｐチャンネル型ＭＯ
Ｓトランジスタ３１１とＮチャンネル型ＭＯＳトランジ
スタ３１２との接続点の出力を反転して出力し、カラム
選択信号Ｙｎを生成する。生成されるカラム選択信号Ｙ
ｎは、他のカラム選択信号生成回路３００で生成される
同じカラム選択信号Ｙｎに接続され、一つのカラム選択
信号Ｙｎとしてカラムスイッチ１１１に供給される。上
記バースト制御信号（ＢＬ１、〜、ＢＬ８）は、バース
ト長情報が１のとき（１、０、０、０、０、０、０、
０）とされ、バースト長情報が２のとき（１、１、０、
０、０、０、０、０）とされ、バースト長情報が３のと
き（１、１、１、０、０、０、０、０）とされ、順にバ
ースト長情報が８のとき（１、１、１、１、１、１、
１、１）とされる。例えば、バーストブロックライト動
作モードのときモードレジスタ１０６にバースト長情報
として’１’が設定されている場合、コントローラ１１
５から供給されるバースト制御信号（ＢＬ１、〜、ＢＬ
８）が（１、０、０、０、０、０、０、０）とされ、カ
ラム選択信号生成回路３００に供給される。そのとき、
デコード信号ＤＬ１が選択状態（ハイレベル）にされて
いる場合、クロックドインバータ部３０１の出力のみが
ハイレベルとされ、クロックドインバータ部３０１の出
力であるカラム選択信号Ｙ１のみが選択状態（ハイレベ
ル）になる。また、デコード信号ＤＬ１が選択状態にさ
れバースト長情報が２のときは、バースト制御信号（Ｂ
Ｌ１、〜、ＢＬ８）が（１、１、０、０、０、０、０、
０）とされ、クロックドインバータ部３０１、３０２の
出力であるカラム選択信号Ｙ１、Ｙ２のみが選択状態に
なる。このように、外部から供給されたカラムアドレス
信号によって選択されたデコード信号ＤＬ０〜ＤＬ２５
５とバースト制御信号ＢＬ１〜ＢＬ８を用いれば、バー
スト長分の複数のカラム選択信号Ｙ０〜Ｙ２５５を一括
して選択状態にすることができる。また、バースト動作
モードの場合、バースト制御信号（ＢＬ１、〜、ＢＬ
８）は（１、０、０、０、０、０、０、０）にされ、カ
ラムアドレス信号によって選択された一つのカラム選択
信号のみが選択されるように制御される。

【００１８】図４には、上記ブロックライト回路１１９
内部のカラム選択信号の接続形態の一例が示される。同
図によれば、デコード信号ＤＬｘ（ｘは０〜２５５の整
数を示す）に対応するカラム選択信号生成回路３００か
ら出力できるカラム選択信号はＹｘ〜Ｙｘ＋７である。
但し、形成されるカラム選択信号の上限はＹ２５５とさ
れる。各カラム選択信号生成回路３００から出力される
カラム選択信号Ｙ０〜Ｙ２５５は、同一カラム選択信号
線に纏められ、一つのカラム選択信号を形成する。例え
ば、デコード信号ＤＬ０に対応するカラム選択信号生成
回路３００から出力できるカラム選択信号Ｙ２と、デコ
ード信号ＤＬ１に対応するカラム選択信号生成回路３０
０から出力できるカラム選択信号Ｙ２と、デコード信号
ＤＬ２に対応するカラム選択信号生成回路３００から出
力できるカラム選択信号Ｙ２とは、１つのカラム選択信
号Ｙ２として出力するように接続される。従って、カラ
ム選択信号Ｙ２は、デコード信号Ｙ０〜２に対応する何
れかのカラム選択信号生成回路３００の出力によって選
択状態にされる。

【００１９】上記ＳＧＲＡＭ１００の動作は、コントロ
ーラ１１５が供給される各種動作コマンドを識別し、そ
の動作コマンドに応じた動作制御を指示することによっ
て行われる。動作コマンドは、クロック信号ＣＬＫに同
期してコントローラ１１５に供給される、チップ選択信
号ＣＳ＊（＊は、ローイネーブル信号であることを示
す）、ロウアドレスストローブ信号ＲＡＳ＊、カラムア
ドレスストローブ信号ＣＡＳ＊、ライトイネーブル信号
ＷＥ＊、そのとき供給されるアドレス情報Ａ０〜Ａ９に
よって決められる。動作コマンドは、プリチャージ動作
系、ロウアドレス駆動系、カラムアドレス駆動系に分け
られ、必要に応じた複数の動作コマンドを連続してコン
トローラ１１５に供給することによって、リード動作や
ライト動作が可能にされる。各動作状態において、ＳＧ
ＲＡＭ１００が所定のステートに在ることをＣＰＵが認
識することで、ＣＰＵはＳＧＲＡＭ１００に対してステ
ートに応じた動作コマンドを供給することができる。な
お、クロックイネーブル信号ＣＫＥは、ハイレベルのと
きクロック信号ＣＬＫの入力を許可し、ローレベルのと
き禁止する信号である。

【００２０】ＳＧＲＡＭ１００で利用される主要な動作
コマンド例を以下説明する。

【００２１】（１）プリチャージコマンド（ＰＲＥ）：
プリチャージコマンドは、共通データ線ＣＤＬやデータ
線に所定の電位を供給する動作コマンドである。この動
作コマンドは、チップ選択信号ＣＳ＊、ロウアドレスス
トローブ信号ＲＡＳ＊、及びライトイネーブル信号ＷＥ
＊がローレベル、カラムアドレスストローブ信号ＣＡＳ
＊がハイレベルにされるときコントローラ１１５で認識
される。プリチャージコマンドを認識したコントローラ
１１５は、例えばカラムスイッチ１１１、１１２にてデ
ータ線毎に設けられたディスチャージ回路を活性化しデ
ータ線を所定の電位にするように動作制御する。ＳＧＲ
ＡＭ１００のステートは、プリチャージが行われている
間プリチャージ状態を示すＡ（図５参照）にされ、プリ
チャージ動作後のステートはチップ選択信号ＣＳ＊のみ
がイネーブル状態にされた動作保留状態を示すＢ（図５
参照）になる。

【００２２】（２）モードレジスタセットコマンド（Ｍ
ＲＳ）：モードレジスタセットコマンドは、ＳＧＲＡＭ
１００のアクセス情報をモードレジスタ１０６に設定す
る。この動作コマンドは、チップ選択信号ＣＳ＊、ロウ
アドレスストローブ信号ＲＡＳ＊、カラムアドレススト
ローブ信号ＣＡＳ＊、及びライトイネーブル信号ＷＥ＊
がローレベルがハイレベルにされるときコントローラ１
１５で認識される。コントローラ１１５は、モードレジ
スタセットコマンドに応じ、そのとき供給されるアドレ
ス信号Ａ０〜Ａ９を、ロウアドレスバッファ１０３を介
してモードレジスタ１０６に設定する。ＳＧＲＡＭ１０
０のステートは、モードレジスタにリード・ライト動作
情報設定中は情報設定状態を示すＣ（図５参照）にさ
れ、設定後動作保留状態を示すＢ（図５参照）になる。

【００２３】（３）ロウアドレス駆動系コマンド（ＡＣ
ＴＶ）：ロウアドレス駆動系コマンドは、ワード線及び
メモリバンクの選択をする動作コマンドである。この動
作コマンドは、チップ選択信号ＣＳ＊、及びロウアドレ
スストローブ信号ＲＡＳ＊がローレベル、カラムアドレ
スストローブ信号ＣＡＳ＊、及びライトイネーブル信号
ＷＥ＊がハイレベルにされるときコントローラ１１５で
認識される。コントローラ１１５は、ロウアドレス駆動
系コマンドに応じ、そのとき供給されるアドレス信号Ａ
０〜Ａ７を、ロウアドレス信号として用い、ロウアドレ
スバッファ１０３を介してロウアドレスデコーダ１０
４、１０５に共通に供給する。これによって、ワード線
が選択される。また、同時にアドレス信号Ａ８、Ａ９が
供給され、前記のようにしてメモリバンクの選択動作も
行われる。ＳＧＲＡＭ１００のステートは、ワード線及
びメモリバンク選択動作中はロウアドレス駆動状態を示
すＤ（図５参照）になる。

【００２４】（４）リードコマンド（ＲＥＡＤ）：リー
ドコマンドは、データ線の選択、出力バッファ１１３の
活性化を行い、モードレジスタ１０６に設定されたアク
セス情報に応じてリード動作を指示する動作コマンドで
ある。このリードコマンドが供給されるとき、モードレ
ジスタ１０６にはバースト動作が指示されている。この
動作コマンドは、チップ選択信号ＣＳ＊及びカラムアド
レスストローブ信号ＣＡＳ＊がローレベル、ロウアドレ
スストローブ信号ＲＡＳ＊及びライトイネーブル信号Ｗ
Ｅ＊がハイレベルにされるときコントローラ１１５で認
識される。リードコマンドを受けたコントローラ１１５
は、上記モードレジスタ１０６に設定されたバーストリ
ードを指示する。コントローラ１１５は、そのとき供給
されるアドレス信号Ａ０〜Ａ７を、カラムアドレス信号
とし、カラムアドレスバッファ１０７を介してカラムア
ドレスカウンタ１０８に供給する。カラムアドレスカウ
ンタ１０８では、供給されたカラムアドレス信号を初期
値として、バースト長分の初期値に連続するカラムアド
レス信号が順次生成されデータ線の選択が行われ、ＣＡ
Ｓレイテンシイに応じてデータ出力が行われる。バース
トタイプがインターリーブの場合には、生成されるカラ
ムアドレス信号がメモリバンク１０１、１０２を順にア
クセスするように制御される。ＳＧＲＡＭ１００のステ
ートは、リード動作中はリード状態を示すＥ（図５参
照）にされ、リード動作後はロウアドレス駆動状態を示
すＤ（図５参照）になる。

【００２５】（５）ライトコマンド（ＷＲＩＴＥ）：ラ
イトコマンドは、データ線の選択、入力バッファ１１４
の活性化を行い、モードレジスタ１０６に設定されたア
クセス情報に応じてライト動作を指示する動作コマンド
である。このライトコマンドが供給されるとき、モード
レジスタ１０６にはバースト動作が設定されている。こ
の動作コマンドは、チップ選択信号ＣＳ＊、カラムアド
レスストローブ信号ＣＡＳ＊、及びライトイネーブル信
号ＷＥ＊がローレベル、ロウアドレスストローブ信号Ｒ
ＡＳ＊がハイレベルにされるときコントローラ１１５で
認識される。ライトコマンドを受けたコントローラ１１
５は、上記モードレジスタ１０６に設定されたバースト
ライトを指示する。コントローラ１１５は、そのとき供
給されるアドレス信号Ａ０〜Ａ７を、カラムアドレス信
号とし、カラムアドレスバッファ１０７を介してカラム
アドレスカウンタ１０８に供給する。バーストライトが
指示されている場合、カラムアドレスカウンタ１０８で
は、供給されたカラムアドレス信号を初期値として、バ
ースト長分の連続するカラムアドレス信号がバーストタ
イプ応じて順次生成されデータ線の選択が行われ、デー
タの入力が行われる。ＳＧＲＡＭ１００のステートは、
ライト動作中はライト動作状態を示すＦ（図５参照）に
され、ライト動作後はロウアドレス駆動状態を示すＤ
（図５参照）になる。

【００２６】（６）ブロックライトコマンド（ＢＷＲＩ
ＴＥ）：ブロックライトコマンドは、入力バッファ１１
４の活性化を行い、モードレジスタ１０６に設定された
アクセス情報に応じてバーストブロックライト動作を指
示する動作コマンドである。このブロックライトコマン
ドが供給されるとき、モードレジスタ１０６にはバース
トブロックライト動作が設定されている。この動作コマ
ンドは、チップ選択信号ＣＳ＊、カラムアドレスストロ
ーブ信号ＣＡＳ＊、及びライトイネーブル信号ＷＥ＊が
ローレベル、ロウアドレスストローブ信号ＲＡＳ＊がハ
イレベルにされるときコントローラ１１５で認識され
る。ブロックライトコマンドを受けたコントローラ１１
５は、上記モードレジスタ１０６に設定されたバースト
ブロックライトを指示する。コントローラ１１５は、そ
のとき供給されるアドレス信号Ａ０〜Ａ７を、カラムア
ドレス信号とし、カラムアドレスバッファ１０７を介し
てカラムアドレスカウンタ１０８に供給する。バースト
ブロックライトが指示されている場合、カラムアドレス
カウンタ１０８は、供給されたカラムアドレス信号をス
ルーしてカラムアドレスデコーダ１０９、１１０に供給
する。カラムアドレスデコーダ１０９、１１０は、供給
されたカラムアドレス信号に応じたデコード信号ＤＬ０
〜ＤＬ２５５を形成しブロックライト回路１１９、１２
０に供給する。ブロックライト回路１１９、１１０は、
供給されたデコード選択信号を初期値として用い、バー
スト長分の連続するカラム選択信号を一括して生成す
る。生成された複数のカラム選択信号に対応するデータ
線は共通データ線ＣＤＬに接続される。こうして、同一
データが一括して選択されたデータ線に供給され、デー
タ入力が行われる。ＳＧＲＡＭ１００のステートは、ブ
ロックライト動作中はブロックライト状態を示すＦ（図
５参照）にされ、ブロックライト動作後ロウアドレス駆
動状態を示すＤ（図５参照）になる。

【００２７】（７）リフレッシュコマンド（ＲＥＦ）：
リフレッシュコマンドは、所定の時間間隔で所定の領域
のリフレッシュを行うセルフリフレッシュを指示する動
作コマンドである。この動作コマンドは、ライトイネー
ブル信号ＷＥ＊がハイレベル、他の制御信号がローレベ
ルにされるときコントローラ１１５で認識される。リフ
レッシュは、リフレッシュ回路（ＲｆｒＣ）１１６の動
作論理に従って行われる。ＳＧＲＡＭ１００のステート
は、リフレッシュ動作中リフレッシュ状態になり、リフ
レッシュ後プリチャージ動作状態を示すＧ（図５参照）
になり、プリチャージ動作後動作保留状態を示すＢ（図
５参照）になる。

【００２８】図５には、ＳＧＲＡＭ１００のコマンドダ
イアグラムの一例が示される。クロックイネーブル信号
ＣＫＥがハイレベルにされることによってパワーオンさ
れた後、ＳＧＲＡＭ１００には、プリチャージコマンド
が供給され、ステートはＡにされてプリチャージ動作が
行われる。プリチャージ後、ステートはＢになり動作保
留状態とされる。ステートＢは、チップ選択信号ＣＳ＊
のみがローレベルとされることによって設定される。ス
テートＢにおいて、モードレジスタセットコマンドが認
識されると、ステートはＣにされモードレジスタ１０６
にアクセス情報が設定される。情報設定後、ステートは
Ｂに戻る。次いで、ロウアドレス駆動コマンドが生成さ
れることによって、ステートはＤになり、ロウアドレス
信号が供給されワード線及びメモリバンクの選択が行わ
れる。ステートがＤのときに、リードコマンドが生成さ
れると、ステートがＥになりカラムアドレス信号が供給
されバースト長に応じて連続するカラムアドレス信号が
カラムアドレスカウンタ１０８で順次生成されバースト
リードが行われる。バーストリード後のステートはＤと
される。また、ステートがＤのときにライトコマンド又
はバーストブロックライトが生成されると、ステートは
Ｆになりカラムアドレス信号が供給されモードレジスタ
１０６に設定されたアクセス情報に応じてバーストライ
ト又はバーストブロックライトが行われる。バーストラ
イト又はバーストブロックライト動作後のステートはＤ
になる。バースト動作の際、インターリーブ動作が指示
されている場合は一方のメモリバンクが上記ステートＥ
のときに、他方のメモリバンクのステートをＤとするこ
とができ、例えばリード動作直後にライトコマンド又は
ブロックライトコマンドを供給することができる。従っ
て、ステートＤに戻ることなくバーストライト又はバー
ストブロックライトが実行できる。上記ステートＦのと
きも同様に、ライト動作直後にリードコマンドを供給で
き、リードが実行できる。また、ライト動作直後に他方
のメモリバンクに対してライトコマンドを供給すること
も、リード動作直後に他方のメモリバンクに対してリー
ドコマンドを供給することもできる。ステートＤ、Ｅ、
Ｆにてプリチャージコマンドが認識されることによっ
て、ステートはＡになりプリチャージ動作が行われステ
ートＢに移行する。このプリチャージコマンドは、ロウ
アドレス駆動動作を終了させるときに用いられる。ステ
ートがＢのときに、リフレッシュコマンドが生成されれ
ばステートはＧに移行しセルフリフレッシュが行われ
る。リフレッシュ後、ステートはＡに移行しプリチャー
ジが行われてＢに帰還する。ステートＢにおいて、クロ
ックイネーブル信号ＣＫＥがローレベルにされることに
よってＳＧＲＡＭ１００はパワーダウンとなる。

【００２９】図６には、本実施例のバーストブロックラ
イトの一例タイムチャートが示される。例えば、ステー
トがＢのとき、ＴＩＭＥ１のクロック信号ＣＬＫの立ち
上がりに同期してモードレジスタセットコマンド（ＭＲ
Ｓ）が供給され、アクセス情報がモードレジスタに設定
される。このとき供給されるアドレス信号Ａ８は’
１’、Ａ９は’０’とされ、ＳＧＲＡＭ１００はバース
トブロックライト動作が指示される。モードレジスタ設
定動作が終了すると、ＳＧＲＡＭ１００のステートはＢ
になり動作保留状態とされる。ＴＩＭＥ３のクロック信
号ＣＬＫの立ち上がりに同期して、ロウアドレス駆動コ
マンド（ＡＣＴＶ）が生成され、そのとき供給されるア
ドレス信号Ａ０〜Ａ７がロウアドレス信号として用いら
れ、選択されたワード線が駆動される。また、同時に供
給されるアドレス信号Ａ８、Ａ９によって活性化される
カラムアドレスデコーダ及びロウアドレスデコーダが選
択される。同図では、アドレス信号Ａ８が’０’、Ａ９
が’０’とされ、メモリバンク１０１のカラムアドレス
デコーダ１０９及びロウアドレスデコーダ１０４のみが
活性化される。次いで、ステートＤの状態においてクロ
ック信号ＣＬＫ４の立ち上がりに同期してブロックライ
トコマンド（ＢＷＲＩＴＥ）が供給され、そのとき供給
されるアドレス信号Ａ０〜Ａ７がカラムアドレス信号の
初期値とされる。供給されたカラムアドレスの初期値に
基づいて、モードレジスタ１０６に設定されたバースト
長分のカラム選択信号が一括してブロックライト回路１
１９で選択状態にされ、選択されたデータ線に同一デー
タが供給されて書き込みが行われる。メモリバンク１０
１、１０２の双方にバーストブロックライト動作を行う
場合は、上記バーストブロック動作において、ＴＩＭＥ
３時に供給されるアドレス信号Ａ８を’１’にすればよ
い。このように、１ブロックライトコマンドを供給すれ
ば、複数のカラム選択信号によって選択されたデータ線
に書き込みデータを一括供給することができる。

【００３０】上記実施例によれば以下の作用効果が得ら
れる。

【００３１】（１）ユーザは、バーストブロックライト
動作モードと所定のバースト長を、必要に応じてモード
レジスタセットコマンドを用いてモードレジスタ１０６
に設定することができる。バーストブロックライト動作
は、ブロックライトコマンドがコントローラ１１５で認
識されたときに指示される。バーストブロックライト
は、モードレジスタ１０６に設定されたバースト長に応
じた複数のカラム選択信号を選択状態にすることによっ
て同一データの一括書き込み動作を実行する。バースト
長は、メモリアクセス動作中モードレジスタセットコマ
ンドを用いて随時変更可能であり、バーストブロックラ
イトの書き込み量もバースト長に応じて変更される。

【００３２】（２）また、メモリバンク選択情報でメモ
リバンク１０１、１０２双方をバーストブロックライト
の対象にすることによって、ブロックライト処理効率が
向上される。

【００３３】（３）このように、所定のバースト長、メ
モリバンクを指定してバーストブロックライト処理を可
能にする本発明のＳＧＲＡＭ１００は、画像処理データ
等の膨大な同一データの一括大量書き込み処理、例えば
データの一括消去やメモリの矩形領域への同一データの
書き込みに有効とされる。

【００３４】以上、本発明者によってなされた発明を実
施例に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００３５】例えば、本実施例では、連続するアドレス
信号によって選択されるビット線に結合する全てのメモ
リセルに対してブロックライトを実行させたが、選択さ
れたビット線の一部をマスク制御する回路を備えること
によって、ブロックライト領域に書き込み禁止箇所を設
定することが可能である。また、本実施例では、メモリ
バンクが２個からなる例について説明したが、限定され
るものではない。例えば、８個のメモリバンクから成る
ものについては、１〜８個のメモリバンクを選択してバ
ーストブロックライトを行うことができる。

【００３６】また、本実施例のバーストブロックライト
では、バースト長の選択範囲が１〜８であったが、特に
限定されることなく、バースト長の設定ビットを増や
し、所定のハード機構を備えることによって８より大き
いバースト長を設定することができる。また、本実施例
では、複数のカラム選択信号を一括して選択状態にする
ブロックライト回路を利用してバーストブロックライト
を実現したが、その回路構成は上記実施例に限定されな
い。また、バースト長で指定される数のデータ線選択の
ための論理はカラムアドレスデコーダに含めるようにし
てもよい。

【００３７】また、本実施例では、デコード信号ＤＬ０
〜ＤＬ２５５に対応するカラム選択信号生成回路３００
のクロックドインバータ部の個数は、デコード信号ＤＬ
０〜ＤＬ２４８に対応するカラム選択信号生成回路３０
０では夫々８個、デコード信号ＤＬ２４９〜ＤＬ２５５
に対応するカラム選択信号生成回路３００では順に７〜
１個とされたが、限定されることはない。例えば、デコ
ード信号ＤＬ０〜ＤＬ２５５に対応する全カラム選択信
号生成回路３００のクロックドインバータ部の個数を８
個とし、デコード信号ＤＬ２４９に対応するカラム選択
信号生成回路３００の形成可能な出力をカラム選択信号
Ｙ２４９〜Ｙ２５５、Ｙ０とし、以降同様にして、最後
にデコード信号ＤＬ２５５に対応するカラム選択信号生
成回路３００の形成可能な出力をカラム選択信号Ｙ２５
５、Ｙ０〜６とし、上位側のカラム選択信号生成回路３
００の出力を下位側の出力に帰還するように接続させれ
ば、何れのアドレス信号に対しても最大８カラム分のバ
ーストブロクライトを行うことができる。

【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＧＲ
ＡＭを例にして説明したが、これに限定されることはな
く、少なくともブロックライトが可能な半導体記憶装置
に適用できる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４０】すなわち、第２のメモリアクセスモードに
おいて、モードレジスタに設定されたバースト長によっ
て指定される数のデータ線を一括して選択でき、選択さ
れたデータ線に同一データを供給するバーストブロック
ライトの動作を実現することができる。バースト長は、
モードレジスタへの設定内容に応じて変更可能とされ、
それに応じてバーストブロックライトによる書き込みデ
ータ量も変更することができる。また、複数の記憶領域
に対して、まとめて上記バーストブロックライトを実行
できる。このように、一括書き込みのためのデータ量を
必要に応じて変更することができ、ブロックライトの効
率を向上させることができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一例ブロック図であ
る。

【図２】本実施例のＳＧＲＡＭのモードレジスタの説明
図である。

【図３】本実施例のブロックライト回路の一例回路図で
ある。

【図４】本実施例のブロックライト回路の説明図であ
る。

【図５】本実施例のＳＧＲＡＭのコマンドダイアグラム
の説明図である。

【図６】本実施例のバーストブロックライトのタイムチ
ャートである。

【符号の説明】

１００ＳＧＲＡＭ１０１メモリバンク１０２メモリバンク１０３ロウアドレスバッファ１０４ロウアドレスデコーダ１０５ロウアドレスデコーダ１０６モードレジスタ１０７カラムアドレスバッファ１０８カラムアドレスカウンタ１０９カラムアドレスデコーダ１１０カラムアドレスデコーダ１１１カラムスイッチ１１２カラムスイッチ１１３出力バッファ１１４入力バッファ１１５コントローラ１１６リフレッシュ回路１１７モードデコーダ１１９ブロックライト回路１２０ブロックライト回路

Claims

【特許請求の範囲】

【請求項１】クロック信号に同期してアドレス情報を
入力し、データ及び制御信号を入出力する機能を有し、
アクセスモード及び入出力データのバースト長が設定さ
れるモードレジスタを備える半導体記憶装置において、モードレジスタに設定されたアクセスモードによって指
定された第１のメモリアクセスモードにおいて、ワード
線の選択状態を維持したまま、外部から供給されるカラ
ムアドレス情報を初期値として、初期値に連続するよう
に上記バースト長で指定された数のデータ線を選択する
ためのアドレス情報を順次生成するアドレス生成手段
と、モードレジスタに設定されたアクセスモードによって指
定された第２のメモリアクセスモードにおいて、外部か
ら供給されるカラムアドレス情報を初期値として、初期
値に連続するように上記バースト長で指定された数のデ
ータ線を一括して選択するための情報を生成するデータ
線選択情報生成手段と、を備えることを特徴とする半導
体記憶装置。
【請求項２】上記アドレス生成手段は、カラムアドレ
スバッファから出力されるカラムアドレス信号がプリセ
ットされ、プリセットされた値を初期値としてバースト
長で指定された数のカラムアドレス信号を順次生成し、
生成されたアドレス信号をカラムアドレスデコーダに供
給するカウンタを備えることを特徴とする請求項１記載
の半導体記憶装置。
【請求項３】上記データ線選択情報生成手段は、カラ
ムアドレスデコーダから出力される選択レベルのカラム
選択信号を起点に、バースト長で指定された数のカラム
選択信号を一括して選択レベルにしてカラムスイッチ回
路に供給する一括選択論理回路を備えることを特徴とす
る請求項２記載の半導体記憶装置。
【請求項４】選択端子がワード線に、データ端子がデ
ータ線に結合された多数のメモリセルを有する複数個の
記憶領域を備え、夫々の記憶領域に対し、ロウアドレス
デコーダでワード線を選択し、前記カラムアドレスデコ
ーダでデータ線を選択するようにされ、前記夫々のロウアドレスデコーダへのアドレス信号供給
経路が共通化され、同様に前記夫々のカラムアドレスデ
コーダへのアドレス信号供給経路が共通化され、前記ロウアドレスデコーダ及びカラムアドレスデコーダ
を前記記憶領域単位で活性化制御する制御信号を生成す
ると共に、前記第２のメモリアクセスモードにおいて、
前記ロウアドレスデコーダ及びカラムアドレスデコーダ
を複数個の記憶領域に対応させて一括で活性化させる制
御回路を備えて成るものであることを特徴とする請求項
３記載の半導体記憶装置。