JPH09251793A

JPH09251793A - 半導体記憶装置及びデータ処理装置

Info

Publication number: JPH09251793A
Application number: JP5767396A
Authority: JP
Inventors: Kazuhiro Matsushita; 一浩松下; Shinya Uekusa; 信也植草; Yasuhiro Nakamura; 靖宏中村; Shinichi Fukazawa; 真一深澤
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1996-03-14
Filing date: 1996-03-14
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】半導体記憶装置のアクセス時間の短縮化を図
ることにある。【解決手段】タイミング信号生成のための遅延回路
（ＵＤ１）を有して半導体記憶装置が形成されるとき、
高電位側電源Ｖｄｄに結合された第１トランジスタＰ１
１と、低電位側電源に結合された第２トランジスタＮ１
３と、上記第１トランジスタと上記第２トランジスタと
の間に介在されたデプレッションタイプ・トランジスタ
Ｎ１２とを含んでインバータＶ５０を構成する。遅延回
路の電圧依存性を、ワード線駆動系の電圧依存性に整合
させることにより、余分なタイミングマージンの低減を
図って、メモリアクセスタイムの短縮化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはプログラムメモリなどとして使用される読出し
専用のＲＯＭ（リード・オンリ・メモリ）に関し、例え
ばデータ処理装置に適用して有効な技術に関する。

【０００２】

【従来の技術】マスクＲＯＭは、データの書込みがウェ
ーハプロセス中で行われる。このデータの書込み方式、
即ちマスクＲＯＭのプログラム方式には、メモリセルト
ランジスタの拡散層の有無（メモリトランジスタの有
無）でデータの論理値”１”又は”０”を定義する拡散
層プログラム方式、チャネル・イオン注入によってメモ
リセルトランジスタの閾値電圧を変えてデータをプログ
ラムするイオン注入プログラム方式等がある。マスクＲ
ＯＭのメモリ配置に関してはＮＯＲ型とＮＡＮＤ型等が
ある。ＮＯＲ型のＲＯＭは横ＲＯＭと称されることもあ
り、ワード線とビット線がＸ，Ｙ方向に配置され、それ
ぞれの交点位置にメモリセルがマトリクス状に配置され
た構成を有し、アドレス信号で選択されるべきワード線
がメモリセルの選択レベルにされ、アドレス信号で非選
択とされるべきワード線がメモリセルの非選択レベルに
されることにより、当該ワード線に選択端子が結合され
たメモリセルを介してビット線に電流が流れるか否かに
よって記憶情報の読み出しが行われる。ＮＡＮＤ型のＲ
ＯＭは縦ＲＯＭと称されることもあり、複数個のメモリ
セルの直列接続回路の一端がビット線に結合され、アド
レス信号で選択されるべきワード線はメモリセルの非選
択レベルにされ、アドレス信号で非選択とされるべきワ
ード線はメモリセルの選択レベルにされることにより、
直列接続回路に直流電流経路が形成されるか否かによっ
て、記憶情報の読み出しが行われる。

【０００３】尚、マスクＲＯＭについて記載された文献
の例としては株式会社培風館より昭和６１年２月１０日
に発行された「超高速ＭＯＳデバイス」第３１６頁〜３
１８頁がある。

【０００４】

【発明が解決しようとする課題】マスクＲＯＭのような
半導体記憶装置においては、ワード線に比較的抵抗の大
きな配線材料を使用している。そのため、ワード線の遠
端部では、それの近端部に比べて信号遅延が大きくな
る。これは主としてワード線の配線負荷に起因するもの
で、その配線を駆動するトランジスタの駆動能力を上げ
たても、ワード線を高速に駆動するのは難しい。このこ
とは、マスクＲＯＭのワード線駆動においては、電圧依
存性が低いことを意味する。

【０００５】マスクＲＯＭでは、アドレス信号の遷移を
検出し、その検出信号を遅延回路で遅延して、センスア
ンプなどのデータ読出し系の動作制御信号を生成してい
るが、そこでの電圧依存性と、ワード線駆動における電
圧依存性とが互いに異なる特性であるため、電源電圧の
変動の許容範囲において安定動作を保証するため、上記
遅延回路での信号遅延時間を十分に長く設定するように
している。つまり、電源電圧が高くなって遅延回路の遅
延時間が短くなっても、コモンデータ線のイコライズ
や、センスアンプでのメモリセルデータの増幅タイミン
グが不所望にずれてしまわないように、データ読出し系
の動作タイミングに十分なマージンを設定する必要があ
る。しかし、このことは、同時にメモリアクセス時間の
短縮の妨げとなる。ワード線を十分に短くして、ワード
線の近端部と遠端部との信号遅延を少なくすれば、デー
タ読出し系の動作タイミングを早めることができ、その
分、アクセス時間の高速化が可能であるが、そうする
と、同一記憶容量を確保するにはワード線の数が増え、
それに対応して、ロウアドレス信号をデコードするデコ
ーダの規模が大きくなり、半導体チップサイズの増大、
製造コストの増大を招くため、好ましくない。

【０００６】本発明の目的は、半導体記憶装置のアクセ
ス時間の短縮化を図ることにある。また、そのような半
導体記憶装置を備えたデータ処理装置を提供することに
ある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、データ読出し系（１５）の動作
タイミング信号生成のための遅延回路を有して半導体記
憶装置が形成されるとき、高電位側電源に結合された第
１トランジスタ（Ｐ１１）と、低電位側電源に結合され
た第２トランジスタ（Ｎ１３）と、上記第１トランジス
タと上記第２トランジスタとの間に介在されたデプレッ
ションタイプ・トランジスタ（Ｎ１３）とを含んで成る
インバータ（Ｖ５０）を、上記遅延回路に適用する。上
記デプレッションタイプ・トランジスタは、インバータ
の論理しきい値の電圧依存性を小さくするするように作
用する。このことが、遅延回路の電圧依存性を、ワード
線駆動の電圧依存性に近づけ、不必要なマージンの削減
により、遅延回路での遅延時間の適正化を可能とする。

【００１０】このとき、上記遅延回路は、キャパシタ
（Ｃ）及び抵抗（Ｒ）が結合されて成る時定数回路
（Ｃ，Ｒ）と、上記時定数回路の出力信号を反転する上
記インバータ（Ｖ５０）とを備えて構成することができ
る。また、そのように構成された半導体記憶装置（３
４）と、それをアクセス可能な中央処理装置（３１）と
を含んでデータ処理装置を形成することができる。

【００１１】

【発明の実施の形態】図５には、本発明にかかるデータ
処理装置の一実施形態が示される。

【００１２】このデータ処理装置は、バスＢＵＳを介し
て、ＣＰＵ（中央処理装置）３１、ＳＤＲＡＭ（シンク
ロナス・ダイナミック・ランダム・アクセス・メモリ）
３２、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）３３、ＲＯＭ（リード・オンリ・メモリ）３
４、周辺装置制御部３５、表示系３６などが、互いに信
号のやり取り可能に結合され、予め定められたプログラ
ムに従って所定のデータ処理を行うコンピュータシステ
ムとして構成される。上記ＣＰＵ３１は、本システムの
論理的中核とされ、主として、アドレス指定、情報の読
出しと書込み、データの演算、命令のシーケンス、割り
込の受付け、記憶装置と入出力装置との情報交換の起動
等の機能を有し、演算制御部や、バス制御部、メモリア
クセス制御部などから構成される。ＳＤＲＡＭ３２、Ｓ
ＲＡＭ３３、及びＲＯＭ３４は内部記憶装置として位置
付けられている。ＳＲＡＭ３３はメインメモリとして使
用され、ＲＯＭ３４は読出し専用のプログラムメモリと
して使用される。ＳＤＲＡＭ３２やＳＲＡＭ３３には、
ＣＰＵ３０での計算や制御に必要なプログラムやデータ
がロードされる。周辺装置制御部３５によって、外部憶
装置３８の動作制御や、キーボード３９などからの情報
入力制御が行われる。また、上記表示系３６によって、
ＣＲＴディスプレイ４０への情報表示制御が行われる。

【００１３】図６には上記ＲＯＭ３４の構成例が示さ
れ、図８にはそれの読出しモード時の動作タイミングが
示される。

【００１４】尚、図６に示されるＲＯＭ３４は、特に制
限されないが、公知の半導体集積回路製造技術により、
単結晶シリコンなどの一つの半導体基板に形成される。

【００１５】ＲＯＭ３４はマスクＲＯＭであり、データ
の書込みがウェーハプロセス中で行われる。特に制限さ
れないが、マスクＲＯＭのプログラム方式は、チャネル
・イオン注入によってメモリセルトランジスタの閾値電
圧を変えてデータをプログラムするイオン注入プログラ
ム方式とされる。

【００１６】図６に示されるＲＯＭ３４は、特に制限さ
れないが、複数のメモリセルを配列して成るメモリアレ
イセル１１、このメモリセルアレイ１１に結合されたＸ
アドレスデコーダ１３（ＸＤ）及びＹスイッチ（ＹＳ）
１６、また、外部から与えられた信号に基づいて各種の
内部制御信号を生成するためのタイミング発生回路（Ｔ
Ｇ）１０、外部からのＸアドレス信号をデコードするＸ
アドレスデコーダ１２、外部からのＹアドレス信号をデ
コードするためのＹアドレスデコーダ（ＹＤ）１７、Ｙ
アドレスデコーダ１７の出力信号に基づいてメモリセル
アレイ３４のビット線を選択的にコモンデータ線に結合
するためのＹスイッチ（ＹＳ）１６、このコモンデータ
線の信号を増幅するためのセンスアンプ（ＳＡ）１５、
増幅された信号を外部出力するためのデータ出力バッフ
ァ（ＯＢ）１４、アドレス変化を検出するアドレス遷移
回路（ＡＴＤ）１９など、各種機能ブロックの組合わせ
によって形成される。

【００１７】タイミング発生回路１０には、外部からの
チップイネーブル信号ＣＥ＊（＊はローアクティブ又は
信号反転を意味する）、アウトプットイネーブル信号Ｏ
Ｅ＊、及びアドレス遷移回路１９からのアドレス遷移検
出信号ＡＴＤＳが入力され、それに基づいて内部制御信
号ＣＥ０，ＣＥ１，ＯＥ，ＥＱ＊，ＳＡＣ，ＳＬ＊，Ｄ
ＯＣが生成されるようになっている。それの詳細な構成
については後に詳述する。

【００１８】メモリセルアレイ１１は、図７に示される
ように、複数のワード線と、それに交差するように配置
された複数のビット線と、多数のメモリセルＭＣとを含
む。この実施形態においてメモリセルアレイを形成する
メモリセルは、そのチャンネルに対する不純物の打込み
が選択的に行われることで、論理値“１”又は論理値
“０”の記憶データを選択的に保持するｎチャンネル型
ＭＯＳトランジスタから成る。特に制限されないが、メ
モリセルアレイ１１は、ＮＡＮＤ（ナンド）型とされ、
同一列に配置されるメモリセルは、対応するビット線
と、回路の接地電位（低電位側電源Ｖｓｓ）との間で所
定数毎に直列形態とされる。

【００１９】メモリセルアレイ３４を形成する複数のワ
ード線ＷＬは、ｉ＋１ビット構成の内部Ｘアドレス信号
Ｘ０〜ＸｉをデコードするためのＸアドレスデコーダ１
３に結合され、このＸアドレスデコーダ１３のデコード
出力信号に基づいて択一的に選択状態とされる。Ｘアド
レスデコーダ１３の前段にはＸアドレスバッファ１２が
配置され、アドレス入力端子を介してＸアドレスバッフ
ァ１２にアドレス信号ＡＸ０〜ＡＸｉが与えられること
で、上記内部アドレス信号Ｘ０〜Ｘｉが上記Ｘアドレス
デコーダ１３に出力される。メモリセルアレイ１１に
は、タイミング発生回路１０から出力される内部制御信
号ＣＥ１が入力される。この内部制御信号ＣＥ１は、こ
のＲＯＭ３４を選択状態とするために外部端子から与え
られたチップイネーブル信号ＣＥ＊がローレベルにアサ
ートされることにより、所定タイミングでハイレベルに
アサートされる。

【００２０】図８に示されるように、起動制御信号とな
るチップイネーブル信号ＣＥ＊がローレベルにアサート
されることで、ＲＯＭ３４が選択状態とされる。アウト
プットイネーブル信号ＯＥ＊は、チップイネーブル信号
ＣＥ＊のローレベル変化に先立ってローレベルとされ
る。また、アドレス入力端子には、Ｘアドレス信号ＡＸ
０〜ＡＸｉがロウアドレスＸＡを指定する組合わせで供
給され、アドレス入力端子ＡＹ０〜ＡＹｊには、Ｙアド
レス信号ＡＹ０〜ＡＹｊがカラムアドレスＹＡを指定す
る組合わせで供給される。Ｙアドレス信号ＡＹ０〜ＡＹ
ｊは、さらに所定の時間が経過した時点で、カラムアド
レスＹＢを指定する組合せに変化される。Ｘアドレスバ
ッファ（ＸＢ）１２は、ＲＯＭ３４が選択状態とされる
とき、アドレス入力端子ＡＸ０〜ＡＸｉを介して供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＣＥ
１に従って取込むとともに、これらのＸアドレス信号を
基に内部アドレス信号Ｘ０〜Ｘｉを形成し、それをＸア
ドレスデコーダ１３に伝達する。Ｘアドレスデコーダ１
３は、内部アドレス信号Ｘ０〜Ｘｉをデコードして、メ
モリセルアレイ１１の対応する１本のワード線を選択レ
ベルに駆動する。尚、Ｘアドレスバッファ１２によって
形成される内部アドレス信号Ｘ０〜Ｘｉは、アドレス遷
移検出回路１９へも伝達される。

【００２１】メモリセルアレイ１１を構成するビット線
は、Ｙスイッチ１６に結合され、このＹスイッチを介し
て１６本づつ選択的に共通データ線にＣＤ０〜ＣＤＦ
（１０を越える信号線等の数は１６進表示する。以下同
様）に接続される。Ｙスイッチ１６には、Ｙアドレスデ
コーダ（ＹＤ）１７から所定ビットのビット線選択信号
が供給され、このＹスイッチ１６には、Ｙアドレスデコ
ーダ１７から所定ビットのビット線選択信号が供給さ
れ、このＹアドレスバッファ（ＹＢ）１８からｊ＋１ビ
ットの内部アドレス信号Ｙ０〜Ｙｊが供給される。ま
た、Ｙアドレスバッファ１８には、アドレス入力端子を
介してＹアドレス信号ＡＹ０〜ＡＹｊが供給されるとと
もに、タイミング発生回路（ＴＧ）１０から上記内部制
御信号ＣＥ１が供給される。

【００２２】Ｙアドレスバッファ１８は、ＲＯＭ３４が
選択状態のとき、アドレス入力端子を介して供給される
Ｙアドレス信号ＡＹ０〜ＡＹｊを内部制御信号ＣＥ１に
従って取込むとともに、これらのＹアドレス信号を基に
内部アドレス信号Ｙ０からＹｊを形成して、Ｙアドレス
デコーダ１７に供給する。また、Ｙアドレスデコーダ１
７は、内部アドレス信号Ｙ０〜Ｙｊをデコードして、対
応するビット線選択信号を択一的にハイレベルとする。
尚、内部アドレス信号Ｙ０〜Ｙｊは、アドレス遷移検出
回路１９にも供給される。

【００２３】Ｙスイッチ１６は、図７に代表的に示され
るように、メモリセルアレイ１１の各ビットに対応して
設けられる複数のスイッチＭＯＳトランジスタを含む。
これらスイッチＭＯＳトランジスタの一方は、メモリセ
ルアレイ１１の対応ビット線ＢＬにそれぞれ結合され、
その他方は順次１６個おきに共通データ線ＣＤ０〜ＣＤ
Ｆに共通結合される。また、各スイッチＭＯＳトランジ
スタのゲートは順次１６個づつ共通結合され、対応する
ビット線選択信号がハイレベルとされることで、１６個
づつ選択的にオン状態とされ、メモリセルアレイ１１の
対応する１６本のビット線と共通データ線ＣＤ０〜ＣＤ
Ｆとの間を選択的に接続状態とする。尚、メモリセルア
レイ１１は、特に制限されないが、所定のダミーセルが
結合された１６本のダミービット線を含み、これらのダ
ミービット線は、Ｙスイッチ１６を介して選択的にダミ
ー共通データ線ＤＤ０〜ＤＤＦに接続状態とされる。

【００２４】アドレス遷移検出回路１９には、Ｘアドレ
スバッファ１２及びＹアドレスバッファ１８から内部ア
ドレス信号Ｘ０〜Ｘｉが供給されるとともに、タイミン
グ発生回路１０から内部制御信号ＣＥ０が供給される。
尚、内部制御信号ＣＥ０は、図８に示されるように、チ
ップイネーブル信号ＣＥ＊のローレベル変化を受けて選
択レベルにされる。

【００２５】アドレス遷移検出回路１９は、内部制御信
号ＣＥ０、つまりチップイネーブル信号ＣＥ＊と、内部
アドレス信号Ｘ０〜Ｘｉ、つまりＸアドレス信号ＡＸ０
〜ＡＸｉ並びに内部アドレス信号Ｙ０〜Ｙｊのレベル変
化をモニタし、そのいずれかのビットの論理レベルが反
転されたとき、その出力信号つまりアドレス遷移検出信
号ＡＴＤＳを所定時間だけ一時的にハイレベルとする。
従って、図８の場合、アドレス遷移検出信号ＡＴＤＳ
は、まず、チップイネーブル信号ＣＥ＊のローレベル変
化、つまり内部制御信号ＣＥ０のハイレベル変化を受け
て一時的にハイレベルとされ、さらにＹアドレス信号Ａ
Ｙ０〜ＡＹｊがカラムアドレスＹＢを指定する組合わせ
に変化されたのを受けて一時的にハイレベルとされる。
アドレス遷移検出回路１９から出力されるアドレス遷移
検出信号ＡＴＤＳは、タイミング発生回路１０に供給さ
れる。

【００２６】メモリセルアレイ１１の指定された１６本
のビット線が選択的に接続状態とされる共通データ線Ｃ
Ｄ０〜ＣＤＦは、センスアンプ１５の対応する単位回路
の一方の入力端子に結合される。また、メモリセルアレ
イ１１の１６本のダミービットが選択的に接続状態とさ
れるダミー共通データ線ＤＤ０〜ＤＤＦ、センスアンプ
１５の対応する対応する他方の入力端子に結合される。
センスアンプ１５にはタイミング発生回路１０から反転
内部制御信号ＥＱ＊及びＳＬ＊と内部制御信号ＳＡＣが
供給される。尚、反転内部制御信号ＥＱ＊は、図８に示
されるように、アドレス遷移検出回路１９から出力され
るアドレス遷移検出信号ＡＴＤＳ立上がりを受けて所定
時間だけローレベルとされる。また、内部制御信号ＳＡ
Ｃは、反転内部制御信号ＥＱ＊がハイレベルに戻された
後、一時的にハイレベルとされる。さらに、内部制御信
号ＳＬ＊は、反転内部制御信号ＳＡＣがハイレベルとさ
れるのと同時にローレベルとされ、内部制御信号ＳＡＣ
がローレベルに戻されるのに先立ってハイレベルに戻さ
れる。

【００２７】センスアンプ１５は、共通データ線ＣＤ０
〜ＣＤＦ並びにダミー共通データ線ＤＤ０〜ＤＤＦに対
応して設けられる１６個の単位回路を含み、これら単位
回路のそれぞれは、いわゆるカレントミラー型の差動増
幅回路と、各差動増幅回路の非反転及び反転入力端子間
に設けられるイコライズＭＯＳトランジスタと、各差動
増幅回路の出力信号を受ける出力ラッチとを含む。この
うち、各イコライズＭＯＳトランジスタは、反転内部制
御信号ＥＱ＊のローレベルを受けて選択的にオン状態と
され、対応する差動増幅回路の非反転及び反転入力ノー
ドを所定のレベルにイコライズする。また、各差動増幅
回路は、内部制御信号ＳＡＣのハイレベルを受けて選択
的に動作状態とされ、メモリセルアレイ１１の選択され
た１６個のメモリセルから対応する共通データ線ＣＤ０
〜ＣＤＦを介して出力される読出し信号を、対応するダ
ミー共通データ線ＤＤ０〜ＤＤＦを介して伝達されるリ
ファイン信号と比較しながら増幅する。さらに、各出力
ラッチは、反転内部制御信号ＳＬ＊がローレベルとされ
るとき、対応する差動増幅回路の出力信号を取込み、反
転内部制御信号ＳＬ＊がハイレベルとされる間これを保
持する。

【００２８】センスアンプ１５の各単位回路の出力ラッ
チの出力信号は、内部出力信号ＳＯ０からＳＯＦとして
データ出力バッファ１４の対応する単位データ出力バッ
ファＵＯＢ０〜ＵＯＢＦにそれぞれ供給される。データ
出力バッファ１４の各単位回路は、さらにタイミング発
生回路１０から内部制御信号ＯＥ及びＤＯＣが共通に供
給される。尚、内部制御信号ＯＥは、図８に示されるよ
うにチップイネーブル信号ＣＥ＊、及びアウトプットイ
ネーブル信号ＯＥ＊がローレベルとされることで、選択
的にハイレベルとされる。また、内部制御信号ＤＯＣ
は、アドレス遷移検出信号ＡＴＤＳの立上がりを受けて
反転内部制御信号ＳＬ＊がローレベルとされてからハイ
レベルに戻された時点で、あるいはＲＯＭ３４が非選択
状態とされた時点でローレベルに戻される。

【００２９】データ出力バッファ１４は、データＤ０〜
ＤＦを外部出力するためのデータ出力端子に対応して設
けられる１６個の単位回路を備える。これらの単位回路
にはタイミング発生回路１０から内部制御信号ＯＥ及び
ＤＯＣが共通に供給されるとともに、センスアンプ１５
から対応する単位回路の出力信号、すなわち内部出力信
号ＳＯ０〜ＳＯＦがそれぞれ供給される。データ出力バ
ッファ１４の各単位回路の出力端子は、対応するデータ
出力端子にそれぞれ結合される。

【００３０】データ出力バッファ１４の各単位回路は、
内部制御信号ＯＥ及びＤＯＣがともにハイレベルとされ
ることで選択的に伝達状態とされ、センスアンプ１５の
対応する単位回路から出力される内部出力信号ＳＯ０〜
ＳＯＦが、対応するデータ出力端子を介して外部出力さ
れる。尚、データ出力バッファ１４の各単位回路の出力
端子における出力信号のハイレベルは回路の高電位側電
源レベルとされ、そのローレベルは回路の低電位側電源
レベル（接地電位）とされる。内部制御信号ＯＥ又はＤ
ＯＣのいずれかがローレベルとされるとき、データ出力
端子は、いわゆるハイインピーダンス状態とされる。

【００３１】図７には上記メモリセルアレイ１１の構成
例が、それの周辺回路との関係で示される。

【００３２】図７に示されるようにメモリセルアレイ１
１は、ＮＡＮＤ型とされており、複数個のメモリセルＭ
Ｃはそれぞれｎチャンネル型ＭＯＳトランジスタで形成
され、それの直列接続回路の一端がビット線ＢＬに結合
され、アドレス信号で選択されるべきワード線ＷＬはメ
モリセルの非選択レベルにされ、アドレス信号で非選択
とされるべきワード線ＷＬはメモリセルの選択レベルに
されることにより、直列接続回路に直流電流経路が形成
されるか否かによって、記憶情報の読み出しが行われ
る。チャネル・イオン注入によってメモリセルトランジ
スタのしきい値電圧を変えてデータをプログラムするイ
オン注入プログラム方式が採用される。ワード線ＷＬの
材料は、ＭＯＳトランジスタのゲート電極形成に使われ
ているものと同等の高抵抗材料が適用されており、ワー
ド線ＷＬがアルミニウムなどで形成される場合に比べ
て、Ｘアドレスデコーダ１３から見たワード線の近端部
と遠端部とで信号遅延が生ずる。この信号遅延は、ワー
ド線の配線の抵抗の他に、配線容量成分、及びメモリセ
ルのゲート容量などの配線負荷に起因する。このため、
Ｘアドレスデコーダ１３において、ワード線ＷＬを駆動
するトランジスタのオン抵抗に比べて、ワード線ＷＬの
配線負荷のほうが大きいため、ワード線での信号遅延
は、電源電圧の変動にはあまり依存しない特性となる。

【００３３】図９にはタイミング発生回路１０の構成例
が示される。

【００３４】図９において、タイミング発生路１０は、
入力ノアゲートを構成するｐチャンネル型ＭＯＳトラン
ジスタＰ１及びＰ２並びにｎチャンネル型ＭＯＳトラン
ジスタＮ１及びＮ２を含む。このうち、ＭＯＳトランジ
スタＰ１及びＮ１の共通結合されたゲートは、図示され
ない静電保護回路を介して外部端子に結合され、ＭＯＳ
トランジスタＰ２及びＮ２の共通結合されたゲートは回
路の接地電位に結合される。これにより、ＭＯＳトラン
ジスタＰ１及びＰ２並びにＮ１及びＮ２からなる入力ゲ
ートは定常的に伝達状態とされ、外部端子を介して起動
制御信号として入力されるチップイネーブル信号ＣＥ＊
を反転してその出力端子に伝達する。

【００３５】ＭＯＳトランジスタＰ１及びＰ２並びにＮ
１及びＮ２から成る入力ゲートの出力信号は、インバー
タＶ１を介してナンドゲートＮＡ１の一方の入力端子に
供給されるとともに、直列形態とされる４個のインバー
タＶ２〜Ｖ５を介してナンドゲートＮＡ１の他方の入力
端子に供給される。これにより、ナンドゲートＮ１の出
力信号はチップイネーブル信号ＣＥ＊がローレベルとさ
れることで、ハイレベルとされ、チップイネーブル信号
ＣＥ＊がハイレベルに戻されてからインバータＶ２〜Ｖ
５による遅延時間が経過した時点でローレベルに戻され
る。ナンドゲートＮ１の出力信号は、直列形態とされる
２個のインバータＶ６及びＶ７を介して内部制御信号Ｃ
Ｅ０とされ、やはり直列形態とされる２個のインバータ
Ｖ６及びＶ８を介して内部制御信号ＣＥ１とされる。そ
して、内部制御信号ＣＥ１が、インバータＶ９により反
転されて、反転内部制御信号ＣＥ１＊とされる。

【００３６】さらに、タイミング発生回路１０は、もう
一つの入力ノアゲートを形成するｐチャンネル型ＭＯＳ
トランジスタＰ３及びＰ４並びにｎチャンネル型ＭＯＳ
トランジスタＮ３及びＮ４を含む。このうち、ＭＯＳト
ランジスタＰ３及びＮ３の共通接続されたゲートは、図
示されない静電保護回路を介して外部端子に結合され、
ＭＯＳトランジスタＰ４及びＮ４の共通接続されたゲー
トには、反転内部制御信号ＣＥ１＊が供給される。これ
により、ＭＯＳトランジスタＰ３及びＰ４並びにＮ３及
びＮ４から成る入力ゲートは、反転制御信号ＤＥ１＊が
ローレベルとされることで、つまりチップイネーブル信
号ＣＥ＊がローレベルとされることで、選択的伝達状態
とされ、外部端子を介して起動制御信号として入力され
るアウトプットイネーブル信号ＯＥ＊が反転されて出力
端子に伝達される。この入力ゲートの出力信号は、直列
形態とされる５個のインバータＶ１０〜Ｖ１５を介し
て、内部制御信号ＯＥとしてデータ出力バッファ１４に
供給される（図６参照）。

【００３７】タイミング発生回路１０は、さらに直列形
態とされる６個の単位遅延回路ＵＤ１〜ＵＤ６から成る
遅延回路ＤＬ１を含む。このうち、単位遅延回路ＵＤ１
の非反転入力端子には、上記アドレス遷移検出回路１９
の出力信号であるアドレス遷移検出信号ＡＴＤＳが供給
され、その反転入力端子には、アドレス遷移検出信号の
ＡＴＤＳのインバータＶ１６による反転信号が供給され
る。また、単位遅延回路ＵＤ２の非反転及び反転入力端
子には前段に設けられた単位遅延回路ＵＤ１の非反転及
び反転出力信号がそれぞれ供給される。単位遅延回路Ｕ
Ｄ３〜ＵＤ６の非反転及び反転入力端子には、前段に設
けられた単位遅延回路ＵＤ２〜ＵＤ５の非反転及び反転
出力信号がそれぞれ供給される。単位遅延回路ＵＤ６の
非反転出力信号は、ノアゲートＮＯＲ１の一方の入力端
子に供給され、その反転出力信号は、インバータＶ１７
により反転された後に、ノアゲートＮＯ１の他方の入力
端子に供給される。ノアゲートＮＯ１の出力信号ＳＤ
は、２個のインバータ及びＶ１８、Ｖ１９を経て上記反
転内部制御信号ＥＱ＊となる。

【００３８】また、ノアゲートＮＯ１の出力信号は、イ
ンバータＶ２０及びＶ２５を化Ｋして遅延回路ＤＬ２及
びＤＬ３を形成する単位遅延回路ＵＤ７及びＵＤ１１非
反転入力端子に供給されるとともに、インバータＶ２１
及びＶ２６によって、さらに反転された後に単位遅延回
路ＵＤ７及びＵＤ１１の反転入力端子に供給される。遅
延回路ＤＬ２は、直列形態とされる４個の単位遅延回路
ＵＤ７〜ＵＤ１０を含み、遅延回路ＤＬ３は、直列形態
とされる３個の範囲遅延回路ＵＤ１１〜ＵＤ１３を含
む。

【００３９】遅延回路ＤＬ２の最終段の単位遅延回路Ｕ
Ｄ１０の非反転出力信号は、ノアゲートＮＯ２の一方の
入力端子に供給され、その反転出力信号は、インバータ
Ｖ２２を介してノアゲートＮＯ２の他方の入力端子に供
給される。ノアゲートＮＯ２の出力信号は、ノアゲート
ＮＯ３の第３の入力端子に供給される。このノアゲート
ＮＯ３の第１の入力端子には、上記反転内部制御信号Ｃ
Ｅ１＊が供給され、その第２の入力端子には、インバー
タＶ２０の出力信号が供給される。ノアゲートＮＯ３の
出力信号は、直列形態とされる２個のインバータＶ２３
及びＶ２４を経た後に、内部制御信号ＳＡＣとしてセン
スアンプ１５に供給される（図６参照）。

【００４０】これにより、ノアゲートＮＯ２の出力信号
は、インバータＶ２０の出力信号のハイレベル変化、つ
まり、ノアゲートＮＯ１の出力信号ＳＤのローレベル変
化を受けてローレベルとされ、インバータＶ２０の出力
信号がローレベル、つまり、ノアゲートＮＯ１の出力信
号ＳＤがハイレベルに戻されてから遅延回路ＤＬ２とし
ての所定の遅延時間が経過した時点でハイレベルに戻さ
れる。この結果、ノアゲートＮＯ３の出力信号、つま
り、内部制御信号ＳＡＣは、インバータＶ２０の出力信
号がローレベル、つまり、ノアゲートＮＯ１の出力信号
ＳＤがハイレベルに戻されてからノアゲートＮＯ２の出
力信号がハイレベルに戻されるまでの間、つまり、遅延
回路ＤＬ２の遅延時間に相当する時間だけ、一時的にハ
イレベルとされる。

【００４１】一方、遅延回路ＤＬ３の最終段の単位遅延
回路ＵＤ１３の反転出力信号は、ノアゲートＮＯ４の一
方の入力端子に供給され、その反転出力信号は、インバ
ータＶ２７を介してノアゲートＮＯ４の他方の入力端子
に供給される。ノアゲートＮＯ４の出力信号は、ノアゲ
ートＮＯ５の一方の入力端子に供給される。ノアゲート
ＮＯ５の他方の入力端子には、インバータＶ２５の出力
信号が供給される。ノアゲートＮＯ５の出力信号は、イ
ンバータＶ２８を介して反転内部制御信号ＳＬ＊とな
る。また、ノアゲートＮＯ４の出力信号は、直列形態と
される４個のインバータＶ２９〜Ｖ３２を経て、内部制
御信号ＤＯＣとなる。

【００４２】これにより、ノアゲートＮＯ４の出力信号
は、インバータＶ２５の出力信号のハイレベル変化、つ
まり、ノアゲートＮＯ１出力信号ＳＤのローレベル変化
を受けてエオーレベルとされ、インバータＶ２５の出力
信号がローレベル、つまり、ノアゲートＮＯ１の出力信
号ＳＤがハイレベルに戻されてから遅延回路ＤＬ３とし
ての所定の遅延時間が経過した時点で、ハイレベルに戻
される。しかるに、反転内部信号ＳＬ＊は、インバータ
Ｖ２５の出力信号がローレベル、つまりノアゲートＮＯ
１の出力信号ＳＤがハイレベルに戻されてからノアゲー
トＮＯ４の出力信号がハイレベルに戻されるまでの間、
換言すれば、遅延回路ＤＬ３の遅延時間に相当する時間
だけ、一時的にハイレベルとされる。いうまでもなく、
内部制御信号ＤＯＣは、アドレス遷移検出信号ＡＴＤＳ
のハイレベル変化を受けてハイレベルとされ、内部制御
信号ＳＬ＊がハイレベルに戻されてからインバータＶ２
９〜Ｖ３２の遅延時間に相当する時間が経過した時点で
ローレベルに戻される。この結果、アドレス遷移検出信
号ＡＴＤＳと反転内部制御信号ＥＱ＊，ＳＬ＊並びに内
部制御信号ＳＡＣ及びＤＯＣとの時間関係は図８に対応
するものとなる。

【００４３】次に、上記遅延回路を形成する単位遅延回
路について説明する。

【００４４】上記複数の単位遅延回路ＵＤ１〜ＵＤ１３
は互いに同一構成のものを適用することができるため、
ここでは単位遅延回路ＵＤ１について詳細に説明する。

【００４５】図１には、単位遅延回路ＵＤ１の構成が代
表的に示されている。

【００４６】図１に示されるように、ｐチャンネル型Ｍ
ＯＳトランジスタＰ１０と、ｎチャンネル型ＭＯＳトラ
ンジスタＮ１１とが、抵抗Ｒを介して直列接続され、ｐ
チャンネル型ＭＯＳトランジスタＰ１０のゲート電極
と、ｎチャンネル型ＭＯＳトランジスタＮ１１のゲート
電極とが共通接続されて、この単位遅延回路ＵＤ１への
の信号入力端子が形成される。ｐチャンネル型ＭＯＳト
ランジスタＰ１０と抵抗Ｒとの結合箇所と、低電位側電
源Ｖｓｓラインとの間にキャパシタＣが設けられてお
り、信号遅延のための時定数回路が形成される。キャパ
シタＣは、特に制限されないが、ワード線ＷＬの負荷容
量と同等の材料で形成される。上記ｐチャンネル型ＭＯ
ＳトランジスタＰ１０は高電位側電源Ｖｄｄに結合され
る。ＭＯＳトランジスタＰ１０，Ｎ１１のゲート電極が
ローレベルのとき、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１０がオンされることで、キャパシタＣへの電荷蓄積
が行われる。キャパシタＣの蓄積電荷は、ＭＯＳトラン
ジスタＰ１０，Ｎ１１のゲート電極がハイレベルとされ
た場合に、ｎチャンネル型ＭＯＳトランジスタＮ１１が
オンされて、抵抗Ｒを介して低電位側電源Ｖｓｓ側に放
出される。このとき、ＣＲの時定数によってノードＰ２
の電位が徐々に低下される。抵抗Ｒの値又はキャパシタ
Ｃの値を変えると、ここでの遅延時間を変更することが
できる。さらに、そのような時定数回路の後段には、イ
ンバータＶ５０が配置される。このインバータＶ５０
は、高電位側電源Ｖｄｄに結合されたｐチャンネル型Ｍ
ＯＳトランジスタＰ１１と、低電位側電源Ｖｓｓに結合
されたｎチャンネル型ＭＯＳトランジスタＮ１３と、ｐ
チャンネル型ＭＯＳトランジスタＰ１１とｎチャンネル
型ＭＯＳトランジスタＮ１３との間に介在されたｎチャ
ンネル型ＭＯＳトランジスタＮ１２とを含む。このｎチ
ャンネル型ＭＯＳトランジスタＮ１２は、デプレッショ
ンタイプとされ、ゲート電極がソース電極に結合される
ことで、ドレインソース間電流（Ｉｄｓ）が、インバー
タＶ５０の論理しきい値に依存するようになっている。
そのため、電源電圧が変動してもインバータＶ５０の論
理しきい値の変動が小さく抑えられる。

【００４７】ここで、上記のようにデプレッションタイ
プのｎチャンネル型ＭＯＳトランジスタＮ１２を設けた
場合と、それを省略した場合との違いについて説明す
る。

【００４８】図２には、ｎチャンネル型ＭＯＳトランジ
スタＮ１２を省略した場合の単位遅延回路の構成が示さ
れる。図２において、インバータＶ５２はｐチャンネル
型ＭＯＳトランジスタＰ１１とｎチャンネル型ＭＯＳト
ランジスタＮ１３が結合されて成る通常のインバータと
される。尚、図１に示されるのと同一機能を有するもの
には同一符号が付されている。

【００４９】図２に示される回路構成を採用した場合の
電圧依存特性が図４に示される。メモリセルアレイ１１
が、図７に示されるようにＮＡＮＤ型構造の場合には、
ワード線の材料がＭＯＳトランジスタのゲート電極形成
に使われているものと同等の高抵抗材料が適用されてい
るため、ワード線ＷＬがアルミニウムなどで形成される
場合に比べて、Ｘアドレスデコーダ１３から見たワード
線の近端部と遠端部とで信号遅延が生ずる。この信号遅
延は、ワード線ＷＬの配線の抵抗の他に、配線容量成
分、及びメモリセルのゲート容量などの配線負荷に起因
する。このため、ワード線ＷＬを駆動するトランジスタ
のオン抵抗に比べて、ワード線の配線負荷のほうが大き
いため、ワード線での信号遅延は、電源電圧の変動には
あまり依存しない。図４における特性線Ｈ１は、この場
合のワード線ＷＬの駆動における信号遅延の電圧依存性
を示している。電源電圧の上昇により、ワード線ＷＬで
の信号遅延っ時間が短くなるが、その辺かは緩やかであ
る。

【００５０】上記のように、ワード線ＷＬの駆動におけ
る信号遅延が、電源電圧の変動にはあまり依存しないの
に対して、図２に示される単位遅延回路では、インバー
タＶ５２の論理しきい値が電源電圧の変動によって比較
的大きく変動するため、そのようなインバータＶ５２を
含む遅延回路の遅延時間の電圧依存は比較的大きくな
る。つまり電源電圧が高くなると、インバータＶ５２で
の論理しきい値も高くなり、ノードＰ２の電位レベルが
あまり低下されていないにもかかわらず、ノードＰ３が
ハイレベルに変化されてしまうことから、電源電圧が高
くなるに従って遅延時間が大幅に短くなる。図４におけ
る特性線Ｈ２は、図２の構成を採用した場合の遅延回路
の電圧依存特性である。特性線Ｈ１，Ｈ２の交差箇所か
ら右側の領域Ｐ１は、不動作領域とされ、この領域Ｐ１
では遅延回路での遅延時間が短すぎるため、ワード線駆
動によってメモリセルデータが確定するよりも早くセン
スアンプ１５等が動作することになる。そのようなタイ
ミング不整合を避けるため、図２の特性線Ｈ３で示され
るように、遅延回路での遅延時間を予め大きく設定して
おき、少なくともＲＯＭ３４の動作が保証される範囲内
では、電源電圧が高くなった場合でも、タイミング的に
不動作領域Ｐ１を避ける必要がある。このことは、電源
電圧が比較的低い場合を考えると、十分過ぎる動作マー
ジンのためにＲＯＭ３４のアクセス時間が長くなること
を意味する。

【００５１】それに対して、本実施形態では、図１に示
されるように、ｐチャンネル型ＭＯＳトランジスタＰ１
１とｎチャンネル型ＭＯＳトランジスタＮ１３との間に
デプレッションタイプのｎチャンネル型ＭＯＳトランジ
スタＮ１２とを設け、このｎチャンネル型ＭＯＳトラン
ジスタＮ１２のゲート電極とソース電極とを結合するこ
とで、ｎチャンネル型ＭＯＳトランジスタＮ１２を飽和
領域で動作させるようにしているので、回路的にはこの
ＭＯＳトランジスタＮ１２のしきい値電圧で制御された
ドレイン電流が流れるようになる。このため、インバー
タＶ５０の論理しきい値は、電源電圧を変化させてもあ
まり変化しない。つまり、デプレッションタイプのＭＯ
ＳトランジスタＮ１２を設けることで、インバータＶ５
０の論理しきい値の電圧依存性を小さくすることができ
る。この結果、遅延回路での遅延時間の電圧依存性は、
図３において、特性線Ｈ５で示されるようになり、特性
線Ｈ１（ワード線駆動系での信号遅延の電圧依存性）の
変化に沿ったものとされる。そのように遅延回路ＵＤ１
での電圧依存性を、ワード線での電圧依存性に近づける
ことができるので、図４に示される場合のように、不動
作領域Ｐ１を避けるために、遅延回路の遅延量を大きく
設定する必要が無くなる。そのため、時定数回路（Ｃ，
Ｒ）の定数設定においては、適切な動作マージンの設定
により、電源電圧が比較的低い場合の無駄な動作マージ
ンが排除されるので、結果的にＲＯＭ３４のアクセスタ
イムの短縮が可能とされる。

【００５２】上記実施形態によれば、以下の作用効果を
得ることができる。

【００５３】（１）ｐチャンネル型ＭＯＳトランジスタ
Ｐ１１とｎチャンネル型ＭＯＳトランジスタＮ１３との
間にデプレッションタイプのｎチャンネル型ＭＯＳトラ
ンジスタＮ１２とを設け、このｎチャンネル型ＭＯＳト
ランジスタＮ１２のゲート電極とソース電極とを結合す
ることで、ｎチャンネル型ＭＯＳトランジスタＮ１２を
飽和領域で動作させることにより、インバータＶ５０の
論理しきい値の電源電圧依存性を低下させることがで
き、遅延回路ＤＬ１〜ＤＬ３での遅延時間の電圧依存性
は、図３に示されるように、ワード線での信号遅延の電
圧依存性に沿ったものとされる。そのように遅延回路Ｄ
Ｌ１〜ＤＬ３での電圧依存性を、ワード線での電圧依存
性に近づけることができるので、図４に示される場合の
ように、不動作領域Ｐ１を避けるために、遅延回路の遅
延量を大きく設定する必要が無くなり、それによって、
電源電圧が比較的低い場合の無駄な動作マージンが排除
され、ＲＯＭ３４のアクセスタイムの短縮が可能とされ
る。

【００５４】（２）抵抗Ｒ及びキャパシタＣから成る時
定数回路を基本に遅延回路の単位遅延回路ＵＤ１〜ＵＤ
１３を構成するようにしたので、比較的少ない回路素子
をもって所望の遅延時間を有する遅延回路を実現するこ
とができる。また、時定数回路を形成するキャパシタＣ
は、メモリセルアレイ１１を形成するワード線の負荷容
量と同等の材料によって形成することができるので、各
遅延回路の遅延時間の相対的なプロセスばらつきが、十
分に抑制される。この結果、上記実施形態では、相応し
て内部制御信号のタイミングマージンを小さくすること
ができるため、マスクＲＯＭの低コスト化を図りつつ、
アクセスタイムの短縮を推進できる。

【００５５】（３）上記のようにアクセスタイムの短縮
化が可能とされることにより、そのようなマスクＲＯＭ
が、図５に示されるデータ処理装置のＲＯＭ３４に適用
される場合には、メモリセルに書込まれたプログラムを
高速で読出すことができるので、データ処理装置での処
理の高速化を図ることができる。

【００５６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５７】例えば、上記実施形態では、デプレッショ
ンタイプのｎチャンネル型ＭＯＳトランジスタＮ１２の
ゲート電極とソース電極とを短絡するようにしたが、ゲ
ート電極に、図示されない低電圧電源回路で発生された
基準電圧をｎチャンネル型ＭＯＳトランジスタＮ１２に
供給ことによって、インバータＶ５０の論理しきい値の
電源電圧依存性を低下させて、遅延回路の電圧依存性を
低下させることができるので、上記実施形態と同様の作
用効果を得ることができる。また、上記実施形態では、
キャパシタＣと抵抗Ｒとによって時定数回路を形成した
が、それに限定されるものではない。例えば、ＣＭＯＳ
トランジスタの多段結合により、時定数回路を形成する
ようにしても良い。

【００５８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるデータ
処理装置に含まれるＲＯＭに適用した場合について説明
したが、本発明はそれに限定さされるものではなく、各
種半導体記憶装置に適用することができる。また、シン
グルチップマイクロコンピュータ等に内蔵される半導体
集積回路にも適用することができる。

【００５９】本発明は、少なくとも入力された信号を遅
延させる遅延回路を含むことを条件に適用することがで
きる。

【００６０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６１】すなわち、高電位側電源に結合された第１
トランジスタと、低電位側電源に結合された第２トラン
ジスタと、上記第１トランジスタと上記第２トランジス
タとの間に介在されたデプレッションタイプ・トランジ
スタとを含んで遅延回路のインバータを形成することに
より、遅延回路での遅延時間の電圧依存性を、ワード線
駆動系の信号遅延の電圧依存性に整合されることで、不
必要なタイミングマージンの削減が可能とされ、それに
よって半導体記憶装置のアクセスタイムの短縮を図るこ
とができる。また、そのような半導体記憶装置を含むデ
ータ処理装置を適用することができる。その場合におい
て、半導体記憶装置のアクセスタイムが短縮されること
により、データ処理装置での処理時間の短縮を図ること
ができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一実施形態で
あるＲＯＭに含まれる単位遅延回路の構成例回路図であ
る。

【図２】上記単位遅延回路の比較対照とされる構成の回
路図である。

【図３】図１に示される回路を採用した場合の電圧依存
特性図である。

【図４】図２に示される回路を採用した場合の電圧依存
特性図である。

【図５】本発明にかかる半導体記憶装置を含むデータ処
理装置の全体的な構成例ブロック図である。

【図６】上記ＲＯＭの構成例ブロック図である。

【図７】上記ＲＯＭに含まれるメモリセルアレイの構成
例回路図である。

【図８】上記ＲＯＭの動作タイミング図である。

【図９】上記ＲＯＭに含まれるタイミング発生回路の構
成例回路図である。

【符号の説明】

１０タイミング発生回路１１メモリセルアレイ１２Ｘアドレスバッファ１３Ｘアドレスデコーダ１４出力バッファ１５センスアンプ１６Ｙスイッチ１７Ｙアドレスデコーダ１８Ｙアドレスバッファ１９アドレス遷移検出回路３１ＣＰＵ３２ＳＤＲＡＭ３３ＳＲＡＭ３４ＲＯＭ３５周辺装置制御部３６表示系３８外部記憶装置３９キーボード４０ＣＲＴディスプレイＵＤ１〜ＵＤ１３単位遅延回路ＤＬ１〜ＤＬ３遅延回路Ｐ１１ｎチャンネル型ＭＯＳトランジスタＮ１２デプレッションタイプのｎチャンネル型ＭＯＳ
トランジスタＮ１３ｎチャンネル型ＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村靖宏東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者深澤真一東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルが配列されて成るメモ
リセルアレイと、入力された信号を遅延させる遅延回路
とを含み、上記メモリセルアレイからのデータ読出し動
作の制御信号を上記遅延回路で形成する半導体記憶装置
において、上記遅延回路は、高電位側電源に結合された第１トラン
ジスタと、低電位側電源に結合された第２トランジスタと、上記第１トランジスタと上記第２トランジスタとの間に
介在されたデプレッションタイプ・トランジスタとを含
んで成るインバータとを備えたことを特徴とする半導体
記憶装置。
【請求項２】複数のメモリセルが配列されて成るメモ
リセルアレイと、上記メモリセルアレイの記憶データを
読出すためのデータ読出し系と、入力アドレスの遷移を
検出するためのアドレス遷移検出回路と、上記アドレス
遷移検出回路の検出信号に基づいて上記データ読出し系
の動作制御信号を生成するための遅延回路とを含む半導
体記憶装置において、上記遅延回路は、高電位側電源に結合された第１トラン
ジスタと、低電位側電源に結合された第２トランジスタと、上記第１トランジスタと上記第２トランジスタとの間に
介在されたデプレッションタイプ・トランジスタとを含
んで成るインバータを備えたことを特徴とする半導体記
憶装置。
【請求項３】複数のメモリセルが配列されて成るメモ
リセルアレイと、上記メモリセルアレイの記憶データを
読み出しためのデータ読出し系と、入力アドレスの遷移
を検出するためのアドレス遷移検出回路と、上記アドレ
ス遷移検出回路の検出信号に基づいて上記データ読出し
系の動作制御信号を生成するための遅延回路とを含む半
導体記憶装置において、上記遅延回路は、キャパシタ及び抵抗が結合されて成る
時定数回路と、上記時定数回路の出力信号を反転するインバータとを備
え、上記インバータは、高電位側電源に結合された第１トラ
ンジスタと、低電位側電源に結合された第２トランジスタと、上記第１トランジスタと上記第２トランジスタとの間に
介在されたデプレッションタイプ・トランジスタとを含
んで成ることを特徴とする半導体記憶装置。
【請求項４】上記デプレッションタイプ・トランジス
タは、ゲート電極とソース電極とが短絡されて、飽和領
域で動作される請求項１乃至３のいずれか１項記載の半
導体記憶装置。
【請求項５】請求項１乃至４のいずれか１項記載の半
導体記憶装置と、それをアクセス可能な中央処理装置と
を含んで成るデータ処理装置。