JPH09252058A - 半導体記憶装置の製造方法および半導体記憶装置 - Google Patents
半導体記憶装置の製造方法および半導体記憶装置Info
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- JPH09252058A JPH09252058A JP8059309A JP5930996A JPH09252058A JP H09252058 A JPH09252058 A JP H09252058A JP 8059309 A JP8059309 A JP 8059309A JP 5930996 A JP5930996 A JP 5930996A JP H09252058 A JPH09252058 A JP H09252058A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ２つのコントロールゲート電極間を近づけ、
集積度を高くする。 【解決手段】 フィールド酸化膜１９の上に、コントロ
ールゲート電極１２を形成する。レジスト３１でソース
領域以外の部分を覆い、コントロールゲート電極１２を
マスクとしてエッチングする。フィールド酸化膜１９の
うちコントロールゲート電極１２の内側部分に、凹部２
０が形成される。イオン注入により、ソース領域４ｂを
形成する。レジスト３１を除去し、コントロールゲート
電極１２をマスクとして不純物を打込み、ドレイン３、
ソース４を形成する。コントロールゲート電極１２の下
部周辺領域のうち、フィールド酸化膜１９に挟まれたソ
ース領域に隣接する領域における素子分離領域が一部削
除されて、ソース領域が形成される。
集積度を高くする。 【解決手段】 フィールド酸化膜１９の上に、コントロ
ールゲート電極１２を形成する。レジスト３１でソース
領域以外の部分を覆い、コントロールゲート電極１２を
マスクとしてエッチングする。フィールド酸化膜１９の
うちコントロールゲート電極１２の内側部分に、凹部２
０が形成される。イオン注入により、ソース領域４ｂを
形成する。レジスト３１を除去し、コントロールゲート
電極１２をマスクとして不純物を打込み、ドレイン３、
ソース４を形成する。コントロールゲート電極１２の下
部周辺領域のうち、フィールド酸化膜１９に挟まれたソ
ース領域に隣接する領域における素子分離領域が一部削
除されて、ソース領域が形成される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関するものであり、特に、集積度の向上に関する。
関するものであり、特に、集積度の向上に関する。
【０００２】
【従来技術およびその課題】従来の不揮発性メモリにつ
いて図７、８を用いて説明する。図７Ａは不揮発性メモ
リ３５の平面図である。図７Ｂは図７ＡにおけるＡ−Ａ
断面を示す要部断面図である。
いて図７、８を用いて説明する。図７Ａは不揮発性メモ
リ３５の平面図である。図７Ｂは図７ＡにおけるＡ−Ａ
断面を示す要部断面図である。
【０００３】不揮発性メモリ３５においては、図７Ｂに
示すように、フローティングゲート電極１１に電子を注
入又は、引き抜くことによって記憶状態を変化させる素
子である。各素子のソース領域は、図７Ａ、Ｂに示すよ
うに連続的に接続されている。図８に、図７Ａにおける
Ｂ−Ｂ断面を示す。
示すように、フローティングゲート電極１１に電子を注
入又は、引き抜くことによって記憶状態を変化させる素
子である。各素子のソース領域は、図７Ａ、Ｂに示すよ
うに連続的に接続されている。図８に、図７Ａにおける
Ｂ−Ｂ断面を示す。
【０００４】このように各素子は、フィールド酸化膜１
９にて素子分離が行われており、フローティングゲート
電極１１は、かかるフィールド酸化膜１９の上に一部形
成されている。また、コントロールゲート電極１２はワ
ードラインとして、フィールド酸化膜１９の上に渡って
連続的に形成されている。
９にて素子分離が行われており、フローティングゲート
電極１１は、かかるフィールド酸化膜１９の上に一部形
成されている。また、コントロールゲート電極１２はワ
ードラインとして、フィールド酸化膜１９の上に渡って
連続的に形成されている。
【０００５】かかる不揮発性メモリ３５においては、コ
ントロールゲート電極１２をマスクとして、イオン注入
することによってソース領域を形成している。したがっ
て、膜厚部分のフィールド酸化膜１９の下にはソース領
域を形成することができない。このため、隣接するコン
トロールゲートの間隔をある程度離さないと（距離β
２）、ワードラインを形成することができない。
ントロールゲート電極１２をマスクとして、イオン注入
することによってソース領域を形成している。したがっ
て、膜厚部分のフィールド酸化膜１９の下にはソース領
域を形成することができない。このため、隣接するコン
トロールゲートの間隔をある程度離さないと（距離β
２）、ワードラインを形成することができない。
【０００６】また、マスクのアライメントズレを考慮す
ると、さらに、距離β１だけ余裕が必要となる。すなわ
ちコントロールゲート電極１２の位置がずれた場合に、
その分だけソース４の幅も狭くなる。これを防止するた
めに、マスクずれの分だけマージンを取る必要があっ
た。
ると、さらに、距離β１だけ余裕が必要となる。すなわ
ちコントロールゲート電極１２の位置がずれた場合に、
その分だけソース４の幅も狭くなる。これを防止するた
めに、マスクずれの分だけマージンを取る必要があっ
た。
【０００７】さらに、この様に、隣接するコントロール
ゲートの間隔を大きくすると、表面を覆うパッシベーシ
ョン膜に段差ができて、断線等の問題が生ずるおそれが
ある。
ゲートの間隔を大きくすると、表面を覆うパッシベーシ
ョン膜に段差ができて、断線等の問題が生ずるおそれが
ある。
【０００８】本発明は、半導体装置において、集積率を
向上させると共に、保護膜を平坦化することを目的とす
る。詳しくは、ソース領域が拡散領域として連続的に各
素子間が接続されている半導体装置において、集積度を
高くすると共に、保護膜を平坦化することを目的とす
る。さらに詳しくは、ソース領域が拡散領域として連続
的に各素子間が接続されている半導体装置において、各
素子を連続する連続電極間の距離を小さくすることによ
り、集積度を高くすると共に、保護膜を平坦化すること
を目的とする。
向上させると共に、保護膜を平坦化することを目的とす
る。詳しくは、ソース領域が拡散領域として連続的に各
素子間が接続されている半導体装置において、集積度を
高くすると共に、保護膜を平坦化することを目的とす
る。さらに詳しくは、ソース領域が拡散領域として連続
的に各素子間が接続されている半導体装置において、各
素子を連続する連続電極間の距離を小さくすることによ
り、集積度を高くすると共に、保護膜を平坦化すること
を目的とする。
【０００９】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、第１導電型の基板表面にフィールド酸
化膜を形成して、素子形成領域と素子分離領域に分割す
る素子分離工程、前記素子分離領域上を複数の素子形成
領域に渡って連続する連続電極を形成する電極形成工
程、前記連続電極をマスクとして、前記基板表面に、第
２導電型の拡散領域を形成する拡散領域形成工程、を備
えた半導体記憶装置の製造方法において、前記拡散領域
形成工程の前に、前記連続電極をマスクとして、前記フ
ィールド酸化膜の一部をエッチングすること、を特徴と
する。
置の製造方法は、第１導電型の基板表面にフィールド酸
化膜を形成して、素子形成領域と素子分離領域に分割す
る素子分離工程、前記素子分離領域上を複数の素子形成
領域に渡って連続する連続電極を形成する電極形成工
程、前記連続電極をマスクとして、前記基板表面に、第
２導電型の拡散領域を形成する拡散領域形成工程、を備
えた半導体記憶装置の製造方法において、前記拡散領域
形成工程の前に、前記連続電極をマスクとして、前記フ
ィールド酸化膜の一部をエッチングすること、を特徴と
する。
【００１０】請求項２の半導体記憶装置は、半導体基板
内の素子形成領域に半導体記憶素子を行方向および列方
向にマトリックス配置するとともに、行方向にて隣接す
る半導体記憶素子の第１拡散領域が一体として列方向に
連続形成されており、前記列方向に連続形成された連続
電極によって前記各半導体記憶素子の電極を構成する半
導体記憶装置において、前記電極の下部周辺領域のう
ち、前記素子形成領域以外の領域内でかつ、前記第１拡
散領域に隣接する領域における素子分離領域が一部削除
されており、当該削除部分にも前記第１拡散領域が形成
されていることを特徴とする。
内の素子形成領域に半導体記憶素子を行方向および列方
向にマトリックス配置するとともに、行方向にて隣接す
る半導体記憶素子の第１拡散領域が一体として列方向に
連続形成されており、前記列方向に連続形成された連続
電極によって前記各半導体記憶素子の電極を構成する半
導体記憶装置において、前記電極の下部周辺領域のう
ち、前記素子形成領域以外の領域内でかつ、前記第１拡
散領域に隣接する領域における素子分離領域が一部削除
されており、当該削除部分にも前記第１拡散領域が形成
されていることを特徴とする。
【００１１】
【作用および発明の効果】請求項１の半導体記憶装置の
製造方法においては、前記拡散領域形成工程の前に、前
記連続電極をマスクとして、前記フィールド酸化膜の一
部をエッチングする。したがって、前記電極の下部周辺
領域のうち、前記素子形成領域以外の領域内でかつ、前
記第１拡散領域に隣接する領域における素子分離領域が
削除される。この後、前記連続電極をマスクとして、前
記第２導電領域を形成することにより、前記素子分離領
域においても、前記連続電極の近傍まで前記第２導電領
域を形成することができる。したがって、その分だけ、
前記第２導電領域を介して隣接する連続電極間の間隔を
狭くすることができる。これにより、集積度を高くする
とともに、形成する保護膜を平滑化することができる。
製造方法においては、前記拡散領域形成工程の前に、前
記連続電極をマスクとして、前記フィールド酸化膜の一
部をエッチングする。したがって、前記電極の下部周辺
領域のうち、前記素子形成領域以外の領域内でかつ、前
記第１拡散領域に隣接する領域における素子分離領域が
削除される。この後、前記連続電極をマスクとして、前
記第２導電領域を形成することにより、前記素子分離領
域においても、前記連続電極の近傍まで前記第２導電領
域を形成することができる。したがって、その分だけ、
前記第２導電領域を介して隣接する連続電極間の間隔を
狭くすることができる。これにより、集積度を高くする
とともに、形成する保護膜を平滑化することができる。
【００１２】また、前記素子分離領域および前記素子形
成領域における前記第２導電領域の行方向の幅をほぼ一
定にすることができる。これにより、第２導電領域の設
計が容易となる。
成領域における前記第２導電領域の行方向の幅をほぼ一
定にすることができる。これにより、第２導電領域の設
計が容易となる。
【００１３】請求項２の半導体記憶装置においては、前
記前記列方向に連続形成された電極の下部周辺領域のう
ち、前記素子形成領域以外の領域内でかつ、前記第１拡
散領域に隣接する領域における素子分離領域が一部削除
されて、第１拡散領域が形成されている。したがって、
前記素子分離領域においても、前記電極の近傍まで前記
第１拡散領域を形成することができる。したがって、そ
の分だけ、前記第１拡散領域を介して隣接する電極間の
間隔を狭くすることができる。これにより、集積度を高
くするとともに、その上に形成する保護膜を平滑化する
ことができる。
記前記列方向に連続形成された電極の下部周辺領域のう
ち、前記素子形成領域以外の領域内でかつ、前記第１拡
散領域に隣接する領域における素子分離領域が一部削除
されて、第１拡散領域が形成されている。したがって、
前記素子分離領域においても、前記電極の近傍まで前記
第１拡散領域を形成することができる。したがって、そ
の分だけ、前記第１拡散領域を介して隣接する電極間の
間隔を狭くすることができる。これにより、集積度を高
くするとともに、その上に形成する保護膜を平滑化する
ことができる。
【００１４】
【発明の実施の形態】図面を用いて、本発明にかかる半
導体記憶装置である不揮発性メモリ１の製造方法につい
て説明する。まず、図１Ａ、Ｂに示すように基板２の一
部に、フィールド酸化膜１９を形成する。つぎに、図１
Ｃ、Ｄに示すようにフィールド酸化膜１９の上に、フロ
ーティングゲート電極１１およびコントロールゲート電
極１２を形成する。
導体記憶装置である不揮発性メモリ１の製造方法につい
て説明する。まず、図１Ａ、Ｂに示すように基板２の一
部に、フィールド酸化膜１９を形成する。つぎに、図１
Ｃ、Ｄに示すようにフィールド酸化膜１９の上に、フロ
ーティングゲート電極１１およびコントロールゲート電
極１２を形成する。
【００１５】つぎに、図２Ａ、Ｂに示すように、レジス
ト３１でソース領域以外の部分を覆い、異方性エッチン
グを行う。これにより、コントロールゲート電極１２を
マスクとして、フィールド酸化膜１９の一部がエッチン
グされる。これにより、フィールド酸化膜１９のうちコ
ントロールゲート電極１２の内側部分に、凹部２０が形
成され、シリコン面が露出する。
ト３１でソース領域以外の部分を覆い、異方性エッチン
グを行う。これにより、コントロールゲート電極１２を
マスクとして、フィールド酸化膜１９の一部がエッチン
グされる。これにより、フィールド酸化膜１９のうちコ
ントロールゲート電極１２の内側部分に、凹部２０が形
成され、シリコン面が露出する。
【００１６】この状態で、Ｎ型不純物をイオン注入し、
図２Ｃに示すように、Ｎ-型のソース領域４ｂを形成す
る。つぎにレジスト３１を除去した後、コントロールゲ
ート電極１２をマスクとしてＮ型不純物を打込む。これ
により、ドレイン３、ソース４が形成される。
図２Ｃに示すように、Ｎ-型のソース領域４ｂを形成す
る。つぎにレジスト３１を除去した後、コントロールゲ
ート電極１２をマスクとしてＮ型不純物を打込む。これ
により、ドレイン３、ソース４が形成される。
【００１７】その後、図３Ａ、Ｂに示すようにパッシベ
ーション膜１６を堆積させる。開口部を形成した後、ド
レイン３を接続するアルミ配線を形成する（図示せ
ず）。
ーション膜１６を堆積させる。開口部を形成した後、ド
レイン３を接続するアルミ配線を形成する（図示せ
ず）。
【００１８】このようにして、図３Ａ，Ｂに示すような
不揮発性メモリ１が形成される。
不揮発性メモリ１が形成される。
【００１９】図３Ａに示すように、不揮発性メモリ１に
おいては、半導体基板内のアクティブ領域（素子形成領
域）に半導体記憶素子を行方向および列方向にマトリッ
クス配置される。さらに、行方向にて隣接する半導体記
憶素子のソース領域が、一体として列方向に連続形成さ
れている。また、連続電極であるコントロールゲート電
極１２も、列方向に連続形成されている。
おいては、半導体基板内のアクティブ領域（素子形成領
域）に半導体記憶素子を行方向および列方向にマトリッ
クス配置される。さらに、行方向にて隣接する半導体記
憶素子のソース領域が、一体として列方向に連続形成さ
れている。また、連続電極であるコントロールゲート電
極１２も、列方向に連続形成されている。
【００２０】なお、図３Ｂは図３ＡにおけるＺ−Ｚ断面
である。このように、コントロールゲート電極１２の下
部周辺領域のうち、フィールド酸化膜１９に挟まれたソ
ース領域に隣接する領域における素子分離領域が一部削
除されて、第１拡散層であるソース領域が形成される。
これにより、素子形成領域におけるソース領域４を小さ
くできる。すなわち、２つのコントロールゲート電極間
の距離αをその分だけ近づけることができ、集積度を高
くすることができる。
である。このように、コントロールゲート電極１２の下
部周辺領域のうち、フィールド酸化膜１９に挟まれたソ
ース領域に隣接する領域における素子分離領域が一部削
除されて、第１拡散層であるソース領域が形成される。
これにより、素子形成領域におけるソース領域４を小さ
くできる。すなわち、２つのコントロールゲート電極間
の距離αをその分だけ近づけることができ、集積度を高
くすることができる。
【００２１】又、距離αを小さくすることによって、図
４Ｂに示すようにパッシベーション膜１６の平坦化を図
ることもできる。
４Ｂに示すようにパッシベーション膜１６の平坦化を図
ることもできる。
【００２２】また、図４Ａは図３ＡにおけるＹ−Ｙ断面
である。このように、ソース領域は、図１Ａ上下方向に
均等な幅で形成されている。したがって、所望のソース
抵抗の半導体装置を容易に提供できる。
である。このように、ソース領域は、図１Ａ上下方向に
均等な幅で形成されている。したがって、所望のソース
抵抗の半導体装置を容易に提供できる。
【００２３】さらに、半導体記憶装置１においては、ソ
ース４の幅は、コントロールゲート電極１２とコントロ
ールゲート電極１２の幅で決定される。したがって、マ
スクずれが生じた場合であっても、幅は一定に保たれ
る。
ース４の幅は、コントロールゲート電極１２とコントロ
ールゲート電極１２の幅で決定される。したがって、マ
スクずれが生じた場合であっても、幅は一定に保たれ
る。
【００２４】また、コントロールゲート電極１２をマス
クとして、エッチングすることによって当該エッチング
した部分をソース４として用いることができ、マスクず
れのマージン分を考慮する必要がなくなるので集積度の
高い半導体装置を提供することができる。
クとして、エッチングすることによって当該エッチング
した部分をソース４として用いることができ、マスクず
れのマージン分を考慮する必要がなくなるので集積度の
高い半導体装置を提供することができる。
【００２５】また、ソース４の幅が従来と異なり図１Ａ
の上下方向に一定の幅となる。したがって、ソース領域
の抵抗をより減らすことも可能となる。
の上下方向に一定の幅となる。したがって、ソース領域
の抵抗をより減らすことも可能となる。
【００２６】このように本実施形態においては、フィー
ルド酸化膜の一部をコントロールゲート電極１２をマス
クとしてエッチングすることによって、アクティブ領域
として用いることができる。
ルド酸化膜の一部をコントロールゲート電極１２をマス
クとしてエッチングすることによって、アクティブ領域
として用いることができる。
【００２７】なお、図３Ａにおいて、ハッチング表示を
行っているが、これは各領域間の区別を明確にするため
であって、断面を示すものではない。
行っているが、これは各領域間の区別を明確にするため
であって、断面を示すものではない。
【００２８】上記実施形態においては、列方向に連続す
るソースラインを形成する可能なようにフィールド酸化
膜１９を形成したが、フィールド酸化膜１９の一部をコ
ントロールゲート電極１２を用いて、エッチングするこ
とにより、列方向に連続するソースラインを形成するよ
うにしてもよい。この場合の製造工程について、図５、
図６を用いて説明する。
るソースラインを形成する可能なようにフィールド酸化
膜１９を形成したが、フィールド酸化膜１９の一部をコ
ントロールゲート電極１２を用いて、エッチングするこ
とにより、列方向に連続するソースラインを形成するよ
うにしてもよい。この場合の製造工程について、図５、
図６を用いて説明する。
【００２９】まず、図５Ａ、Ｂに示すように基板２の一
部に、フィールド酸化膜１９を形成して、素子分離を行
なう。つぎに、図５Ｃ、Ｄに示すようにフィールド酸化
膜１９の上に、フローティングゲート電極１１およびコ
ントロールゲート電極１２を形成する。
部に、フィールド酸化膜１９を形成して、素子分離を行
なう。つぎに、図５Ｃ、Ｄに示すようにフィールド酸化
膜１９の上に、フローティングゲート電極１１およびコ
ントロールゲート電極１２を形成する。
【００３０】つぎに、図６Ａ、Ｂに示すように、レジス
ト３１でソース領域以外の部分を覆い、異方性エッチン
グを行う。これにより、コントロールゲート電極１２を
マスクとして、フィールド酸化膜１９の一部がエッチン
グされる。これにより、フィールド酸化膜１９のうちコ
ントロールゲート電極１２の内側のフィールド酸化膜が
除去され、凹部２２が形成されて、その部分のシリコン
面２ａが露出する。
ト３１でソース領域以外の部分を覆い、異方性エッチン
グを行う。これにより、コントロールゲート電極１２を
マスクとして、フィールド酸化膜１９の一部がエッチン
グされる。これにより、フィールド酸化膜１９のうちコ
ントロールゲート電極１２の内側のフィールド酸化膜が
除去され、凹部２２が形成されて、その部分のシリコン
面２ａが露出する。
【００３１】この状態で、Ｎ型不純物をイオン注入し、
図６Ｃに示すように、Ｎ-型のソース領域４ｂを形成す
る。後は、第１実施形態と同様にして、完成する。
図６Ｃに示すように、Ｎ-型のソース領域４ｂを形成す
る。後は、第１実施形態と同様にして、完成する。
【００３２】このようにしてソースラインを形成するこ
とにより、第１実施形態の不揮発性メモリと比べてメモ
リセルサイズをより縮小することができる。また、ソー
スライン寸法のばらつきを押え、電気特性の安定化を図
ることができる。
とにより、第１実施形態の不揮発性メモリと比べてメモ
リセルサイズをより縮小することができる。また、ソー
スライン寸法のばらつきを押え、電気特性の安定化を図
ることができる。
【００３３】なお、上記実施形態においては、フラッシ
ュメモリに適応した場合について説明したが、コントロ
ールゲート電極および拡散ソース領域を有する半導体装
置であればどのようなものにも応用することができる。
すなわち、半導体基板内の素子形成領域に半導体記憶素
子を行方向および列方向にマトリックス配置するととも
に、行方向にて隣接する半導体記憶素子の第１拡散領域
が一体として列方向に連続形成された半導体記憶装置で
あれば、どの様なものにも適用することができる。
ュメモリに適応した場合について説明したが、コントロ
ールゲート電極および拡散ソース領域を有する半導体装
置であればどのようなものにも応用することができる。
すなわち、半導体基板内の素子形成領域に半導体記憶素
子を行方向および列方向にマトリックス配置するととも
に、行方向にて隣接する半導体記憶素子の第１拡散領域
が一体として列方向に連続形成された半導体記憶装置で
あれば、どの様なものにも適用することができる。
【図１】不揮発性メモリ１の製造方法を説明する製造工
程図である。
程図である。
【図２】不揮発性メモリ１の製造方法を説明する製造工
程図である。
程図である。
【図３】不揮発性メモリ１の平面図およびＺ−Ｚ断面を
示す図である。
示す図である。
【図４】不揮発性メモリ１のＹ−Ｙ断面およびＸ−Ｘ断
面を示す図である。
面を示す図である。
【図５】他の実施形態の製造方法を説明する製造工程図
である。
である。
【図６】他の実施形態の製造方法を説明する製造工程図
である。
である。
【図７】従来の不揮発性メモリ３５を示す平面図および
Ａ−Ａ断面図である。
Ａ−Ａ断面図である。
【図８】図７ＡにおけるＢ−Ｂ断面図である。
２・・・・基板 ３・・・・ドレイン領域 ４・・・・ソース領域 １１・・・フローティングゲート電極 １２・・・コントロールゲート電極 １９・・・フィールド酸化膜 ２０・・・凹部
Claims (2)
- 【請求項１】第１導電型の基板表面にフィールド酸化膜
を形成して、素子形成領域と素子分離領域に分割する素
子分離工程、 前記素子分離領域上を複数の素子形成領域に渡って連続
する連続電極を形成する電極形成工程、 前記連続電極をマスクとして、前記基板表面に、第２導
電型の拡散領域を形成する拡散領域形成工程、 を備えた半導体記憶装置の製造方法において、 前記拡散領域形成工程の前に、前記連続電極をマスクと
して、前記フィールド酸化膜の一部をエッチングするこ
と、 を特徴とする半導体記憶装置の製造方法。 - 【請求項２】半導体基板内の素子形成領域に半導体記憶
素子を行方向および列方向にマトリックス配置するとと
もに、行方向にて隣接する半導体記憶素子の第１拡散領
域が一体として列方向に連続形成されており、前記列方
向に連続形成された連続電極によって前記各半導体記憶
素子の電極を構成する半導体記憶装置において、 前記電極の下部周辺領域のうち、前記素子形成領域以外
の領域内でかつ、前記第１拡散領域に隣接する領域にお
ける素子分離領域が一部削除されており、当該削除部分
にも前記第１拡散領域が形成されていること、 を特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059309A JPH09252058A (ja) | 1996-03-15 | 1996-03-15 | 半導体記憶装置の製造方法および半導体記憶装置 |
| US08/814,969 US5869862A (en) | 1996-03-15 | 1997-03-11 | High integration semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059309A JPH09252058A (ja) | 1996-03-15 | 1996-03-15 | 半導体記憶装置の製造方法および半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005177870A Division JP2005317992A (ja) | 2005-06-17 | 2005-06-17 | 半導体記憶装置の製造方法および半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252058A true JPH09252058A (ja) | 1997-09-22 |
Family
ID=13109651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8059309A Withdrawn JPH09252058A (ja) | 1996-03-15 | 1996-03-15 | 半導体記憶装置の製造方法および半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5869862A (ja) |
| JP (1) | JPH09252058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543637B1 (ko) * | 1998-12-29 | 2006-03-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100600330B1 (ko) * | 1999-06-23 | 2006-07-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 웰 픽업 형성방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127161A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| US5248891A (en) * | 1988-03-25 | 1993-09-28 | Hiroshi Takato | High integration semiconductor device |
| US5556799A (en) * | 1995-11-13 | 1996-09-17 | United Microelectronics Corporation | Process for fabricating a flash EEPROM |
-
1996
- 1996-03-15 JP JP8059309A patent/JPH09252058A/ja not_active Withdrawn
-
1997
- 1997-03-11 US US08/814,969 patent/US5869862A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543637B1 (ko) * | 1998-12-29 | 2006-03-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100600330B1 (ko) * | 1999-06-23 | 2006-07-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 웰 픽업 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5869862A (en) | 1999-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A761 | Written withdrawal of application |
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