JPH09252191A - 回路基板装置 - Google Patents
回路基板装置Info
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- JPH09252191A JPH09252191A JP8057856A JP5785696A JPH09252191A JP H09252191 A JPH09252191 A JP H09252191A JP 8057856 A JP8057856 A JP 8057856A JP 5785696 A JP5785696 A JP 5785696A JP H09252191 A JPH09252191 A JP H09252191A
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- Japan
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- circuit board
- reference potential
- circuit
- composite element
- semiconductor chip
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
Landscapes
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】金属製シールドケースを用いることなく、小型
で軽量なシールド効果に優れた回路基板装置を提供す
る。 【解決手段】半導体チップ１１に形成された複数の回路
ブロック１２Ａ〜１２Ｃ間に配置された基準電位パター
ン１３上に、接続パッド１４を設けて回路基板との電気
的な接続を行うとともに、回路ブロック１２Ａ〜１２Ｃ
の上側には半導体チップ１１のシリコンにより、下側は
基準電位層２１ド層を形成しているため、回路ブロック
１２Ａ〜１２Ｃを囲む形でシールドすることができる。
で軽量なシールド効果に優れた回路基板装置を提供す
る。 【解決手段】半導体チップ１１に形成された複数の回路
ブロック１２Ａ〜１２Ｃ間に配置された基準電位パター
ン１３上に、接続パッド１４を設けて回路基板との電気
的な接続を行うとともに、回路ブロック１２Ａ〜１２Ｃ
の上側には半導体チップ１１のシリコンにより、下側は
基準電位層２１ド層を形成しているため、回路ブロック
１２Ａ〜１２Ｃを囲む形でシールドすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、特に高周波用に
好適なシールド機能を備えた回路基板装置に関する。
好適なシールド機能を備えた回路基板装置に関する。
【０００２】
【従来の技術】近年、高度情報化社会の進展に伴い、通
信分野においては携帯電話等の移動通信機器が急速に普
及し、またデータ通信や画像通信が発展してきた。これ
らは、今後ますます高速・高機能化、高周波化が進むこ
とが予想され、また機器の小型化も急速に進むと考えら
れる。
信分野においては携帯電話等の移動通信機器が急速に普
及し、またデータ通信や画像通信が発展してきた。これ
らは、今後ますます高速・高機能化、高周波化が進むこ
とが予想され、また機器の小型化も急速に進むと考えら
れる。
【０００３】このような機器の小型化に伴い、回路のＩ
Ｃ化やモジュール化も、当然のことならさらに進んでい
くことが予想されるが、例えば半導体チップの場合、１
つのチップ内に複数の回路ブロックを搭載させること
で、より小型化を実現することが可能となる。
Ｃ化やモジュール化も、当然のことならさらに進んでい
くことが予想されるが、例えば半導体チップの場合、１
つのチップ内に複数の回路ブロックを搭載させること
で、より小型化を実現することが可能となる。
【０００４】例えば、図６にテレビ用チューナのブロッ
ク図を示すが、大きく分けると高周波アンプ６１、ミキ
サー６２、発振器６３の３ブロックから構成されてい
る。これらを例えば１チップ化した場合、図７に示すよ
うに１つの半導体チップ７１内に３つのブロック、すな
わち高周波アンプブロック６４、ミキサーブロック６
５、発振器ブロック６６に分けて配置されるが、それぞ
れの回路ブロック６４〜６６間での干渉を防止するた
め、例えば接地、電源等回路の基準電位パターン７２を
各回路ブロック６４〜６６間に蒸着法等により形成す
る。また、通常半導体チップ１の外周に沿って、外部と
の接続パッド７３を形成する。
ク図を示すが、大きく分けると高周波アンプ６１、ミキ
サー６２、発振器６３の３ブロックから構成されてい
る。これらを例えば１チップ化した場合、図７に示すよ
うに１つの半導体チップ７１内に３つのブロック、すな
わち高周波アンプブロック６４、ミキサーブロック６
５、発振器ブロック６６に分けて配置されるが、それぞ
れの回路ブロック６４〜６６間での干渉を防止するた
め、例えば接地、電源等回路の基準電位パターン７２を
各回路ブロック６４〜６６間に蒸着法等により形成す
る。また、通常半導体チップ１の外周に沿って、外部と
の接続パッド７３を形成する。
【０００５】このように、１つの半導体チップ内に複数
個の回路ブロックを搭載することで部品の小型化が可能
となるが、機器全体として考えた場合、この半導体チッ
プを配線基板へ実装する方法によって全体の大きさが異
なってくる。一般的に、半導体チップを最も小型に実装
する方法としては、フリップチップ実装法が用いられて
おり、図８によりその構造を説明する。なお、半導体チ
ップは図７において説明した半導体チップを用いた。
個の回路ブロックを搭載することで部品の小型化が可能
となるが、機器全体として考えた場合、この半導体チッ
プを配線基板へ実装する方法によって全体の大きさが異
なってくる。一般的に、半導体チップを最も小型に実装
する方法としては、フリップチップ実装法が用いられて
おり、図８によりその構造を説明する。なお、半導体チ
ップは図７において説明した半導体チップを用いた。
【０００６】図８に示すように、ガラエポ、アルミナ等
の絶縁基板８１上にエッチング法等により形成された銅
等の配線パターン８２を固着して回路基板８３を形成す
る。次に複数の回路ブロック８４を有し、かつ各回路ブ
ロック間に基準電位パターン７２を有する半導体チップ
７１に形成された接続パッド７３を、金等のバンプ８５
を介して回路基板８３の配線パターン８２と電気的に接
続された接続ランド８６に熱圧着法等により接続する。
の絶縁基板８１上にエッチング法等により形成された銅
等の配線パターン８２を固着して回路基板８３を形成す
る。次に複数の回路ブロック８４を有し、かつ各回路ブ
ロック間に基準電位パターン７２を有する半導体チップ
７１に形成された接続パッド７３を、金等のバンプ８５
を介して回路基板８３の配線パターン８２と電気的に接
続された接続ランド８６に熱圧着法等により接続する。
【０００７】ここで、特に高周波回路等においては、単
に部品を回路基板に実装するだけではなく、十分なノイ
ズ対策を施さなければならない。ノイズは大きく分ける
と、放射ノイズと伝導ノイズに分けられるが、それぞれ
対策は異なってくる。伝導ノイズについては、伝導経路
の把握ができればノイズフィルタ等対策は比較的容易に
行うことができるが、放射ノイズについてはノイズ発生
源の特定が難しい。一般的には、図８に示したように回
路基板全体を金属から成るシールドケース８７内に収納
する方法がとられる。
に部品を回路基板に実装するだけではなく、十分なノイ
ズ対策を施さなければならない。ノイズは大きく分ける
と、放射ノイズと伝導ノイズに分けられるが、それぞれ
対策は異なってくる。伝導ノイズについては、伝導経路
の把握ができればノイズフィルタ等対策は比較的容易に
行うことができるが、放射ノイズについてはノイズ発生
源の特定が難しい。一般的には、図８に示したように回
路基板全体を金属から成るシールドケース８７内に収納
する方法がとられる。
【０００８】しかしながら、回路基板全体のシールドは
行われているものの、半導体チップ７１に形成された複
数の回路ブロック８４間のシールドについて考えると、
同一面上に形成された基準電位パターン７２のみでのシ
ールドであり、基準電位パターン７２上の空間を通じて
互いに干渉しあい、シールドとしては不十分なものであ
った。また、金属製シールドケースを使用しているた
め、特に携帯電話等の小型電子機器においては、小型化
や軽量化の妨げとなっている。
行われているものの、半導体チップ７１に形成された複
数の回路ブロック８４間のシールドについて考えると、
同一面上に形成された基準電位パターン７２のみでのシ
ールドであり、基準電位パターン７２上の空間を通じて
互いに干渉しあい、シールドとしては不十分なものであ
った。また、金属製シールドケースを使用しているた
め、特に携帯電話等の小型電子機器においては、小型化
や軽量化の妨げとなっている。
【０００９】
【発明が解決しようとする課題】上記した従来の回路基
板装置では、１つの半導体チップ内に複数の回路ブロッ
クが搭載された場合に十分なシールド効果が得られず、
また装置の小型化・軽量化の妨げになる、という問題が
あった。
板装置では、１つの半導体チップ内に複数の回路ブロッ
クが搭載された場合に十分なシールド効果が得られず、
また装置の小型化・軽量化の妨げになる、という問題が
あった。
【００１０】この発明は、金属製シールドケースを用い
ることなく、小型で軽量なシールド効果に優れた回路基
板装置を提供する。
ることなく、小型で軽量なシールド効果に優れた回路基
板装置を提供する。
【００１１】
【課題を解決するための手段】上記した課題を解決する
ために、この発明の回路基板装置は、絶縁基板に回路パ
ターンを固着して形成した回路基板と、前記回路基板に
電気的に接続された、電波吸収または電波反射を行うた
めのシールド部材及び複数の回路ブロックを有する複合
素子と、前記複合素子内に形成された複数の回路ブロッ
ク間に配置された基準電位層と、前記基準電位層上に配
置された、前記回路基板と電気的に接続を行うための接
続パッドと、前記回路基板または該回路基板の近傍に形
成された、電波吸収または電波反射を行うためのシール
ド部材とからなることを特徴とする。
ために、この発明の回路基板装置は、絶縁基板に回路パ
ターンを固着して形成した回路基板と、前記回路基板に
電気的に接続された、電波吸収または電波反射を行うた
めのシールド部材及び複数の回路ブロックを有する複合
素子と、前記複合素子内に形成された複数の回路ブロッ
ク間に配置された基準電位層と、前記基準電位層上に配
置された、前記回路基板と電気的に接続を行うための接
続パッドと、前記回路基板または該回路基板の近傍に形
成された、電波吸収または電波反射を行うためのシール
ド部材とからなることを特徴とする。
【００１２】上記した手段により、複合素子に形成され
た複数の回路ブロック間に配置された基準電位層上に、
接続パッドを設けて回路基板との電気的な接続を行うと
ともに、複数の回路ブロックの上下にはそれぞれシール
ド層が形成されているため、各回路ブロックを基準電位
層またはシールド層に囲む形でシールドすることができ
る。
た複数の回路ブロック間に配置された基準電位層上に、
接続パッドを設けて回路基板との電気的な接続を行うと
ともに、複数の回路ブロックの上下にはそれぞれシール
ド層が形成されているため、各回路ブロックを基準電位
層またはシールド層に囲む形でシールドすることができ
る。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。この発明の
第１の実施の形態について、図１の平面図及び図２の断
面図を用いて説明する。まず、図１において、半導体チ
ップ１１内には、回路ブロック１２Ａ〜１２Ｃを形成
し、それぞれの回路ブロック間に、例えば接地、電源等
回路の基準電位パターン１３を蒸着法等により形成す
る。ここで、基準電位パターン１３上へは、回路基板へ
接続を行うための、複数個の接続パッド１４を形成す
る。また、半導体チップ１１の外周に沿って、外部との
接続を行うための接続パッド１５が形成されている。
いて、図面を参照しながら詳細に説明する。この発明の
第１の実施の形態について、図１の平面図及び図２の断
面図を用いて説明する。まず、図１において、半導体チ
ップ１１内には、回路ブロック１２Ａ〜１２Ｃを形成
し、それぞれの回路ブロック間に、例えば接地、電源等
回路の基準電位パターン１３を蒸着法等により形成す
る。ここで、基準電位パターン１３上へは、回路基板へ
接続を行うための、複数個の接続パッド１４を形成す
る。また、半導体チップ１１の外周に沿って、外部との
接続を行うための接続パッド１５が形成されている。
【００１４】次に図２に示すように、ガラエポ、アルミ
ナ等の絶縁基板１６上にエッチング法等により形成され
た銅等の配線パターン１７を固着して形成された回路基
板１８の、配線パターン１７と電気的に接続された接続
ランド１９上に、半導体チップ１１に形成された外部と
の接続パッド１５及び基準電位接続パッド１４を、金等
のバンプ２０を介して熱圧着法等により接続する。ま
た、回路基板１８の片面は、ほぼ全面をベタパターンと
し、接地、電源等回路の基準電位パターンへ電気的に接
続することにより、基準電位層２１を形成する。
ナ等の絶縁基板１６上にエッチング法等により形成され
た銅等の配線パターン１７を固着して形成された回路基
板１８の、配線パターン１７と電気的に接続された接続
ランド１９上に、半導体チップ１１に形成された外部と
の接続パッド１５及び基準電位接続パッド１４を、金等
のバンプ２０を介して熱圧着法等により接続する。ま
た、回路基板１８の片面は、ほぼ全面をベタパターンと
し、接地、電源等回路の基準電位パターンへ電気的に接
続することにより、基準電位層２１を形成する。
【００１５】ここで、複合素子としては半導体チップ１
１を例に上げたが、素子を形成する半導体基板として
は、シリコン等の導電性を有する基板を用いるか、また
はガリウムヒ素等の非導電性基板を用いる場合は、裏面
に金等の金属をバックコーティングしたものを用いる。
１を例に上げたが、素子を形成する半導体基板として
は、シリコン等の導電性を有する基板を用いるか、また
はガリウムヒ素等の非導電性基板を用いる場合は、裏面
に金等の金属をバックコーティングしたものを用いる。
【００１６】最後に、エポキシ等の樹脂２２を用いて、
半導体チップ１１の接続部及びその周辺を封止するもの
である。
半導体チップ１１の接続部及びその周辺を封止するもの
である。
【００１７】このように、複合素子を例えば半導体チッ
プ１１とした場合、半導体チップ１１上に形成された複
数の回路ブロック１２Ａ〜１２Ｃは、それぞれ回路基板
１８に形成された基準電位層２１と、ほぼ全体または少
なくとも裏面全体が導電材料から成る半導体チップ１１
と、半導体チップ１１に形成された基準電位パターン上
から直接、回路基板１８へ電気的に接続された基準電位
層により囲まれるため、金属製シールドケースを用いる
ことなく、十分なシールド効果を得ることができるとと
もに、小型・軽量化を実現することができる。
プ１１とした場合、半導体チップ１１上に形成された複
数の回路ブロック１２Ａ〜１２Ｃは、それぞれ回路基板
１８に形成された基準電位層２１と、ほぼ全体または少
なくとも裏面全体が導電材料から成る半導体チップ１１
と、半導体チップ１１に形成された基準電位パターン上
から直接、回路基板１８へ電気的に接続された基準電位
層により囲まれるため、金属製シールドケースを用いる
ことなく、十分なシールド効果を得ることができるとと
もに、小型・軽量化を実現することができる。
【００１８】さらに、シールド効果を高めるためには、
回路基板１８の半導体チップ１１の接続用ランド１９の
周囲に、複数個の基準電位を有するスルーホールを形成
した構造と、回路基板１８の半導体チップ１１が配置さ
れる以外の箇所に、基準電位層２１を形成した構造を取
ることより効果が高まる。
回路基板１８の半導体チップ１１の接続用ランド１９の
周囲に、複数個の基準電位を有するスルーホールを形成
した構造と、回路基板１８の半導体チップ１１が配置さ
れる以外の箇所に、基準電位層２１を形成した構造を取
ることより効果が高まる。
【００１９】図３に、この発明の第２の実施の形態を説
明するための半導体チップの断面構造図である。例え
ば、シリコンのような導電性を有する半導体基板２３を
用いる場合は、シリコン２３上に酸化膜２４を形成した
後に、配線パターン２５及び接続パッド２６を形成す
る。その後、基準電位パターン２７を形成する部分の酸
化膜２４にコンタクトホール２８を設けて、直接シリコ
ン２３上へ基準電位パターン２７を電気的に接続するこ
とにより、より高いシールド効果を得ることもできる。
明するための半導体チップの断面構造図である。例え
ば、シリコンのような導電性を有する半導体基板２３を
用いる場合は、シリコン２３上に酸化膜２４を形成した
後に、配線パターン２５及び接続パッド２６を形成す
る。その後、基準電位パターン２７を形成する部分の酸
化膜２４にコンタクトホール２８を設けて、直接シリコ
ン２３上へ基準電位パターン２７を電気的に接続するこ
とにより、より高いシールド効果を得ることもできる。
【００２０】ここで、図２の実施の形態で用いた半導体
チップ用の回路基板として、一般的に用いられるシリコ
ン基板のシールド効果について、実験した結果について
説明する。
チップ用の回路基板として、一般的に用いられるシリコ
ン基板のシールド効果について、実験した結果について
説明する。
【００２１】５０ＭＨｚ〜１８００ＧＨｚの高周波信号
の入出力端子を、それぞれ特性インピーダンス５０Ωで
終端し、入力端子から出力端子までの距離を約２０ｍｍ
離して配置した。その一端の周囲を一面のみ開放して金
属板で囲み、開放部に被測定物である厚さ０．４５ｍｍ
のシリコン基板を配置してノイズ除去の効果について調
べた。その結果、開放状態に比べて約１０ｄＢ〜２０ｄ
Ｂノイズレベルを低減することができた。この値は、金
属板によりシールドした場合の約２０ｄＢ〜２５ｄＢ低
減と比べても、周波数によってはほぼ同等であり、実用
上全く問題外と言える。
の入出力端子を、それぞれ特性インピーダンス５０Ωで
終端し、入力端子から出力端子までの距離を約２０ｍｍ
離して配置した。その一端の周囲を一面のみ開放して金
属板で囲み、開放部に被測定物である厚さ０．４５ｍｍ
のシリコン基板を配置してノイズ除去の効果について調
べた。その結果、開放状態に比べて約１０ｄＢ〜２０ｄ
Ｂノイズレベルを低減することができた。この値は、金
属板によりシールドした場合の約２０ｄＢ〜２５ｄＢ低
減と比べても、周波数によってはほぼ同等であり、実用
上全く問題外と言える。
【００２２】また、半導体チップ１１上に形成された基
準電位パターン１３と回路基板１８を接続するためのバ
ンプ２０形状について、この実施の形態においては複数
個のバンプを半導体チップ１１上へ形成して接続を行っ
た例について説明したが、基準電位パターン１３上へメ
ッキ法、印刷法等により連続した金属膜を形成しても同
様の効果が得られる。
準電位パターン１３と回路基板１８を接続するためのバ
ンプ２０形状について、この実施の形態においては複数
個のバンプを半導体チップ１１上へ形成して接続を行っ
た例について説明したが、基準電位パターン１３上へメ
ッキ法、印刷法等により連続した金属膜を形成しても同
様の効果が得られる。
【００２３】また、半導体チップ１１上に形成された基
準電位パターン１３と回路基板１８を接続するためのバ
ンプ２０は、回路基板１８に形成された接続ランド１９
上へ形成しても何ら問題はない。
準電位パターン１３と回路基板１８を接続するためのバ
ンプ２０は、回路基板１８に形成された接続ランド１９
上へ形成しても何ら問題はない。
【００２４】この実施の形態においては、複数の回路ブ
ロックを有する複合素子として半導体チップを例に挙げ
て説明したが、複合素子に形成される回路ブロックは、
例えば抵抗、コンデンサ等により構成される回路ブロッ
クであっても何ら問題はない。ただし、これらの素子を
形成する部材は、例えばアルミニウム等の金属基板、フ
ェライト等の絶縁性を有する磁性体基板、または少なく
とも一方の面または内層面ほぼ全面に、金属層または絶
縁性を有する磁性体層が形成されたアルミナ等の絶縁基
板等、一面または内層面または材料自体に、電波反射ま
たは電波吸収を行うためのシールド部材を有する部材で
あれば同様の効果を得ることができ、何ら制限されるも
のではない。さらに、回路基板１８に形成した基準電位
層は最外面に形成されているが、回路基板１８の内層面
であってもかまわない。
ロックを有する複合素子として半導体チップを例に挙げ
て説明したが、複合素子に形成される回路ブロックは、
例えば抵抗、コンデンサ等により構成される回路ブロッ
クであっても何ら問題はない。ただし、これらの素子を
形成する部材は、例えばアルミニウム等の金属基板、フ
ェライト等の絶縁性を有する磁性体基板、または少なく
とも一方の面または内層面ほぼ全面に、金属層または絶
縁性を有する磁性体層が形成されたアルミナ等の絶縁基
板等、一面または内層面または材料自体に、電波反射ま
たは電波吸収を行うためのシールド部材を有する部材で
あれば同様の効果を得ることができ、何ら制限されるも
のではない。さらに、回路基板１８に形成した基準電位
層は最外面に形成されているが、回路基板１８の内層面
であってもかまわない。
【００２５】図４は、この発明の第３の実施の形態を説
明するための断面図である。この実施の形態は、基準電
位層５０を、回路基板１８の半導体チップ１１の回路ブ
ロック１２Ａ〜１２Ｃに対向する面に形成したものであ
る。
明するための断面図である。この実施の形態は、基準電
位層５０を、回路基板１８の半導体チップ１１の回路ブ
ロック１２Ａ〜１２Ｃに対向する面に形成したものであ
る。
【００２６】この実施の形態では、背面が半導体シリコ
ンによりシールドされている各回路ブロック１２Ａ〜１
２Ｃの表面と対向する位置の回路基板１８に基準電位層
４１を形成したために、回路基板１８に沿って飛び込ん
でくる妨害波に対するシールドも行うことができること
から、第１の実施の形態に比べてシールド効果の向上を
図ることができる。
ンによりシールドされている各回路ブロック１２Ａ〜１
２Ｃの表面と対向する位置の回路基板１８に基準電位層
４１を形成したために、回路基板１８に沿って飛び込ん
でくる妨害波に対するシールドも行うことができること
から、第１の実施の形態に比べてシールド効果の向上を
図ることができる。
【００２７】図５は、この発明の第４の実施の形態につ
いて説明するための断面図である。上記した各実施の形
態では回路基板１８に基準電位層を形成してきたが、こ
の実施の形態では、半導体素子１１に形成された回路ブ
ロック１２Ａ〜１２Ｃの非シールド面側を、半導体素子
１１を接続した回路基板１８を収納するための筐体５１
に基準電位層５２を対向配置したものである。
いて説明するための断面図である。上記した各実施の形
態では回路基板１８に基準電位層を形成してきたが、こ
の実施の形態では、半導体素子１１に形成された回路ブ
ロック１２Ａ〜１２Ｃの非シールド面側を、半導体素子
１１を接続した回路基板１８を収納するための筐体５１
に基準電位層５２を対向配置したものである。
【００２８】このように、基準電位層５２を回路基板１
８を介して回路ブロック１２Ａ〜１２Ｃを対向させても
回路ブロック１２Ａ〜１２Ｃのシールド効果を得ること
ができる。なお、ここで筐体５１そのものを基準電位を
有する金属により形成してもかまわない。
８を介して回路ブロック１２Ａ〜１２Ｃを対向させても
回路ブロック１２Ａ〜１２Ｃのシールド効果を得ること
ができる。なお、ここで筐体５１そのものを基準電位を
有する金属により形成してもかまわない。
【００２９】上記したように、この発明ではシールドを
必要とする、複合素子に形成された複数の回路ブロック
間の、基準電位層上へ形成された接続パッドによって、
回路基板との電気的な接続を行うとともに、かつ複数の
回路ブロックの上下にはそれぞれシールド層を形成する
ことで、各回路ブロックを基準電位層またはシールド層
で囲む形にシールドすることができる。従って、金属製
のシールドケース等の特別なシールド部材を用いること
なく、シールドが実現できるため、小型で軽量な回路基
板構造を得ることができる。
必要とする、複合素子に形成された複数の回路ブロック
間の、基準電位層上へ形成された接続パッドによって、
回路基板との電気的な接続を行うとともに、かつ複数の
回路ブロックの上下にはそれぞれシールド層を形成する
ことで、各回路ブロックを基準電位層またはシールド層
で囲む形にシールドすることができる。従って、金属製
のシールドケース等の特別なシールド部材を用いること
なく、シールドが実現できるため、小型で軽量な回路基
板構造を得ることができる。
【００３０】上記した各実施の形態では、複合素子と回
路基板の接続方法について詳細な説明を行っていない
が、例えば導電性接着剤、異方性導電膜等の接続部材を
用いた接続、はんだバンプを用いたはんだ接続等、接続
方法について制約されるものではない。
路基板の接続方法について詳細な説明を行っていない
が、例えば導電性接着剤、異方性導電膜等の接続部材を
用いた接続、はんだバンプを用いたはんだ接続等、接続
方法について制約されるものではない。
【００３１】
【発明の効果】以上説明したように、この発明の回路基
板装置によれば、金属製シールドケースを用いることな
くシールド効果が得られることから、小型で軽量な回路
基板構造を実現することができる。
板装置によれば、金属製シールドケースを用いることな
くシールド効果が得られることから、小型で軽量な回路
基板構造を実現することができる。
【図１】この発明の第１の実施の形態を説明するための
平面図である。
平面図である。
【図２】この発明の第１の実施の形態を説明するための
断面図である。
断面図である。
【図３】この発明の第２の実施の形態を説明するための
断面図である。
断面図である。
【図４】この発明の第３の実施の形態を説明するための
断面図である。
断面図である。
【図５】この発明の第４の実施の形態を説明するための
断面図である。
断面図である。
【図６】従来の回路基板装置を説明するための回路ブロ
ック図である。
ック図である。
【図７】従来の回路基板装置を説明するための平面図で
ある。
ある。
【図８】従来の回路基板装置を説明するための断面図で
ある。
ある。
１１…半導体チップ、１２…回路ブロック、１３…基準
電位パターン、１４，１５…接続パッド、１６…絶縁基
板、１７…配線パターン、１８…回路基板、１９…接続
ランド、２０…バンプ、２１…基準電位層、２２…樹
脂。
電位パターン、１４，１５…接続パッド、１６…絶縁基
板、１７…配線パターン、１８…回路基板、１９…接続
ランド、２０…バンプ、２１…基準電位層、２２…樹
脂。
Claims (8)
- 【請求項１】 絶縁基板に回路パターンを固着して形成
した回路基板と、 前記回路基板に電気的に接続された、電波吸収または電
波反射を行うためのシールド部材及び複数の回路ブロッ
ク及び前記回路基板と電気的に接続を行うための入出力
パッドを有する複合素子と、 前記複合素子内に形成された複数の回路ブロック間に配
置された基準電位層と、 前記基準電位層上に配置された、前記回路基板と電気的
に接続を行うための接続パッドと、 前記回路基板または該回路基板の近傍に形成された、電
波吸収または電波反射を行うためのシールド部材とから
なることを特徴とする回路基板装置。 - 【請求項２】 前記複合素子内に形成された基準電位層
は、前記接続パッド上に形成された複数個のバンプによ
り前記回路基板へ電気的に接続されていることを特徴と
する請求項１記載の回路基板装置。 - 【請求項３】 前記複合素子内に形成された基準電位層
は、前記接続パッド上に形成された連続した金属層によ
り前記回路基板へ電気的に接続されていることを特徴と
する請求項１記載の回路基板装置。 - 【請求項４】 前記複合素子は、導電性を有する半導体
材料により構成されていることを特徴とする請求項１記
載の回路基板装置。 - 【請求項５】 前記複合素子内に形成された基準電位層
は、前記導電性を有する半導体材料に電気的に接続され
ていることを特徴とする請求項４記載の回路基板装置。 - 【請求項６】 前記複合素子は、絶縁性を有する半導体
材料により構成されており、裏面に基準電位を有する金
属層が形成されていることを特徴とする請求項１記載の
回路基板装置。 - 【請求項７】 前記回路基板に形成されるシールド部材
は、少なくとも前記複合素子が接続される面の他方の面
または内層面に形成されていることを特徴とする請求項
１記載の回路基板装置。 - 【請求項８】 前記回路基板の近傍に形成されるシール
ド部材は、前記回路基板を収納する筐体面または内部に
形成されていることを特徴とする請求項１記載の回路基
板装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057856A JPH09252191A (ja) | 1996-03-14 | 1996-03-14 | 回路基板装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057856A JPH09252191A (ja) | 1996-03-14 | 1996-03-14 | 回路基板装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252191A true JPH09252191A (ja) | 1997-09-22 |
Family
ID=13067642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8057856A Withdrawn JPH09252191A (ja) | 1996-03-14 | 1996-03-14 | 回路基板装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252191A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007329168A (ja) * | 2006-06-06 | 2007-12-20 | Nec Corp | マイクロ波モノリシック半導体集積回路 |
| US7438946B2 (en) | 2002-09-13 | 2008-10-21 | Nec Tokin Corporation | Ferrite thin film, method of manufacturing the same and electromagnetic noise suppressor using the same |
| JP2011003584A (ja) * | 2009-06-16 | 2011-01-06 | Shinko Electric Ind Co Ltd | 半導体装置 |
| WO2014167871A1 (ja) * | 2013-04-10 | 2014-10-16 | 株式会社村田製作所 | 半導体装置 |
| US9368457B2 (en) | 2012-03-07 | 2016-06-14 | Mitsubishi Electric Corporation | High-frequency package |
-
1996
- 1996-03-14 JP JP8057856A patent/JPH09252191A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7438946B2 (en) | 2002-09-13 | 2008-10-21 | Nec Tokin Corporation | Ferrite thin film, method of manufacturing the same and electromagnetic noise suppressor using the same |
| US7648774B2 (en) | 2002-09-13 | 2010-01-19 | Nec Tokin Corporation | Ferrite thin film, method of manufacturing the same and electromagnetic noise suppressor using the same |
| JP2007329168A (ja) * | 2006-06-06 | 2007-12-20 | Nec Corp | マイクロ波モノリシック半導体集積回路 |
| JP2011003584A (ja) * | 2009-06-16 | 2011-01-06 | Shinko Electric Ind Co Ltd | 半導体装置 |
| US9368457B2 (en) | 2012-03-07 | 2016-06-14 | Mitsubishi Electric Corporation | High-frequency package |
| WO2014167871A1 (ja) * | 2013-04-10 | 2014-10-16 | 株式会社村田製作所 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |