JPH09252249A - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

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JPH09252249A
JPH09252249A JP8059173A JP5917396A JPH09252249A JP H09252249 A JPH09252249 A JP H09252249A JP 8059173 A JP8059173 A JP 8059173A JP 5917396 A JP5917396 A JP 5917396A JP H09252249 A JPH09252249 A JP H09252249A
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pll
waveform
frequency synthesizer
charge pump
pump circuit
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JP8059173A
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Yoshinori Nagoya
喜則 名古屋
Yuji Ishida
雄爾 石田
Takeshi Takei
健 武井
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Hitachi Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】ディジタル信号処理を用いるＰＬＬ周波数シン
セサイザのＰＬＬ中を伝達する信号の輝線スペクトルに
よるスプリアス雑音を低減すること。 【解決手段】チャージポンプ回路５を有するＰＬＬ周波
数シンセサイザにおいて、前記該チャージポンプ回路５
の後に波形変換回路７を挿入してなり、前記波形変換回
路７は、チャージポンプ回路５の矩形波出力７１を、あ
る一時間点を中心に対称形を成すように、時間軸上の電
圧波形が直流成分を持たないように、振動形であり、波
高の極大値の絶対値が中心部で最大で、中心部より離れ
るに連れ一様に減少するような波形７２に変換する。こ
れにより、ＰＬＬ内を伝達する信号に重畳するスプリア
ス信号を構成する有限数の輝線スペクトルの振幅を一様
にして、その最大値を低く保ち、ＰＬＬ内を伝達する信
号の直流成分を除去することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、無線電話機等に用
いられる、ＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏ
ｐ）周波数シンセサイザ、特に、チャージポンプ回路を
有するＰＬＬ周波数シンセサイザに関する。
【０００２】
【従来の技術】近年のディジタル信号処理技術の発展に
伴い、ＰＬＬ周波数シンセサイザは、電圧制御発振器の
出力を制御手段として、基準信号とＰＬＬのループ信号
波形との比較演算に、矩形波を用いたディジタル信号処
理技術を応用する構成を採るものが登場してきいる。こ
の形式のＰＬＬ周波数シンセサイザは、ＰＬＬ中に原理
的には矩形波によるディジタル信号処理を含むので、従
来のアナログ信号処理によるＰＬＬには見られない種々
の問題が出現し、これらを解決するため、多くの技術的
検討が成されている。
【０００３】その一例は、特開平５−５０５０８５号公
報に示されるものであり、矩形波を用いたディジタル信
号処理技術を応用するＰＬＬ周波数シンセサイザの、ル
ープフィルタの構成に関して、構成部品の素子感度に対
してＰＬＬの安定性を向上すべく、各素子値の定数範囲
を規定している。すなわち、ディジタル信号処理を行う
ＰＬＬは、その構成にチャージポンプ回路を含むので、
ループゲインを規定する伝達関数の次数が、アナログ信
号処理を用いるＰＬＬに対して１つ上昇するために、安
定性に対する新たな問題が起きる。上記従来技術は、デ
ィジタル信号処理をＰＬＬの中に含むことにより新に生
起する、ＰＬＬを伝達する信号波形中に生起するスプリ
アス波形を制御する一つの手段を開示している。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
技術では、ディジタル信号処理を用いるＰＬＬ周波数シ
ンセサイザのＰＬＬ中を伝送する信号波形に重畳される
輝線スペクトルにより生ずるスプリアス雑音については
なんら考慮されていないため、スプリアス雑音の低減が
不十分であるという問題があった。
【０００５】ディジタル信号処理を用いるＰＬＬ周波数
シンセサイザでは、ＰＬＬの内部に信号波形の時間変化
を、位相変化に変換する操作が含まれる。この操作は、
信号波形を時間軸から、周波数軸上に変換するフーリェ
変換と等価である。ディジタル信号処理を用いるＰＬＬ
周波数シンセサイザでは、ディジタル信号処理を行うた
め、原理的には矩形波信号がＰＬＬ内を伝達するため、
矩形波のフーリェ変換が含まれる。ＰＬＬ内を伝達する
矩形波は一定の周期性を持つので、周期的矩形波のフー
リェ変換がＰＬＬ内で実行される。時間的な周期的矩形
波のフーリェ変換は、周波数帯域制限を受けた、有限の
輝線スペクトルであるから、ディジタル信号処理を用い
るＰＬＬ周波数シンセサイザでは、ＰＬＬ中を伝送する
信号波形は、周波数軸上ではこの有限の輝線スペクトル
が重畳され、上記輝線スペクトルがスプリアス雑音とし
て作用する問題が生じる。
【０００６】本発明の目的は、ディジタル信号処理を用
いるＰＬＬ周波数シンセサイザのＰＬＬ中を伝送する輝
線スペクトルにより生じるスプリアス雑音を低減するこ
とである。
【０００７】
【課題を解決するための手段】上述したように、ディジ
タル信号処理を用いるＰＬＬ周波数シンセサイザにおい
て、原理的にＰＬＬ中に、周期性を持った矩形波を用い
て、ディジタル信号処理を行う必要があるが、その矩形
波の形状を変化させることにより、ＰＬＬ中に生成され
る輝線スペクトルの分布および形状を変化させることが
できる。上記輝線スペクトルはスプリアス信号となり、
同ＰＬＬ中を伝達する信号成分に対して雑音成分として
作用する。従って、ＰＬＬ中を伝達する信号の品質を良
くする、或いはＰＬＬ周波数シンセサイザの信号対雑音
特性を向上させるには、上記スプリアス信号の強度を抑
制する必要がある。
【０００８】ＰＬＬ中に、ある周期性を持った矩形波が
存在するかぎり、スプリアス信号を形成する輝線スペク
トルの量は、上記周期性と、実際の矩形波の形状によっ
て決定される。矩形波の周期性は、ＰＬＬ周波数シンセ
サイザの動作速度及び動作周波数により決定されるの
で、調整不能である。また、矩形波の波形をよりなだら
かにすれば、あるいは矩形波から正弦波状に変化させれ
ば、上記輝線スペクトルの量を低減することができる
が、実際の矩形波の波形が理想的矩形波から乖離すれば
するほど、ディジタル信号処理を用いるＰＬＬ周波数シ
ンセサイザのディジタル信号処理の精度が劣化するの
で、上記矩形波の波形を変形させることは、ＰＬＬ周波
数シンセサイザの性能とのトレードオフになり、本質的
な改善効果は期待できない。
【０００９】本発明は、スプリアス信号を形成する有限
数の輝線スペクトルの振幅を一様にして、上記有限の輝
線スペクトルの最大値をなるべく低く保つことにより、
上記輝線スペクトルにより生じるスプリアス雑音を著し
く抑制したものである。すなわち、本発明は、ＰＬＬ周
波数シンセサイザの安定動作時における、或いは実使用
時における統計的な信号対雑音性能は、スプリアス信号
の最大値で決定されるため、有限数の輝線スペクトルの
振幅を一様にして、上記有限の輝線スペクトルの最大値
をなるべく低く保つことで、ＰＬＬ周波数シンセサイザ
の実使用時性能を、著しく改善することができることを
見い出したものである。
【００１０】本発明による解決手段を、より具体的に述
べる。フーリェ変換の理論によれば、時間波形をｓｉｎ
ｃ関数にすることによって、ある有限の周波数帯域にお
いて、等振幅の周波数スペクトルを実現することができ
る。従って、原理的には、周期性を持った矩形波を上記
周期の１周期分に対して、矩形波の波形をｓｉｎｃ関数
にすることにより、有限数の輝線スペクトルの振幅を一
様することができる。しかしながらｓｉｎｃ関数は矩形
波に比べて、関数の立上り特性が著しく鈍化し、ＰＬＬ
内のディジタル信号処理の精度を劣化させる。
【００１１】また、ｓｉｎｃ関数は、その定義域が無限
大であり、周期性を持った矩形波を上記周期の１周期分
といった有限の定義域では実現不可能である。従って、
ＰＬＬ内のディジタル信号処理の精度を劣化させること
なく、スプリアス信号を形成する有限数の輝線スペクト
ルの振幅をなるべく一様にする方法は、ｓｉｎｃ関数を
有限の定義域で、矩形波によりサンプリングすることで
ある。しかしながら、単純に上記サンプリングによっ
て、矩形波の形状を決定すると、変形を受けた後の、Ｐ
ＬＬ内を伝達する矩形波は直流成分を含むため、ＰＬＬ
内を伝達する信号に、恒常的にオフセットが掛かり、Ｐ
ＬＬ周波数シンセサイザの高速化の妨げとなる。 従っ
て、本発明は、ｓｉｎｃ関数を有限の定義域で、矩形波
によりサンプリングした後に、その矩形波の各１ショッ
トの矩形形状を、例えば、高さと幅による面積調節等に
より、調節して、調整後の上記有限の定義域に矩形波の
直流成分を無くする手段を設けたもので、具体的には、
直流基準に対して、負域の各１ショットの矩形の集合の
総面積と、正域の各１ショットの矩形の集合の総面積を
等しくする手段を設けたものである。
【００１２】ｓｉｎｃ関数はある基準に対して、対称関
数であり、上記基準に対して変数の絶対値に対して単調
減少する関数である。従って、上記手段は、ＰＬＬ中の
チャージポンプ回路の時間軸上の電圧波形が、ある一時
間点を中心に対称形を成すように変換し、上記チャージ
ポンプ回路の時間軸上の電圧波形が、直流成分を持たな
いように変換し、上記チャージポンプ回路の時間軸上の
電圧波形が、振動形であり、上記チャージポンプ回路の
時間軸上の電圧波形が、その波高の極大値の絶対値がが
中心部で最大で、中心部より離れるに連れ一様に減少す
るように変換する波形変換手段として実現するのが有利
である。これにより、有限数の輝線スペクトルの振幅を
一様にして、上記有限の輝線スペクトルの最大値をなる
べく低く保つことができ、ＰＬＬ周波数シンセサイザの
実使用時の性能を著しく改善することができる。
【００１３】本発明の解決手段をさらに具体的に列挙す
れば、次の通りである。
【００１４】本発明の第１の解決手段によれば、チャー
ジポンプ回路を有するＰＬＬ周波数シンセサイザにおい
て、前記チャージポンプ回路の後段に波形変換器を具備
することを特徴とするＰＬＬ周波数シンセサイザが提供
される。
【００１５】本発明の第２の解決手段によれば、チャー
ジポンプ回路と、このチャージポンプ回路の後段に設け
られた低域通過フィルタとを有するＰＬＬ周波数シンセ
サイザにおいて、前記チャージポンプ回路と前記低域通
過フィルタとの間に波形変換器を具備することを特徴と
するＰＬＬ周波数シンセサイザが提供される。
【００１６】本発明の第３の解決手段によれば、波形変
換器は、チャージポンプ回路の時間軸上の電圧波形が、
ある一時間点を中心に対称形を成すように変換すること
を特徴とする第１の解決手段又は第２の解決手段記載の
ＰＬＬ周波数シンセサイザが提供される。
【００１７】本発明の第４の解決手段によれば、波形変
換器は、さらに、チャージポンプ回路の時間軸上の電圧
波形が直流成分を持たないように変換することを特徴と
する第３の解決手段記載のＰＬＬ周波数シンセサイザが
提供される。
【００１８】本発明の第５の解決手段によれば、波形変
換器は、さらに、チャージポンプ回路の時間軸上の電圧
波形が振動形であるように変換することを特徴とする第
３の解決手段又は第４の解決手段記載のＰＬＬ周波数シ
ンセサイザが提供される。
【００１９】本発明の第６の解決手段によれば、波形変
換器は、さらに、チャージポンプ回路の時間軸上の電圧
波形が、その波高の極大値の絶対値が中心部で最大で、
中心部より離れるに連れて一様に減少するように変換す
ることを特徴とする第５の解決手段記載のＰＬＬ周波数
シンセサイザが提供される。
【００２０】本発明の第７の解決手段によれば、波形変
換器は、さらに、チャージポンプ回路の時間軸上の電圧
波形の極大値が５つ以下であるように変換することを特
徴とする第５の解決手段又は第６の解決手段記載のＰＬ
Ｌ周波数シンセサイザが提供される。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を、図
を用いて説明する。
【００２２】図１は、本発明によるＰＬＬシンセサイザ
の実施の形態を示す構成図である。基準信号発生器４の
出力を参照信号とする位相比較器１の２つの出力ＵＰ及
びＤＯＷＮが、チャージポンプ回路５を形成する電流源
５１及び５２を、それぞれ、オン／オフする制御信号と
して働く。チャージポンプ回路５で形成される矩形波出
力７１は、波形変換器７に入力され、波形変換器７によ
り波形変換を受けて、本発明による出力波形７２に変換
された後、ループフィルタ８を通して、電圧制御発振器
３の制御信号となる。電圧制御発振器３の出力は分周器
２を介して位相比較器１の入力に印加され、基準信号発
生器１の出力と比較される。上記のＰＬＬ閉ループ回路
によって引き込まれた周波数は電圧制御発振器３の出力
からシンセサイザ出力６として取り出され利用される。
上記の構成において、本発明の特徴は、波形変換器７に
よる波形変換機能にあるので、以下、波形変換器７の実
施例を、その波形変換機能として、具体的に説明する。
【００２３】
【実施例】図２は、第１の実施例による波形変換器７の
出力信号の時間波形７２−１で、時間対称軸Ａに対して
対称且つ、対称軸Ａから遠ざかるにつれ、その振幅が単
調に減衰する。且つ、振幅の基準軸ｔに対して、負域の
矩形波の総面積と、正域の矩形波の面積は等しい。本実
施例によれば、波形変換器７の出力の直流成分が無いた
めに、ＰＬＬの直流電位は不変となり、ＰＬＬシンセサ
イザの周波数シンセサイザとしての高速動作が実現で
き、また、波形変換器７の出力が等振幅の矩形波に比
べ、ｓｉｎｃ関数に近いために、ＰＬＬ内に生じるスプ
リアス信号を形成する有限数の輝線スペクトルの振幅が
一様に近く調節されるので、ＰＬＬシンセサイザの安定
動作時における、或いは実使用時における統計的な信号
対雑音性能を改善する効果がある。
【００２４】図３は、第２の実施例による波形変換器７
の出力信号の時間波形７２−２を示す図で、図２の実施
例と異なる点は、ＰＬＬ内を伝達する周期性を持つ矩形
波の一周期（図２ないし図５中の２つの黒丸点間の時間
に相当）に渡って、波形変換器７が継続的に零でない値
を出力する点である。本実施例のＰＬＬシンセサイザに
よれば、ＰＬＬのフーリェ変換作用によって生成される
スプリアス信号を形成する有限数の輝線スペクトルの高
周波成分が、第１の実施例の場合と比べて抑制されるの
で、第２の実施例による波形変換器７からなるＰＬＬシ
ンセサイザを、他の高周波回路と近接して使用する場
合、高周波回路へ漏洩する不要信号を低減する効果があ
る。
【００２５】図４は、第３の実施例による波形変換器７
の出力信号の時間波形７２−３を示す図で、図２の実施
例と異なる点は、波形変換器７の出力波形７２−３が、
第１の実施例の場合と比べてよりｓｉｎｃ関数に類似す
る点である。本実施例によれば、ＰＬＬ内に生じるスプ
リアス信号を形成する有限数の輝線スペクトルの振幅
が、第１の実施例の場合と比べてより一様に近く調節さ
れるので、有限数の輝線スペクトルの最大振幅が減少
し、ＰＬＬシンセサイザの安定動作時における、或いは
実使用時における統計的な信号対雑音性能をさらに改善
する効果がある。
【００２６】図５は、第４の実施例による波形変換器７
の出力信号の時間波形７２−４を示す図で、時間対称軸
Ａに対して対称且つ、対称軸から遠ざかるにつれ、その
振幅が単調に減衰する。また、振幅の基準軸ｔに対し
て、負域の曲線状波形の総面積と、正域の曲線状波形の
面積は等しい。本実施例によれば、波形変換器７の出力
の直流成分が無いために、ＰＬＬの直流電位は不変であ
る。このため、ＰＬＬシンセサイザの周波数シンセサイ
ザとしての高速動作が実現できる。また、波形変換器の
出力が等振幅の矩形波に比べ、ｓｉｎｃ関数に近く、且
つ波形振幅の局所的変化量が小さいために、ＰＬＬ内に
生じるスプリアス信号を形成する有限数の輝線スペクト
ルの振幅が一様に近く調節され、且つＰＬＬのフーリェ
変換作用によって生成されるスプリアス信号を形成する
有限数の輝線スペクトルの個数が減少するので、ＰＬＬ
シンセサイザの安定動作時における、或いは実使用時に
おける統計的な信号対雑音性能が、第１の実施例と比べ
てさらに改善される。
【００２７】なお、図５の実施例では、ＰＬＬ中を伝達
する信号波形が、矩形波と異なった波形になるため、デ
ィジタル信号処理の精度が多少減少する。ディジタル信
号処理の精度は、用いる波形の立上り、立ち下がり特性
の急峻性に依存するので、図５の波形の立上り、立ち下
がりの微係数は、本実施例からなるＰＬＬが使用される
回路或いはシステムから要求される、ディジタル信号処
理の精度を損なわない程度以下の緩慢度にすることが望
ましい。
【００２８】図６は、本発明の他の実施の形態を示すＰ
ＬＬシンセサイザの構成図で、図１で示される実施の形
態のＰＬＬシンセサイザの構成において、位相比較器１
をＤ／Ｑフリップフロップで構成したものである。各
々、そのＤ入力がハイ状態で維持される、共通のリファ
レンスを有する２つのＤ／Ｑフリップフロップ９１、９
２のうち、第１のフリップフロップ９１の入力は、基準
信号発生器４の出力と結合している。第２のフリップフ
ロップの入力９２は分周器２の出力と結合し、それぞれ
のフリップフロップ９１、９２のＱ出力はアンド回路９
３を介して共通のリファレンスＲに結合する。第１のフ
リップフロップ９１のＱバー出力は、チャージポンプ回
路５を構成する二つの電流源のうち、ハイ電源に維持さ
れる電流源５１のオン／オフ制御信号なり、第２のフリ
ップフロップ９２のＱバー出力は、アースに結合する電
流源５２のオン／オフ制御信号となる。
【００２９】図６の実施の形態を用いることにより、Ｐ
ＬＬ動作に必要な位相比較演算をディジタル回路を用い
て実現できるので、本発明からなるＰＬＬシンセサイザ
のＬＳＩ化を容易とする効果がある。
【００３０】
【発明の効果】本発明によれば、ディジタル信号処理を
含むＰＬＬシンセサイザにおいて、ＰＬＬ内を伝達する
信号に重畳するスプリアス信号を構成する有限数の輝線
スペクトルの振幅を一様にして、有限の輝線スペクトル
の最大値をなるべく低く保つことができ、且つＰＬＬ内
を伝達する信号の直流成分を除去することができるの
で、ＰＬＬ周波数シンセサイザの実使用時の信号対雑音
特性を改善することができる。 また、直流電位の蓄積
によるＰＬＬのフェーズロック特性劣化を防止し、ＰＬ
Ｌの高速動作を実現することができる。
【図面の簡単な説明】
【図１】本発明によるＰＬＬシンセサイザの一つの実施
の形態を示すブロック図。
【図２】図１における波形変換器の第１の実施例の出力
時間波形を示す波形図。
【図３】図１における波形変換器の第２の実施例の出力
時間波形を示す波形図。
【図４】図１における波形変換器の第３の実施例の出力
時間波形を示す波形図。
【図５】図１における波形変換器の第４の実施例の出力
時間波形を示す波形図。
【図６】本発明によるＰＬＬシンセサイザの他の実施の
形態を示すブロック図。
【符号の説明】
１…位相比較器、２…分周器、３…電圧制御発振器、４
…基準信号発生器、５…チャージポンプ回路、６…シン
セサイザ出力、７…波形変換器、８…ループフィルタ、
９…ディジタル位相比較器

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】チャージポンプ回路を有するＰＬＬ周波数
    シンセサイザにおいて、前記チャージポンプ回路の後段
    に波形変換器を具備することを特徴とするＰＬＬ周波数
    シンセサイザ。
  2. 【請求項２】チャージポンプ回路と、このチャージポン
    プ回路の後段に設けられた低域通過フィルタとを有する
    ＰＬＬ周波数シンセサイザにおいて、前記チャージポン
    プ回路と前記低域通過フィルタとの間に波形変換器を具
    備することを特徴とするＰＬＬ周波数シンセサイザ。
  3. 【請求項３】波形変換器は、チャージポンプ回路の時間
    軸上の電圧波形が、ある一時間点を中心に対称形を成す
    ように変換することを特徴とする請求項１又は請求項２
    記載のＰＬＬ周波数シンセサイザ。
  4. 【請求項４】波形変換器は、さらに、チャージポンプ回
    路の時間軸上の電圧波形が直流成分を持たないように変
    換することを特徴とする請求項３記載のＰＬＬ周波数シ
    ンセサイザ。
  5. 【請求項５】波形変換器は、さらに、チャージポンプ回
    路の時間軸上の電圧波形が振動形であるように変換する
    ことを特徴とする請求項３又は請求項４記載のＰＬＬ周
    波数シンセサイザ。
  6. 【請求項６】波形変換器は、さらに、チャージポンプ回
    路の時間軸上の電圧波形が、その波高の極大値の絶対値
    が中心部で最大で、中心部より離れるに連れて一様に減
    少するように変換することを特徴とする請求項５記載の
    ＰＬＬ周波数シンセサイザ。
  7. 【請求項７】波形変換器は、さらに、チャージポンプ回
    路の時間軸上の電圧波形の極大値が５つ以下であるよう
    に変換することを特徴とする請求項５又は請求項６記載
    のＰＬＬ周波数シンセサイザ。
JP8059173A 1996-03-15 1996-03-15 Ｐｌｌ周波数シンセサイザ Pending JPH09252249A (ja)

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Application Number Priority Date Filing Date Title
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