JPH09252293A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH09252293A JPH09252293A JP8057911A JP5791196A JPH09252293A JP H09252293 A JPH09252293 A JP H09252293A JP 8057911 A JP8057911 A JP 8057911A JP 5791196 A JP5791196 A JP 5791196A JP H09252293 A JPH09252293 A JP H09252293A
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- Japan
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 バースト初期の即時引き込み特性と復調期間
の高精度且つ高安定の定常位相同期特性を兼ね備える。 【解決手段】 バースト信号ａと分周器１３の出力であ
る再生クロックｂとの位相を比較し、再生クロックｂの
位相の進み、遅れに対応してアップダウンカウンタ１２
を制御し、前記進み又は遅れに応じ固定周波数発振器３
５の出力パルス列におけるパルスを除去又は付加して前
記位相差を一致させるように負帰還制御を行う位相同期
回路において、プリセット器１６を設けバースト信号ａ
の最初の変化点で前記分周器をプリセットして位相同期
状態を瞬時に確立する。
の高精度且つ高安定の定常位相同期特性を兼ね備える。 【解決手段】 バースト信号ａと分周器１３の出力であ
る再生クロックｂとの位相を比較し、再生クロックｂの
位相の進み、遅れに対応してアップダウンカウンタ１２
を制御し、前記進み又は遅れに応じ固定周波数発振器３
５の出力パルス列におけるパルスを除去又は付加して前
記位相差を一致させるように負帰還制御を行う位相同期
回路において、プリセット器１６を設けバースト信号ａ
の最初の変化点で前記分周器をプリセットして位相同期
状態を瞬時に確立する。
Description
【０００１】
【発明の属する技術分野】本発明は、位相同期ループ方
式に関し、特に、バーストモード信号の伝送におけるク
ロック再生に利用される位相同期回路に関する。
式に関し、特に、バーストモード信号の伝送におけるク
ロック再生に利用される位相同期回路に関する。
【０００２】
【従来の技術】バーストモードの信号により通信を行う
伝送方式においては、受信機での復調のために伝送デー
タの基準クロック信号を必要とする。そして、このよう
な基準クロック信号の再生には、例えば、特開平２−５
６１３４号公報に記載されているような位相同期回路が
使用されている。
伝送方式においては、受信機での復調のために伝送デー
タの基準クロック信号を必要とする。そして、このよう
な基準クロック信号の再生には、例えば、特開平２−５
６１３４号公報に記載されているような位相同期回路が
使用されている。
【０００３】図３は前記従来例の位相同期回路のブロッ
ク図を示す。この回路は２値量子化位相比較器３１、ア
ップダウンカウンタ３２、分周器３３、パルス除去付加
器３４、固定周波数発振器３５からなる位相同期ループ
の基本構成に加え、バースト信号の入力を検出する検出
回路３６と、アップダウンカウンタ及びパルス除去付加
器を制御する制御回路３７とを有している。
ク図を示す。この回路は２値量子化位相比較器３１、ア
ップダウンカウンタ３２、分周器３３、パルス除去付加
器３４、固定周波数発振器３５からなる位相同期ループ
の基本構成に加え、バースト信号の入力を検出する検出
回路３６と、アップダウンカウンタ及びパルス除去付加
器を制御する制御回路３７とを有している。
【０００４】本従来例の位相同期回路の動作は次のよう
にして行われる。
にして行われる。
【０００５】２値量子化位相比較器３１は、２値の入力
信号ａと再生クロックｂとの位相を比較し、再生クロッ
クｂの入力信号ａに対する進み（＋１）、遅れ（−１）
の信号を出力する。アップダウンカウンタ３２は、前記
進み遅れに応じて＋１、−１をカウントし、カウント値
が設定値＋Ｎ、−Ｎと一致すると、進み遅れをパルス除
去付加器３４に知らせる。パルス除去付加器３４は、前
記進み又は遅れに応じて、固定周波数発振器３５の出力
パルス列に対して設定値Ｍビットのパルスをそれぞれ除
去又は付加して出力する。この出力は分周器で分周され
位相同期制御された前記再生クロックｂとなる。
信号ａと再生クロックｂとの位相を比較し、再生クロッ
クｂの入力信号ａに対する進み（＋１）、遅れ（−１）
の信号を出力する。アップダウンカウンタ３２は、前記
進み遅れに応じて＋１、−１をカウントし、カウント値
が設定値＋Ｎ、−Ｎと一致すると、進み遅れをパルス除
去付加器３４に知らせる。パルス除去付加器３４は、前
記進み又は遅れに応じて、固定周波数発振器３５の出力
パルス列に対して設定値Ｍビットのパルスをそれぞれ除
去又は付加して出力する。この出力は分周器で分周され
位相同期制御された前記再生クロックｂとなる。
【０００６】そして、検出回路３６は、入力信号のバー
ストを検出して制御回路７に通知する。制御回路３７
は、アップダウンカウンタ３２とパルス除去付加器３４
の前記設定値Ｎ及びＭを制御する。前記設定値Ｎ，Ｍは
位相同期の同期引き込みの速度及び同期精度を決定す
る。即ち、Ｎが小さいほど位相差に敏感に動作し、Ｍが
大きいほど位相差に対する１回の補正量が大きく高速な
同期引き込み動作が行われる。
ストを検出して制御回路７に通知する。制御回路３７
は、アップダウンカウンタ３２とパルス除去付加器３４
の前記設定値Ｎ及びＭを制御する。前記設定値Ｎ，Ｍは
位相同期の同期引き込みの速度及び同期精度を決定す
る。即ち、Ｎが小さいほど位相差に敏感に動作し、Ｍが
大きいほど位相差に対する１回の補正量が大きく高速な
同期引き込み動作が行われる。
【０００７】このことから、前記制御回路３７は、入力
信号のバースト信号を検出して設定値Ｎ，Ｍを高速同期
引き込みができるように設定する。その後のデータ復調
期間には高安定且つ高精度の同期引き込みができるよう
に設定する。前記バースト信号の検出回路としては、フ
レーム同期信号、プリアンブル信号、入力信号と再生ク
ロックの位相差や受信レベルの検出手段が利用される。
信号のバースト信号を検出して設定値Ｎ，Ｍを高速同期
引き込みができるように設定する。その後のデータ復調
期間には高安定且つ高精度の同期引き込みができるよう
に設定する。前記バースト信号の検出回路としては、フ
レーム同期信号、プリアンブル信号、入力信号と再生ク
ロックの位相差や受信レベルの検出手段が利用される。
【０００８】
【発明が解決しようとする課題】上述の従来例は、バー
ストモードの信号を扱う伝送方式において、誤りが少な
い復調動作を行うための高精度で高安定の再生クロック
を生成するために、バースト初期の高速な同期引き込み
特性とデータ信号期間の高安定位相同期特性を兼ね備え
るようにアップダウンカウンタ及びパルス除去付加器の
設定値Ｎ，Ｍの切替制御を行っている。
ストモードの信号を扱う伝送方式において、誤りが少な
い復調動作を行うための高精度で高安定の再生クロック
を生成するために、バースト初期の高速な同期引き込み
特性とデータ信号期間の高安定位相同期特性を兼ね備え
るようにアップダウンカウンタ及びパルス除去付加器の
設定値Ｎ，Ｍの切替制御を行っている。
【０００９】しかしながら、前記従来例では、バースト
信号の初期の同期引き込み動作は位相同期ループの負帰
還動作により行うものであるから、同期引き込み動作に
よる引き込み遅延時間を回避することができない。した
がって、この方式ではバースト信号中のプリアンブル信
号期間等を短縮することは困難であり、バースト伝送効
率を向上させることはできない。このため従来例は信号
長の短いバースト信号の伝送方式には適さないという難
点がある。
信号の初期の同期引き込み動作は位相同期ループの負帰
還動作により行うものであるから、同期引き込み動作に
よる引き込み遅延時間を回避することができない。した
がって、この方式ではバースト信号中のプリアンブル信
号期間等を短縮することは困難であり、バースト伝送効
率を向上させることはできない。このため従来例は信号
長の短いバースト信号の伝送方式には適さないという難
点がある。
【００１０】そこで、本発明の目的は、バースト初期の
瞬時引き込み特性と復調期間の高精度且つ高安定の位相
同期特性を兼ね備える位相同期回路を提供することにあ
る。
瞬時引き込み特性と復調期間の高精度且つ高安定の位相
同期特性を兼ね備える位相同期回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の位相同期回路
は、バーストモード信号に対しクロックを再生する位相
同期回路において、前記バーストモード信号の初期のパ
ルス信号の変化点を検出し位相同期出力の位相をプリセ
ットするプリセット器を有することを特徴とする。
は、バーストモード信号に対しクロックを再生する位相
同期回路において、前記バーストモード信号の初期のパ
ルス信号の変化点を検出し位相同期出力の位相をプリセ
ットするプリセット器を有することを特徴とする。
【００１２】また、前記位相同期回路は、バーストモー
ド信号と電圧制御発振器の発振出力との位相を比較し位
相差に応じて前記電圧制御発振器を制御する位相同期ル
ープを有するように構成できる。
ド信号と電圧制御発振器の発振出力との位相を比較し位
相差に応じて前記電圧制御発振器を制御する位相同期ル
ープを有するように構成できる。
【００１３】更に、前記位相同期回路は、バーストモー
ド信号と位相同期出力との位相を比較する位相比較器
と、前記位相比較器の位相誤差出力により制御されるア
ップダウンカウンタと、前記アップダウンカウンタの出
力により制御され固定周波数発振器の出力にパルスの除
去又は付加を行うパルス除去付加器と、前記パルス除去
付加器の出力を分周し前記位相同期出力を発生する分周
器とを有し、前記プリセット器は分周器をプリセットす
るように構成すると好適である。
ド信号と位相同期出力との位相を比較する位相比較器
と、前記位相比較器の位相誤差出力により制御されるア
ップダウンカウンタと、前記アップダウンカウンタの出
力により制御され固定周波数発振器の出力にパルスの除
去又は付加を行うパルス除去付加器と、前記パルス除去
付加器の出力を分周し前記位相同期出力を発生する分周
器とを有し、前記プリセット器は分周器をプリセットす
るように構成すると好適である。
【００１４】
【発明の実施の形態】本発明の一実施の形態について説
明する。図１は本実施の形態を示す位相同期回路のブロ
ック図である。
明する。図１は本実施の形態を示す位相同期回路のブロ
ック図である。
【００１５】本実施の形態では、位相同期回路として、
２値量子化位相比較器１１、アップダウンカウンタ１
２、分周器１３、パルス除去付加器１４、固定周波数発
振器１５及び設定器１７から構成される位相同期ループ
の基本構成を有しており、位相同期ループのループフィ
ルタとしてアップダウンカウンタ１２を、周波数制御可
能な発振回路（電圧制御発振器）として固定周波数発振
器１５、パルス除去付加器１４及び分周器１３を用いて
おり、分周器１３から再生クロックを出力する。
２値量子化位相比較器１１、アップダウンカウンタ１
２、分周器１３、パルス除去付加器１４、固定周波数発
振器１５及び設定器１７から構成される位相同期ループ
の基本構成を有しており、位相同期ループのループフィ
ルタとしてアップダウンカウンタ１２を、周波数制御可
能な発振回路（電圧制御発振器）として固定周波数発振
器１５、パルス除去付加器１４及び分周器１３を用いて
おり、分周器１３から再生クロックを出力する。
【００１６】更に、本実施の形態では、バースト間信号
により制御されるプリセット器３７とを有している。該
プリセット器１６はバースト信号のプリアンプルの第１
番目のパルス変化点を検出し、前記検出出力信号により
前記分周器１３をプリセットする。
により制御されるプリセット器３７とを有している。該
プリセット器１６はバースト信号のプリアンプルの第１
番目のパルス変化点を検出し、前記検出出力信号により
前記分周器１３をプリセットする。
【００１７】次に、本実施の形態におけるクロック再生
動作について説明する。
動作について説明する。
【００１８】２値量子化位相比較器１１は入力信号ａと
分周器１３の出力である前記再生クロックｂとの位相を
比較し、再生クロックｂの入力信号ａに対する位相の進
み又は遅れに対応してそれぞれ＋１又は−１の信号を出
力する。アップダウンカウンタ１２は、前記進み遅れの
出力＋１、−１に応じて他の基準パルス等の加算及び減
算動作を行い、カウント値が予め設定器１７で設定した
設定値＋Ｎ，−Ｎのいずれかと一致すると、それぞれ再
生クロックの進み又は遅れを表す信号を出力し、該信号
によりパルス除去付加器１４を制御する。パルス除去付
加器１４は、前記進み又は遅れの信号に応じ固定周波数
発振器１５の出力パルス列において予め設定器１７で設
定した設定値Ｍのビット数のパルスを除去又は付加して
出力する。この出力パルス列は分周器で分周されて前記
再生クロックｂとなる。前記再生クロックｂは以上の位
相同期回路の負帰還制御により入力信号ａに位相同期す
る。
分周器１３の出力である前記再生クロックｂとの位相を
比較し、再生クロックｂの入力信号ａに対する位相の進
み又は遅れに対応してそれぞれ＋１又は−１の信号を出
力する。アップダウンカウンタ１２は、前記進み遅れの
出力＋１、−１に応じて他の基準パルス等の加算及び減
算動作を行い、カウント値が予め設定器１７で設定した
設定値＋Ｎ，−Ｎのいずれかと一致すると、それぞれ再
生クロックの進み又は遅れを表す信号を出力し、該信号
によりパルス除去付加器１４を制御する。パルス除去付
加器１４は、前記進み又は遅れの信号に応じ固定周波数
発振器１５の出力パルス列において予め設定器１７で設
定した設定値Ｍのビット数のパルスを除去又は付加して
出力する。この出力パルス列は分周器で分周されて前記
再生クロックｂとなる。前記再生クロックｂは以上の位
相同期回路の負帰還制御により入力信号ａに位相同期す
る。
【００１９】次に、プリセット器１６は、バースト期間
の最初の再生クロックを最適位相に設定するために設け
られている。分周器１３の出力の位相をバースト信号の
プリアンブルの信号立ち上がりで瞬時に設定する。入力
信号ａと入力信号ａのバースト信号をゲートするバース
ト間信号ｃとを入力し、該バースト間信号ｃにより入力
信号ａのバースト信号を抽出する。そして、そのプリア
ンブル期間における先頭のパターンパルスの第１回目の
変化点を検出し、その検出出力により前記分周器１３を
プリセットする。分周器１３は再生クロックの位相が入
力信号ａの位相と一定の位相関係で同期した出力を最初
の時点から出力することができる。
の最初の再生クロックを最適位相に設定するために設け
られている。分周器１３の出力の位相をバースト信号の
プリアンブルの信号立ち上がりで瞬時に設定する。入力
信号ａと入力信号ａのバースト信号をゲートするバース
ト間信号ｃとを入力し、該バースト間信号ｃにより入力
信号ａのバースト信号を抽出する。そして、そのプリア
ンブル期間における先頭のパターンパルスの第１回目の
変化点を検出し、その検出出力により前記分周器１３を
プリセットする。分周器１３は再生クロックの位相が入
力信号ａの位相と一定の位相関係で同期した出力を最初
の時点から出力することができる。
【００２０】上記の動作で分かるように、本実施の形態
では位相同期回路の引き込み動作は直接バースト信号の
プリアンブルパルスで瞬時に行うことができるので、位
相同期回路の動作特性は安定且つ高精度の位相同期動作
を行うように設定器１７でＮ及びＭを設定しておくこと
ができる。即ち、パルス除去付加器１４において、位相
差に対する感度を下げるとともに１回当たりの補正量を
小さくして、その出力信号の繰り返し周波数制御を緩慢
にし、雑音等による位相比較器の出力の誤りがパルス除
去付加器に与える影響を少なくするようにＮを大きくＭ
を小さくして、同期精度を向上させ安定且つ高精度のク
ロック再生を行うようにする。
では位相同期回路の引き込み動作は直接バースト信号の
プリアンブルパルスで瞬時に行うことができるので、位
相同期回路の動作特性は安定且つ高精度の位相同期動作
を行うように設定器１７でＮ及びＭを設定しておくこと
ができる。即ち、パルス除去付加器１４において、位相
差に対する感度を下げるとともに１回当たりの補正量を
小さくして、その出力信号の繰り返し周波数制御を緩慢
にし、雑音等による位相比較器の出力の誤りがパルス除
去付加器に与える影響を少なくするようにＮを大きくＭ
を小さくして、同期精度を向上させ安定且つ高精度のク
ロック再生を行うようにする。
【００２１】上記実施の形態の動作フローを図２に示
す。
す。
【００２２】バースト間信号ｃは入力信号であるバース
ト信号の期間論理レベルが変化しバースト信号を抽出す
る信号である。ステップ２１では、バースト間信号ｃの
前記論理レベルの入力直後か否かを判断し、入力直後で
あればステップ２２で受信バースト信号の最初のパルス
により、分周器をその出力位相が該パルスの位相に一致
するようにプリセットする。また、バースト信号の期間
であれば、ステップ２３で入力信号と再生クロックとの
位相比較を行う。再生クロックｂが入力信号ａより遅れ
ていれば、ステップ２４でアップダウンカウンタは他の
クロックパルスにより減算計数を行い計数値が−Ｎにな
ると、ステップ２５で固定周波数発振器の出力パルス列
にＭビットのパルスを付加し再生クロックの位相を進め
る。また、再生クロックが進んでいれば、ステップ２７
でアップダウンカウンタの加算計数を行い計数値が＋Ｎ
になると、ステップ２８でＭビットのパルスを除去し再
生クロックの位相を遅らせる。
ト信号の期間論理レベルが変化しバースト信号を抽出す
る信号である。ステップ２１では、バースト間信号ｃの
前記論理レベルの入力直後か否かを判断し、入力直後で
あればステップ２２で受信バースト信号の最初のパルス
により、分周器をその出力位相が該パルスの位相に一致
するようにプリセットする。また、バースト信号の期間
であれば、ステップ２３で入力信号と再生クロックとの
位相比較を行う。再生クロックｂが入力信号ａより遅れ
ていれば、ステップ２４でアップダウンカウンタは他の
クロックパルスにより減算計数を行い計数値が−Ｎにな
ると、ステップ２５で固定周波数発振器の出力パルス列
にＭビットのパルスを付加し再生クロックの位相を進め
る。また、再生クロックが進んでいれば、ステップ２７
でアップダウンカウンタの加算計数を行い計数値が＋Ｎ
になると、ステップ２８でＭビットのパルスを除去し再
生クロックの位相を遅らせる。
【００２３】以上の実施の形態においては、位相同期回
路としてアップダウンカウンタ及びパルス除去付加器等
を使用してループフィルタ機能をもたせた回路により本
発明を説明したが、本発明の位相同期回路としては位相
比較器の出力をフィルタを介して電圧制御発振器を制御
するようにしたアナログ回路により前記位相同期回路を
構成することができる。
路としてアップダウンカウンタ及びパルス除去付加器等
を使用してループフィルタ機能をもたせた回路により本
発明を説明したが、本発明の位相同期回路としては位相
比較器の出力をフィルタを介して電圧制御発振器を制御
するようにしたアナログ回路により前記位相同期回路を
構成することができる。
【００２４】本発明は入力信号としてバーストモードの
信号を対象とし、バースト信号の最初のパルス信号の変
化点を使用することから、例えば、時分割通信方式の如
くタイムスロットが固定されている方式のように、ある
程度のバースト信号の入力時間が予測できる場合に有効
である。また、通常、バースト信号期間は信号のノイズ
は無視できることを利用する。
信号を対象とし、バースト信号の最初のパルス信号の変
化点を使用することから、例えば、時分割通信方式の如
くタイムスロットが固定されている方式のように、ある
程度のバースト信号の入力時間が予測できる場合に有効
である。また、通常、バースト信号期間は信号のノイズ
は無視できることを利用する。
【００２５】また、本発明は対象とするバーストモード
の信号がベースバンド方式の信号に限られるものではな
く、位相変調（ＰＳＫ）等を行う搬送方式の信号におい
ても復調器を使用することで容易に適用できる。なお、
バーストモードの信号のプリアンブルパターンパルスの
最初の変化点は位相変調の場合においても遅延検波手段
を用いることにより瞬時に検出することができる。即
ち、本発明は光通信、有線及び無線通信のいずれの場合
にも適用可能である。
の信号がベースバンド方式の信号に限られるものではな
く、位相変調（ＰＳＫ）等を行う搬送方式の信号におい
ても復調器を使用することで容易に適用できる。なお、
バーストモードの信号のプリアンブルパターンパルスの
最初の変化点は位相変調の場合においても遅延検波手段
を用いることにより瞬時に検出することができる。即
ち、本発明は光通信、有線及び無線通信のいずれの場合
にも適用可能である。
【００２６】
【発明の効果】本発明によれば、バースト信号期間のベ
ースバンドのタイミング信号の最初の変化点を利用して
位相同期ループの引き込みを行うことから、バースト信
号期間内のクロック再生の特性は初期の同期引き込みの
制約を受けることがなく、必要な安定性を充分に維持し
つつ、バースト信号入力時の即時同期引き込みを図るこ
とができる。
ースバンドのタイミング信号の最初の変化点を利用して
位相同期ループの引き込みを行うことから、バースト信
号期間内のクロック再生の特性は初期の同期引き込みの
制約を受けることがなく、必要な安定性を充分に維持し
つつ、バースト信号入力時の即時同期引き込みを図るこ
とができる。
【００２７】これは、バースト信号入力時の同期引き込
み手段とバースト期間の同期引き込み手段を別の原理の
もので切り替えているためである。
み手段とバースト期間の同期引き込み手段を別の原理の
もので切り替えているためである。
【００２８】また、バースト信号入力時に瞬時に位相同
期を確率することが可能であるため、バースト信号のプ
リアンブルパターンのビット数は原理的に数ビットにま
で短縮することができ、通信データの伝送効率の極めて
高いバーストモードのデータ通信方式を実現することが
できる。
期を確率することが可能であるため、バースト信号のプ
リアンブルパターンのビット数は原理的に数ビットにま
で短縮することができ、通信データの伝送効率の極めて
高いバーストモードのデータ通信方式を実現することが
できる。
【図１】本発明の実施の形態を説明するブロック図であ
る。
る。
【図２】本実施の形態の動作のフロー図を説明する図で
ある。
ある。
【図３】従来例を説明する図である。
１１，３１ ２値量子化位相比較器 １２，３２ アップダウンカウンタ １３，３３ 分周器 １４，３４ パルス除去付加器 １５，３５ 固定周波数発振器 １６ プリセット器 １７ 設定器
Claims (3)
- 【請求項１】 バーストモード信号に対しクロックを再
生する位相同期回路において、前記バーストモード信号
の初期のパルス信号の変化点を検出し位相同期出力の位
相をプリセットするプリセット器を有することを特徴と
する位相同期回路。 - 【請求項２】 前記位相同期回路は、バーストモード信
号と電圧制御発振器の発振出力との位相を比較し位相差
に応じて前記電圧制御発振器を制御する位相同期ループ
を有することを特徴とする請求項１記載の位相同期回
路。 - 【請求項３】 前記位相同期回路は、バーストモード信
号と位相同期出力との位相を比較する位相比較器と、前
記位相比較器の位相誤差出力により制御されるアップダ
ウンカウンタと、前記アップダウンカウンタの出力によ
り制御され固定周波数発振器の出力にパルスの除去又は
付加を行うパルス除去付加器と、前記パルス除去付加器
の出力を分周し前記位相同期出力を発生する分周器とを
有し、前記プリセット器は分周器をプリセットすること
を特徴とする請求項１記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057911A JPH09252293A (ja) | 1996-03-14 | 1996-03-14 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057911A JPH09252293A (ja) | 1996-03-14 | 1996-03-14 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252293A true JPH09252293A (ja) | 1997-09-22 |
Family
ID=13069183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8057911A Pending JPH09252293A (ja) | 1996-03-14 | 1996-03-14 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252293A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100536340C (zh) | 2005-06-10 | 2009-09-02 | 华为技术有限公司 | 一种分频方法及分频计数器 |
| KR101046651B1 (ko) * | 2010-04-30 | 2011-07-05 | 전자부품연구원 | 고정시간을 최소화하기 위한 클록 데이터 복원장치 |
-
1996
- 1996-03-14 JP JP8057911A patent/JPH09252293A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981104 |