JPH09259600A

JPH09259600A - 半導体記憶装置

Info

Publication number: JPH09259600A
Application number: JP8062901A
Authority: JP
Inventors: Koji Kato; 好治加藤; Koichi Yasuda; 宏一安田
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】データ圧縮機能を備えながら、データ圧縮機能
による集積度の低下を防止し得る半導体記憶装置を提供
する。【解決手段】同一データが書き込まれた多数の記憶セル
のセル情報が多数のビット線ＢＬに読み出され、ビット
線ＢＬに読みだされたセル情報が多数のデータバスＤＢ
に読み出され、データバスＤＢに読みだされた多数のセ
ル情報を論理処理して一つの信号に圧縮することによ
り、多数の記憶セルの動作が一括して判定されるデータ
圧縮動作試験が行われる。各データバスＤＢにそれぞれ
複数のビット線ＢＬを同時に接続して、該複数のビット
線ＢＬに読みだされたセル情報を共通のデータバスＤＢ
に出力させる多重選択回路２１と、各データバスＤＢの
出力電圧と、あらかじめ設定された基準電圧Ｖr とを比
較することにより、多数の記憶セルの動作を一括して判
定する判定回路２２とが備えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ圧縮テス
トモード機能を備えた半導体記憶装置に関するものであ
る。

【０００２】近年の半導体記憶装置では、ますます高集
積化及び大容量化が進んでいる。また、半導体記憶装置
では、出荷に先立って全記憶セルが正常に動作するか否
かをテストする動作試験が行われる。大容量化された半
導体記憶装置では、動作試験に要する時間が長くなるの
で、読み出しデータを圧縮して出力するデータ圧縮テス
トモードを備えている。そして、データ圧縮テストモー
ドによる動作試験で試験時間を短縮しながら、データ圧
縮テストモードによる動作試験でのみ使用する回路の規
模を縮小して、さらに高集積化を図ることが必要となっ
ている。

【０００３】

【従来の技術】データ圧縮テストモード機能を備えた従
来のＤＲＡＭのデータ読み出し回路を図５に示す。この
データ読み出し回路は、４ビットの出力データＤＱ０〜
ＤＱ３を出力する×４品の例を示す。

【０００４】ビット線ＢＬ０，バーＢＬ０〜ＢＬ７，バ
ーＢＬ７の各対には、それぞれセンスアンプ１が接続さ
れる。前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ７，バー
ＢＬ７は、それぞれ転送ゲートＴg を介してデータバス
ＤＢ０，バーＤＢ０〜ＤＢ７，バーＤＢ７に接続され
る。

【０００５】前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ
３，バーＢＬ３に接続される転送ゲートＴg は、コラム
選択信号ＣＬ０とテストモード時にＨレベルとなるテス
トモード信号ＴＥＳＴとのＮＯＲ論理信号をインバータ
回路で反転させた信号で開閉される。前記ビット線ＢＬ
４，バーＢＬ４〜ＢＬ７，バーＢＬ７に接続される転送
ゲートＴg は、コラム選択信号ＣＬ１と前記テストモー
ド信号ＴＥＳＴとのＮＯＲ論理信号をインバータ回路で
反転させた信号で開閉される。

【０００６】従って、テストモード時には各転送ゲート
Ｔg は同時に導通し、通常モード時はコラム選択信号Ｃ
Ｌ０，ＣＬ１に基づいて、ビット線ＢＬ０，バーＢＬ０
〜ＢＬ３，バーＢＬ３に接続される転送ゲートＴg と、
ビット線ＢＬ４，バーＢＬ４〜ＢＬ７，バーＢＬ７に接
続される転送ゲートＴg とのいずれか一方が導通する。

【０００７】前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ
７，バーＢＬ７には、それぞれ多数の記憶セル（図示し
ない）が接続され、ワード線の選択に基づいて選択され
る記憶セルからセル情報が読みだされ、センスアンプ１
で増幅される。

【０００８】前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ
７，バーＢＬ７に読みだされたセル情報は、それぞれ転
送ゲートＴg を介して前記データバスＤＢ０，バーＤＢ
０〜ＤＢ７，バーＤＢ７に出力される。

【０００９】前記データバスＤＢ０，バーＤＢ０〜ＤＢ
７，バーＤＢ７には、さらに多数のビット線対が接続さ
れ、それらのビット線対はコラム選択信号でそれぞれ４
コラムずつ選択される。

【００１０】前記データバスＤＢ０，バーＤＢ０〜ＤＢ
７，バーＤＢ７に読みだされたセル情報は、それぞれセ
ンスバッファＳＢ０〜ＳＢ７に入力される。前記センス
バッファＳＢ０〜ＳＢ７は、入力されたセル情報を増幅
して、出力信号ＣＭ０，バーＣＭ０〜ＣＭ７，バーＣＭ
７として、セレクタ２及びデータ圧縮回路３に出力す
る。

【００１１】前記セレクタ２は、前記テストモード信号
ＴＥＳＴに基づいて、通常の読み出し動作時に活性化さ
れ、前記センスバッファＳＢ０〜ＳＢ３の出力信号ＣＭ
０，バーＣＭ０〜ＣＭ３，バーＣＭ３と、前記センスバ
ッファＳＢ４〜ＳＢ７の出力信号ＣＭ４，バーＣＭ４〜
ＣＭ７，バーＣＭ７とのいずれかを、アドレス信号ＡＤ
Ｄに基づいて選択して、出力回路４ａ〜４ｄに出力す
る。

【００１２】前記セレクタ回路２の具体的構成を図７に
示す。前記センスバッファＳＢ０〜ＳＢ３の出力信号Ｃ
Ｍ０，バーＣＭ０〜ＣＭ３，バーＣＭ３は、それぞれ転
送ゲートＴgs1 を介して前記出力回路４ａ〜４ｄに出力
され、前記センスバッファＳＢ４〜ＳＢ７の出力信号Ｃ
Ｍ４，バーＣＭ４〜ＣＭ７，バーＣＭ７は、それぞれ転
送ゲートＴgs2 を介して前記出力回路４ａ〜４ｄに出力
される。

【００１３】前記転送ゲートＴgs1 は、前記テストモー
ド信号ＴＥＳＴと、アドレス信号ＡＤＤとのＮＯＲ論理
信号に基づいて開閉され、前記転送ゲートＴgs2 は、前
記テストモード信号ＴＥＳＴと、アドレス信号ＡＤＤの
反転信号とのＮＯＲ論理信号に基づいて開閉される。

【００１４】従って、テストモード時にテストモード信
号ＴＥＳＴがＨレベルとなると、各転送ゲートＴgs1 ，
Ｔgs2 は非導通となって、セレクタ２の出力信号はハイ
インピーダンスとなる。

【００１５】また、テストモード信号ＴＥＳＴがＬレベ
ルとなると、アドレス信号ＡＤＤに基づいて転送ゲート
Ｔgs1 ，Ｔgs2 のいずれか一方が導通して、入力信号Ｃ
Ｍ０，バーＣＭ０〜ＣＭ３，バーＣＭ３と、同ＣＭ４，
バーＣＭ４〜ＣＭ７，バーＣＭ７とのいずれか一方がセ
レクタ２から出力される。

【００１６】前記出力回路４ａ〜４ｄは、前記セレクタ
２から入力された信号を増幅して、４ビットの出力デー
タＤＱ０〜ＤＱ３として出力する。前記データ圧縮回路
３は、前記テストモード信号ＴＥＳＴに基づいて活性化
され、前記センスバッファＳＢ０〜ＳＢ７の出力信号Ｃ
Ｍ０，バーＣＭ０〜ＣＭ７，バーＣＭ７を１ビットの信
号に圧縮して、前記出力回路４ａに出力する。

【００１７】前記データ圧縮回路３の一例を図６に示
す。前記センスバッファＳＢ０〜ＳＢ７の出力信号ＣＭ
０〜ＣＭ７はＮＡＮＤ回路５ａに入力され、前記センス
バッファＳＢ０〜ＳＢ７の出力信号・バーＣＭ０〜バー
ＣＭ７はＮＡＮＤ回路５ｂに入力される。

【００１８】前記ＮＡＮＤ回路５ａ，５ｂの出力信号
は、ＮＡＮＤ回路５ｃ，５ｄにそれぞれ入力される。前
記ＮＡＮＤ回路５ｃの出力信号は、転送ゲートＴg を介
して出力信号ＣＭＴとして前記出力回路４ａに出力され
る。

【００１９】前記ＮＡＮＤ回路５ｄの出力信号は、イン
バータ回路６ａ及び転送ゲートＴgを介して出力信号・
バーＣＭＴとして前記出力回路４ａに出力される。前記
転送ゲートＴg には前記テストモード信号ＴＥＳＴが入
力される。そして、そのテストモード信号ＴＥＳＴがＨ
レベルとなると、転送ゲートＴg が導通して、データ圧
縮回路３の出力信号ＣＭＴ，バーＣＭＴが出力回路４ａ
に出力される。

【００２０】前記出力回路４ａでは、前記データ圧縮回
路３の出力信号ＣＭＴが２段のインバータ回路６ｂを介
してＮチャネルＭＯＳトランジスタで構成される出力ト
ランジスタＴr1のゲートに入力され、前記出力信号・バ
ーＣＭＴが２段のインバータ回路６ｃを介してＮチャネ
ルＭＯＳトランジスタで構成される出力トランジスタＴ
r2のゲートに入力される。

【００２１】前記出力トランジスタＴr1，Ｔr2は、電源
ＶccとグランドＧＮＤとの間で直列に接続され、その接
続点から出力データＤＱ０が出力される。このように構
成されたデータ圧縮回路３では、センスバッファＳＢ０
〜ＳＢ７の出力信号ＣＭ０，バーＣＭ０〜ＣＭ７，バー
ＣＭ７が一致するとき、すなわち出力信号ＣＭ０〜ＣＭ
７が一致し、かつ出力信号・バーＣＭ０〜バーＣＭ７が
一致すると、ＮＡＮＤ回路５ａ，５ｂの出力信号の一方
がＨレベル、他方がＬレベルとなる。

【００２２】すると、ＮＡＮＤ回路５ｃ，５ｄの出力信
号はＨレベルとなるため、出力トランジスタＴr1がオン
されるとともに、出力トランジスタＴr2がオフされて、
出力データＤＱ０はＨレベルとなる。

【００２３】一方、センスバッファＳＢ０〜ＳＢ７の出
力信号ＣＭ０，バーＣＭ０〜ＣＭ７，バーＣＭ７が不一
致となるとき、ＮＡＮＤ回路５ａ，５ｂの出力信号はと
もにＨレベルとなる。

【００２４】すると、ＮＡＮＤ回路５ｃ，５ｄの出力信
号はＬレベルとなるため、出力トランジスタＴr1がオフ
されるとともに、出力トランジスタＴr2がオンされて、
出力データＤＱ０はＬレベルとなる。

【００２５】従って、出力データＤＱ０がＨレベルであ
れば、センスバッファＳＢ０〜ＳＢ７の出力信号ＣＭ
０，バーＣＭ０〜ＣＭ７，バーＣＭ７が一致することが
判定され、出力データＤＱ０がＬレベルであれば、セン
スバッファＳＢ０〜ＳＢ７の出力信号ＣＭ０，バーＣＭ
０〜ＣＭ７，バーＣＭ７が不一致であることが判定され
る。

【００２６】上記のように構成されたデータ読み出し回
路では、通常の読み出しモード時には、コラム選択信号
ＣＬ０，ＣＬ１のいずれかがＨレベルとなって、ビット
線ＢＬ０，バーＢＬ０〜ＢＬ３，バーＢＬ３と同ＢＬ
４，バーＢＬ４〜ＢＬ７，バーＢＬ７のいずれかからデ
ータバスＤＢ０，バーＤＢ０〜ＤＢ３，バーＤＢ３と、
同ＤＢ４，バーＤＢ４〜ＤＢ７，バーＤＢ７のいずれか
にセル情報が読みだされる。

【００２７】データバスＤＢ０，バーＤＢ０〜ＤＢ７，
バーＤＢ７に読みだされたセル情報は、センスバッファ
ＳＢ０〜ＳＢ７で増幅されて、出力信号ＣＭ０，バーＣ
Ｍ０〜ＣＭ７，バーＣＭ７が出力される。

【００２８】例えばデータバスＤＢ０，バーＤＢ０〜Ｄ
Ｂ３，バーＤＢ３にセル情報が読みだされているとき、
セレクタ２はセンスバッファＳＢ０〜ＳＢ３の出力信号
ＣＭ０，バーＣＭ０〜ＣＭ３，バーＣＭ３を出力回路４
ａ〜４ｄに出力する。

【００２９】出力回路４ａ〜４ｄはセンスバッファＳＢ
０〜ＳＢ３の出力信号ＣＭ０，バーＣＭ０〜ＣＭ３，バ
ーＣＭ３に基づく出力データＤＱ０〜ＤＱ３を出力す
る。また、データバスＤＢ４，バーＤＢ４〜ＤＢ７，バ
ーＤＢ７にセル情報が読みだされているとき、セレクタ
２はセンスバッファＳＢ４〜ＳＢ７の出力信号ＣＭ４，
バーＣＭ４〜ＣＭ７，バーＣＭ７を出力回路４ａ〜４ｄ
に出力する。

【００３０】出力回路４ａ〜４ｄはセンスバッファＳＢ
４〜ＳＢ７の出力信号ＣＭ４，バーＣＭ４〜ＣＭ７，バ
ーＣＭ７に基づく出力データＤＱ０〜ＤＱ３を出力す
る。一方、テストモード時には、動作試験に先立って、
全記憶セルに同一データが書き込まれ、次いでそのデー
タを読みだすことにより、各記憶セルが正常に動作して
いるか否かが判定される。

【００３１】コラム選択信号ＣＬ０，ＣＬ１はともにＨ
レベルとなり、ビット線ＢＬ０，バーＢＬ０〜ＢＬ７，
バーＢＬ７に読みだされたセル情報がデータバスＤＢ
０，バーＤＢ０〜ＤＢ７，バーＤＢ７に出力される。

【００３２】データバスＤＢ０，バーＤＢ０〜ＤＢ７，
バーＤＢ７に読みだされたセル情報は、センスバッファ
ＳＢ０〜ＳＢ７で増幅されて、出力信号ＣＭ０，バーＣ
Ｍ０〜ＣＭ７，バーＣＭ７がデータ圧縮回路３に出力さ
れる。

【００３３】データ圧縮回路３では、センスバッファＳ
Ｂ０〜ＳＢ７の出力信号ＣＭ０，バーＣＭ０〜ＣＭ７，
バーＣＭ７が一致しているか否かに基づく出力信号ＣＭ
Ｔ，バーＣＭＴを出力回路４ａに出力する。

【００３４】そして、出力回路４ａの出力信号ＤＱ０が
Ｈレベルであれば、ビット線ＢＬ０，バーＢＬ０〜ＢＬ
７，バーＢＬ７から読みだされたセル情報の一致が判定
され、出力信号ＤＱ０がＬレベルであれば、ビット線Ｂ
Ｌ０，バーＢＬ０〜ＢＬ７，バーＢＬ７から読みだされ
たセル情報の不一致が判定される。

【００３５】このようなデータ圧縮によるテスト動作に
より、通常×４品では４ビットのセル情報しか得られな
いものが、８ビットのセル情報を一括して判定すること
ができるため、動作試験に要する時間が短縮される。

【００３６】

【発明が解決しようとする課題】上記のようなデータ読
み出し回路では、通常の読み出し動作では、４ビットの
出力信号ＤＱ０〜ＤＱ３を出力する×４品であるため、
４対のデータバスと、４つのセンスバッファを必要とす
るだけであるが、８ビットのデータ圧縮を行う動作試験
を行うために、８対のデータバスＤＢ０，バーＤＢ０〜
ＤＢ７，バーＤＢ７と、８つのセンスバッファＳＢ０〜
ＳＢ７を備えている。

【００３７】従って、データバスＤＢ０，バーＤＢ０〜
ＤＢ７，バーＤＢ７及びセンスバッファＳＢ０〜ＳＢ７
を形成するためのレイアウト面積が増大し、集積度が低
下する。

【００３８】また、メモリセルアレイが大容量化され、
かつ出力データが多ビット化されたＤＲＡＭでは、動作
試験時間を短縮するために、１６ビットあるいは３２ビ
ットの読み出しデータを１ビットに圧縮する構成とする
と、データ圧縮テストモード時にのみ必要なデータバス
及びセンスバッファの数がさらに増大する。

【００３９】従って、データの圧縮度合いを高くするほ
ど、通常時には不要なデータバス及びセンスバッファの
数が増大して、集積度を低下させてしまうという問題点
がある。

【００４０】この発明の目的は、データ圧縮機能を備え
ながら、データ圧縮機能による集積度の低下を防止し得
る半導体記憶装置を提供することにある。

【００４１】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、同一データが書き込まれた多数
の記憶セルのセル情報が多数のビット線ＢＬに読み出さ
れ、前記ビット線ＢＬに読みだされたセル情報が多数の
データバスＤＢに読み出され、前記データバスＤＢに読
みだされた多数のセル情報を論理処理して一つの信号に
圧縮することにより、多数の記憶セルの動作が一括して
判定されるデータ圧縮動作試験が行われる。前記各デー
タバスＤＢにそれぞれ複数のビット線ＢＬを同時に接続
して、該複数のビット線ＢＬに読みだされたセル情報を
共通のデータバスＤＢに出力させる多重選択回路２１
と、前記各データバスＤＢの出力電圧と、あらかじめ設
定された基準電圧Ｖr とを比較することにより、該デー
タバスＤＢにセル情報が読みだされた多数の記憶セルの
動作を一括して判定する判定回路２２とが備えられる。

【００４２】請求項２では、前記判定回路は、前記各デ
ータバスの出力電圧と、前記基準電圧とを比較する複数
の比較器と、前記複数の比較器の出力信号が一致するか
否かを判定する論理回路とから構成される。

【００４３】請求項３では、前記基準電圧は、データバ
スに読みだされた複数のセル情報が一致したときのデー
タバスの出力電圧と、データバスに読みだされた複数の
セル情報の少なくとも一つが不一致となったときのデー
タバスの出力電圧との中間レベルに設定される。

【００４４】（作用）請求項１では、多重選択回路２１
により、多数のデータバスＤＢにそれぞれ複数のビット
線ＢＬが同時に接続されて、複数のセル情報が共通のデ
ータバスＤＢに出力され、判定回路２２により、各デー
タバスＤＢの出力電圧と基準電圧Ｖrとを比較すること
により、読みだされた複数のセル情報が同一データか否
かが判定され、当該セル情報が書き込まれている記憶セ
ルが正常に動作しているか否かが一括して判定される。

【００４５】請求項２では、複数のデータバスの出力電
圧と基準電圧とが複数の比較器で比較され、その複数の
比較器の出力信号が一致するか否かを判定して、読みだ
された複数のセル情報が同一データか否かが判定され、
当該セル情報が書き込まれている記憶セルが正常に動作
しているか否かが一括して判定される。

【００４６】請求項３では、データバスに読みだされた
複数のセル情報の少なくとも一つが不一致となると、当
該データバスの出力信号が入力される比較器の出力信号
が反転するため、その複数の比較器の出力信号が一致す
るか否かを判定すれば、読みだされた複数のセル情報が
同一データか否かが判定され、当該セル情報が書き込ま
れている記憶セルが正常に動作しているか否かが一括し
て判定される。

【００４７】

【発明の実施の形態】図２は、この発明を具体化したＤ
ＲＡＭのデータ読み出し回路を示す。このデータ読み出
し回路は、前記従来例と同様に４ビットの出力データＤ
Ｑ０〜ＤＱ３を出力する×４品の例を示し、前記従来例
と同一構成部分は、同一符号を付して説明する。

【００４８】前記ビット線ＢＬ０，バーＢＬ０，ＢＬ
４，バーＢＬ４は、それぞれ転送ゲートＴg を介してデ
ータバスＤＢ０，バーＤＢ０に接続され、前記ビット線
ＢＬ１，バーＢＬ１，ＢＬ５，バーＢＬ５は、それぞれ
転送ゲートＴg を介してデータバスＤＢ１，バーＤＢ１
に接続される。

【００４９】前記ビット線ＢＬ２，バーＢＬ２，ＢＬ
６，バーＢＬ６は、それぞれ転送ゲートＴg を介してデ
ータバスＤＢ２，バーＤＢ２に接続され、前記ビット線
ＢＬ３，バーＢＬ３，ＢＬ７，バーＢＬ７は、それぞれ
転送ゲートＴg を介してデータバスＤＢ３，バーＤＢ３
に接続される。

【００５０】前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ
３，バーＢＬ３と、データバスＤＢ０，バーＤＢ０〜Ｄ
Ｂ３，バーＤＢ３との間に介在される転送ゲートＴg
は、テストモード信号ＴＥＳＴとコラム選択信号ＣＬ０
とのＮＯＲ論理の反転信号で開閉され、前記ビット線Ｂ
Ｌ４，バーＢＬ４〜ＢＬ７，バーＢＬ７と、データバス
ＤＢ０，バーＤＢ０〜ＤＢ３，バーＤＢ３との間に介在
される転送ゲートＴg は、テストモード信号ＴＥＳＴと
コラム選択信号ＣＬ１とのＮＯＲ論理の反転信号で開閉
される。

【００５１】前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ
７，バーＢＬ７には、それぞれ多数の記憶セル（図示し
ない）が接続され、ワード線の選択に基づいて選択され
る記憶セルからセル情報が読みだされ、センスアンプ１
で増幅される。

【００５２】前記ビット線ＢＬ０，バーＢＬ０〜ＢＬ
７，バーＢＬ７に読みだされたセル情報は、それぞれ転
送ゲートＴg を介して前記データバスＤＢ０，バーＤＢ
０〜ＤＢ３，バーＤＢ３に出力される。

【００５３】前記データバスＤＢ０，バーＤＢ０〜ＤＢ
３，バーＤＢ３には、さらに多数のビット線対が接続さ
れ、それらのビット線対はコラム選択信号でそれぞれ４
コラムずつ選択される。

【００５４】前記データバスＤＢ０，バーＤＢ０〜ＤＢ
３，バーＤＢ３に読みだされたセル情報は、センスバッ
ファＳＢ０〜ＳＢ３及びデータ圧縮回路１１に出力され
る。前記センスバッファＳＢ０〜ＳＢ３は、入力された
セル情報を増幅した出力信号を、転送ゲートＴd を介し
て、それぞれ出力回路４ａ〜４ｄに出力する。

【００５５】前記転送ゲートＴd にはテストモード時に
Ｈレベルとなるテストモード信号ＴＥＳＴがインバータ
回路１２ａを介して入力される。従って、通常の読み出
し動作時にテストモード信号ＴＥＳＴがＬレベルとなる
と、転送ゲートＴd が導通する。

【００５６】また、前記データ圧縮回路１１には前記テ
ストモード信号ＴＥＳＴが入力され、テストモード時に
テストモード信号ＴＥＳＴがＨレベルとなると、データ
圧縮回路１１が活性化される。そして、前記データ圧縮
回路１１の出力信号は、出力回路４ａに出力される。

【００５７】前記データ圧縮回路１１の具体的構成を図
３に示す。前記データバスＤＢ０〜ＤＢ３に読みだされ
たセル情報は、比較器１３ａ〜１３ｄの＋側入力端子に
それぞれ入力され、前記データバス・バーＤＢ０〜バー
ＤＢ３に読みだされたセル情報は、比較器１３ｅ〜１３
ｈの＋側入力端子にそれぞれ入力される。

【００５８】前記比較器１３ａ〜１３ｄの−側入力端子
には、電源Ｖccを抵抗で３／４に分圧して生成した基準
電圧Ｖcc・３／４が入力される。前記比較器１３ｅ〜１
３ｈの−側入力端子には、電源Ｖccを抵抗で１／４に分
圧して生成した基準電圧Ｖcc・１／４が入力される。

【００５９】従って、データバスＤＢ０〜ＤＢ３の出力
信号がＶcc・３／４より高電位となれば、比較器１３ａ
〜１３ｄの出力信号はＨレベルとなる。また、データバ
ス・バーＤＢ０〜バーＤＢ３の出力信号がＶcc・１／４
より低電位となれば、比較器１３ｅ〜１３ｈの出力信号
はＬレベルとなる。

【００６０】前記比較器１３ａ〜１３ｄの出力信号はＮ
ＡＮＤ回路１４ａに入力され、前記比較器１３ｅ〜１３
ｈの出力信号はＮＡＮＤ回路１４ｂに入力される。前記
ＮＡＮＤ回路１４ａの出力信号は、ＮＡＮＤ回路１４
ｃ，１４ｄにそれぞれ入力され、前記ＮＡＮＤ回路１４
ｂの出力信号も、ＮＡＮＤ回路１４ｃ，１４ｄにそれぞ
れ入力される。

【００６１】そして、前記ＮＡＮＤ回路１４ｃの出力信
号は、前記出力回路４ａに出力されるとともに、前記Ｎ
ＡＮＤ回路１４ｄの出力信号はインバータ回路１２ｂを
介して前記出力回路４ａに入力される。

【００６２】前記比較器１３ａ〜１３ｈは同一構成であ
り、図４に示すようなＭＯＳトランジスタによる差動回
路で構成される。そして、一対のＰチャネルＭＯＳトラ
ンジスタのゲートがそのドレインに接続されるＮチャネ
ルＭＯＳトランジスタＴr3のゲートが＋側入力端子とな
り、出力端子Ｔo がそのドレインに接続されるＮチャネ
ルＭＯＳトランジスタＴr4のゲートが−側入力端子とな
る。

【００６３】前記トランジスタＴr3，Ｔr4のソースとグ
ランドＧＮＤとの間に接続されるＮチャネルＭＯＳトラ
ンジスタＴr5のゲートには、前記テストモード信号ＴＥ
ＳＴが入力される。

【００６４】テストモード信号ＴＥＳＴがＨレベルとな
ると、この差動回路が活性化される。そして、＋側入力
端子の入力レベルが−側入力端子の入力レベルより高く
なると、出力端子Ｔo からＨレベルの出力信号が出力さ
れ、＋側入力端子の入力レベルが−側入力端子の入力レ
ベルより低くなると、出力端子Ｔo からＬレベルの出力
信号が出力される。

【００６５】上記のように構成されたデータ読み出し回
路では、通常の読み出しモード時には、テストモード信
号ＴＥＳＴがＬレベルとなり、データ圧縮回路１１が不
活性化されるとともに、転送ゲートＴd が導通する。

【００６６】この状態で、コラム選択信号ＣＬ０，ＣＬ
１のいずれかがＨレベルとなって、ビット線ＢＬ０，バ
ーＢＬ０〜ＢＬ３，バーＢＬ３と同ＢＬ４，バーＢＬ４
〜ＢＬ７，バーＢＬ７のいずれかからデータバスＤＢ
０，バーＤＢ０〜ＤＢ３，バーＤＢ３にセル情報が読み
だされる。

【００６７】データバスＤＢ０，バーＤＢ０〜ＤＢ３，
バーＤＢ３に読みだされたセル情報は、センスバッファ
ＳＢ０〜ＳＢ３で増幅されて、出力回路４ａ〜４ｄに出
力される。

【００６８】出力回路４ａ〜４ｄは、センスバッファＳ
Ｂ０〜ＳＢ３の出力信号に基づく出力データＤＱ０〜Ｄ
Ｑ３を出力する。一方、テストモード時には、動作試験
に先立って、全記憶セルに同一データが書き込まれる。
この書き込みデータは、ビット線ＢＬ０〜ＢＬ７がＨレ
ベルとなり、同・バーＢＬ０〜バーＢＬ７がＬレベルと
なるデータとする。

【００６９】そして、テストモード信号ＴＥＳＴはＨレ
ベルとなって、転送ゲートＴd は不導通となり、データ
圧縮回路１１が活性化される。この状態で、コラム選択
信号ＣＬ０，ＣＬ１はともにＨレベルとなり、ビット線
ＢＬ０，バーＢＬ０〜ＢＬ７，バーＢＬ７に読みだされ
たセル情報がデータバスＤＢ０，バーＤＢ０〜ＤＢ３，
バーＤＢ３に出力される。

【００７０】データバスＤＢ０，バーＤＢ０〜ＤＢ３，
バーＤＢ３に読みだされたセル情報は、データ圧縮回路
１１に出力される。読みだされたセル情報が一致する場
合には、データバスＤＢ０〜ＤＢ３はＨレベル、すなわ
ちほぼ電源Ｖccレベルとなり、データバス・バーＤＢ０
〜バーＤＢ３はＬレベル、すなわちほぼグランドＧＮＤ
レベルとなる。

【００７１】すると、比較器１３ａ〜１３ｄの出力信号
はＨレベルとなり、比較器１３ｅ〜１３ｈの出力信号は
Ｌレベルとなる。ＮＡＮＤ回路１４ａの出力信号はＬレ
ベルとなり、ＮＡＮＤ回路１４ｂの出力信号はＨレベル
となる。

【００７２】すると、ＮＡＮＤ回路１４ｃ，１４ｄの出
力信号はＨレベルとなり、インバータ回路１２ｂの出力
信号はＬレベルとなる。この結果、出力回路４ａの出力
信号ＤＱ０はＨレベルとなり、ビット線ＢＬ０，バーＢ
Ｌ０〜ＢＬ７，バーＢＬ７に読みだされたセル情報が一
致し、選択された記憶セルがすべて正常に動作している
ことが判定可能となる。

【００７３】読みだされたセル情報の少なくとも一つが
一致しない場合には、少なくとも一対のビット線には他
のビット線とは反転したセル情報が読みだされる。例え
ば、ビット線ＢＬ０がＬレベル、同・バーＢＬ０がＨレ
ベルとなって、他のビット線ＢＬ１，バーＢＬ１〜ＢＬ
７，バーＢＬ７に読みだされたセル情報と一致しないと
き、データバスＤＢ０，バーＤＢ０には、ビット線ＢＬ
０，バーＢＬ０と同ＢＬ４，バーＢＬ４とから異なるセ
ル情報が出力されるので、データバスＤＢ０，バーＤＢ
０の電位は、電源ＶccとグランドＧＮＤとの中間電位と
なる。

【００７４】すると、比較器１３ａの出力信号はＬレベ
ルとなり、比較器１３ｅの出力信号はＨレベルとなる。
ＮＡＮＤ回路１４ａ，１４ｂの出力信号はＨレベルとな
り、ＮＡＮＤ回路１４ｃ，１４ｄの出力信号はＬレベル
となり、インバータ回路１２ｂの出力信号はＨレベルと
なる。

【００７５】この結果、出力回路４ａの出力信号ＤＱ０
はＬレベルとなり、ビット線ＢＬ０，バーＢＬ０〜ＢＬ
７，バーＢＬ７に読みだされたセル情報が不一致であ
り、選択された記憶セルのうちいずれかの記憶セルに不
良が発生していることが判定可能となる。

【００７６】また、他のビット線ＢＬ１，バーＢＬ１〜
ＢＬ７，バーＢＬ７のいずれかに読みだされたセル情報
が不一致となった場合にも、比較器１３ａ〜１３ｄの出
力信号のいずれかがＬレベルとなり、上記と同様に動作
する。ビット線ＢＬ０，バーＢＬ０〜ＢＬ７，バーＢＬ
７に読みだされたセル情報において、二つ以上のセル情
報が不一致となった場合にも、比較器１３ａ〜１３ｄの
出力信号の少なくとも一つ以上がＬレベルとなって、同
様に動作する。

【００７７】上記のように構成されたデータ読み出し回
路は、次に示す作用効果を得ることができる。（イ）コラム選択信号ＣＬ０，ＣＬ１を多重選択して、
８対のビット線ＢＬ０，バーＢＬ０〜ＢＬ７，バーＢＬ
７を選択して、そのセル情報を４対のデータバスＤＢ
０，バーＤＢ０〜ＤＢ３，バーＤＢ３に出力すると、セ
ル情報が不一致となったときと、セル情報が一致してい
るときとでは、データバスＤＢ０，バーＤＢ０〜ＤＢ
３，バーＤＢ３の出力電圧が異なる。従って、データバ
スＤＢ０，バーＤＢ０〜ＤＢ３，バーＤＢ３の出力電圧
の変化を検出することにより、セル情報の不一致を検出
することができる。（ロ）×４品に必要な４対のデータバスＤＢ０，バーＤ
Ｂ０〜ＤＢ３，バーＤＢ３と、４つのセンスバッファＳ
Ｂ０〜ＳＢ３を備えた状態で、８ビットのデータ圧縮を
行う動作試験を行うことができる。（ハ）データバス及びセンスバッファの数を増加させる
ことなく、データバス及びセンスバッファの数より多い
データの圧縮を行いながら、動作試験を行うことができ
るので、動作試験に要する時間を短縮し、かつ回路規模
の増大を防止することができる。（ニ）一対のデータバスに対し、３対以上のビット線を
同時に接続して、共通のデータバスに３つ以上のセル情
報を同時に出力することにより、さらに多ビットのデー
タ圧縮を行うことができる。このときには、比較器に入
力する基準電圧の設定を変更する必要がある。

【００７８】なお、前記実施の形態をＳＲＡＭ及びその
他の半導体記憶装置に実施することもできる。

【００７９】

【発明の効果】以上詳述したように、この発明はデータ
圧縮機能を備えながら、データ圧縮機能による集積度の
低下を防止し得る半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施の形態を示す回路図である。

【図３】一実施の形態のデータ圧縮回路を示す回路図
である。

【図４】比較器を示す回路図である。

【図５】従来例を示す回路図である。

【図６】従来例のデータ圧縮回路と出力回路を示す回
路図である。

【図７】従来例のセレクタを示す回路図である。

【符号の説明】

２１多重選択回路２２判定回路ＢＬビット線ＤＢデータバスＶr 基準電圧

Claims

【特許請求の範囲】

【請求項１】同一データが書き込まれた多数の記憶セ
ルのセル情報を多数のビット線に読み出し、前記ビット
線に読みだされたセル情報を多数のデータバスに読み出
し、前記データバスに読みだされた多数のセル情報を論
理処理して一つの信号に圧縮することにより、多数の記
憶セルの動作を一括して判定するデータ圧縮テストモー
ドを備えた半導体記憶装置であって、前記各データバスにそれぞれ複数のビット線を同時に接
続して、該複数のビット線に読みだされたセル情報を、
共通のデータバスに出力させる多重選択回路と、前記各データバスの出力電圧と、あらかじめ設定された
基準電圧とを比較することにより、該データバスにセル
情報が読みだされた多数の記憶セルの動作を一括して判
定する判定回路とを備えたことを特徴とする半導体記憶
装置。
【請求項２】前記判定回路は、前記各データバスの出力電圧と、前記基準電圧とを比較
する複数の比較器と、前記複数の比較器の出力信号が一致するか否かを判定す
る論理回路とから構成したことを特徴とする請求項１記
載の半導体記憶装置。
【請求項３】前記基準電圧は、データバスに読みださ
れた複数のセル情報が一致したときのデータバスの出力
電圧と、データバスに読みだされた複数のセル情報の少
なくとも一つが不一致となったときのデータバスの出力
電圧との中間レベルに設定することを特徴とする請求項
２記載の半導体記憶装置。