JPH09260630A - 固体撮像素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 増幅型固体撮像素子の画素ＭＯＳトランジス
タにおけるゲート−ドレイン間容量を低減し、ドレイン
端での垂直電界を低減して暗電流の低減を図る。 【解決手段】 画素ＭＯＳトランジスタ４１におけるゲ
ート電極３７が一部かかるドレイン領域４０端上の絶縁
膜４３をゲート絶縁膜３６より厚く形成した構成とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅型固体撮像素
子及びその製造方法に関する。

【０００２】

【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、ＣＣＤ固体撮像素子に代わってスミアが無
く、微細画素の実現が可能である増幅型固体撮像素子が
開発されている。この増幅型固体撮像素子は、画素毎に
光信号を増幅するためのＭＯＳ型トランジスタを備え、
画素に光電変換により蓄積された電荷をトランジスタの
電流変調として信号を読み出すように構成されている。

【０００３】

【発明が解決しようとする課題】図１０及び図１１は、
先に提案した増幅型固体撮像素子の第１の比較例を示
す。この増幅型固体撮像素子１は、図１１に示すよう
に、第１導電型例えばｐ型のシリコン半導体基板２上に
第２導電型即ちｎ型の半導体領域、即ちオーバーフロー
バリア領域３及びｐ型の半導体ウエル領域４が形成さ
れ、このｐ型半導体ウエル領域４上にＳｉＯ₂ 等による
ゲート絶縁膜５を介して光を透過しうる環状のゲート電
極６が形成され、その環状のゲート電極６の中心孔及び
外周に対応するｐ型半導体ウエル領域４にゲート電極６
をマスクとするセルファラインにて夫々ｎ型のソース領
域７及びドレイン領域８が形成され、ここに１画素とな
るＭＯＳ型トランジスタ（以下、画素ＭＯＳトランジス
タと称する）９が構成される。環状のゲート電極６は、
光をできるだけ吸収しないように薄いか、透明の材料が
選ばれ、この例では薄膜の多結晶シリコンが用いられ
る。

【０００４】この画素ＭＯＳトランジスタ９が、図１０
に示すように、複数個マトリックス状に配列され、各列
に対応する画素ＭＯＳトランジスタ９のソース領域７が
垂直方向に沿って形成された例えば第１層Ａｌによる共
通の信号線１１に接続され、この信号線１１と直交する
ように画素ＭＯＳトランジスタ９の各行間に対応する位
置に例えば第２層Ａｌによる垂直選択線１２が水平方向
に沿って形成される。

【０００５】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ９の環状のゲート電極６に夫々またが
り、且つ対応する垂直選択線１２に延長するように、例
えばＶ字型の画素間配線層１３が形成され、この画素間
配線層１３の両端が夫々２つの画素ＭＯＳトランジス
タ、即ちそのゲート電極６，６に電気的に接続されると
共に、中間部が垂直選択線１２に電気的に接続される。
１４は画素間配線層１３と垂直選択線１２とのコンタク
ト部、１５は画素間配線層１３とゲート電極６とのコン
タクト部である。１６はソース領域７と信号線１１との
コンタクト部である。

【０００６】更に、画素間配線層１３にまたがらない画
素ＭＯＳトランジスタ９間に、ドレイン領域８に接続し
た例えば第１層Ａｌによるドレイン電源線１８が形成さ
れる。１７はドレイン領域８とドレイン電源線１８との
コンタクト部である。尚、１９は画素ＭＯＳトランジス
タ９が形成されている画素領域を示す。

【０００７】この画素ＭＯＳトランジスタ９では、図１
１に示すように、環状のゲート電極６を透過した光がシ
リコン中で光電変換して電子−正孔を発生し、このうち
の一方の電荷、この例では正孔ｈが信号電荷として環状
のゲート電極６下のｐ型半導体ウエル領域４に蓄積され
る。垂直選択線１２を通して環状のゲート電極６に高い
電圧が印加され、画素ＭＯＳトランジスタ９がオンされ
ると、ドレイン電流（いわゆるチャネル電流）Ｉｄが表
面のチャネルに流れ、このドレイン電流Ｉｄが信号電荷
ｈにより変化を受けるので、このドレイン電流Ｉｄを信
号線１１を通して出力し、その変化量を信号出力とす
る。

【０００８】図８及び図９は、更に改良した増幅型固体
撮像素子の第２の比較例を示す。この増幅型固体撮像素
子２１は、その画素ＭＯＳトランジスタ２２において、
ソース領域７及びドレイン領域８の下方にソース領域７
及びドレイン領域８と同導電型、即ちｎ型の不純物領域
２４及び２５が形成され、ゲート電極６下のチャネルに
対応する領域にｐ型半導体ウエル領域４より不純物濃度
の高いｐ型の電荷蓄積ウエル領域、いわゆるセンサウエ
ル領域２６が形成される。また、隣り合う画素のゲート
電極６，６は、之と一体に延長するゲート電極６と同一
材料の画素間配線層２７によって互に接続される。その
他の構成は、前述の図１０及び図１１と同じであるた
め、対応する部分には同一符号を付して重複説明を省略
する。

【０００９】この画素ＭＯＳトランジスタ２２では、ゲ
ート電極６を通過し、シリコン中で光電変換した電荷、
即ち正孔ｈがゲート電極６下のセンサウエル領域２６内
に蓄積される。このセンサウエル領域２６は、浅いソー
ス領域７及びドレイン領域８と、深い位置の不純物領域
２４及び２５とさらにそれより深い位置のオーバーフロ
ーバリア領域３によって電気的に囲まれる。大光量を受
光した時の余分な蓄積電荷ｈは、オーバーフローバリア
領域３を通して基板２側に排出される。赤色の感度を得
るため、オーバーフローバリア領域３は、数μｍの深い
位置に形成されることが普通である。

【００１０】それゆえ、深い不純物領域２４及び２５
は、浅いソース領域７及びドレイン領域８と、オーバー
フローバリア領域３に電位的に繋がっていなくてはなら
ない。即ち、ドレイン領域８の下方の不純物領域２５
は、光電変換した電子と正孔のうちの非蓄積側の電荷を
浅いドレイン領域８に逃がすことと、隣接画素とのブル
ーミング防止の電位障壁（ポテンシャルバリア）の役を
している。

【００１１】この画素ＭＯＳトランジスタ２２の形成に
おいては、ゲート電極６が薄いため、深い不純物領域を
形成するときのイオン注入用マスクとならないことか
ら、ゲート電極形成前に別のレジストマスクを用いて、
同時にイオン注入し、浅いソース領域７及びドレイン領
域８と、深い不純物領域２４及び２５とを同時にセルフ
ァライン的に形成する。その後、ゲート電極６となる多
結晶シリコン層を形成し、他のレジストマスクを用いて
パターニングし、ゲート電極６と之より延長する画素間
配線層２７とを同時に形成する。ゲート電極６へのコン
タクトは、この画素間配線層２７で行う。

【００１２】かかる増幅型固体撮像素子２１では、前述
の図１０及び図１１の増幅型固体撮像素子１に比べて画
素ＭＯＳトランジスタ２２におけるソース領域７及びド
レイン領域８下に設けた不純物領域２４及び２５によっ
て隣接画素へのブルーミングが確実に防止され、また、
画素間配線層２７がゲート電極６と一体に形成されるこ
とによって、従来の画素間配線層１３が省略され配線構
造の簡素化が図られる。

【００１３】ところで、図８及び図９に示す増幅型固体
撮像素子２１においては、図９に示すように、画素間配
線層２７の下の絶縁膜は、画素ＭＯＳトランジスタ２２
のゲート絶縁膜５であり、薄いことに加え、ドレイン領
域８の形成の際にこの絶縁膜を通して通常１×１０¹³ｃ
ｍ^-2以上のドース量がイオン注入されるため、絶縁耐圧
が低く、製造歩留りの悪化及び信頼性の点で問題があっ
た。

【００１４】また、ドレイン−ゲート間の容量がどうし
ても大きくなるため、ゲートを駆動する回路が大きいも
のになること、ドレインとゲート間のクロストーク（即
ち、ゲートに電圧が印加されると、ドレイン電位も変化
する）が大きくなるという問題があった。そのため、画
素間配線層２７の面積を小さくしなければならないが、
図１０中のコンタクト部１４との合わせ余裕を確保する
ため、小さくするには限界があった。

【００１５】別の問題として、ゲート絶縁膜５が薄いの
で、ドレイン領域８の近傍で垂直方向の電界が強くな
る。このため、画素信号を読み出すときなどチャネル電
流が流れる際、ドレインアバランシェによるホットキャ
リアが発生しやすい。このホットキャリアは、暗電流の
一原因となっており、暗電流発生を抑える画素の駆動が
非常に難しいものとなっている。

【００１６】また、ホットキャリアの発生は、画素ＭＯ
Ｓトランジスタ２１のドレイン領域端で絶縁膜、即ち酸
化膜中に固定電荷を発生するとか、界面準位を発生する
とかの問題があり、画質の経時劣化を引き起こす原因と
なっている。

【００１７】本発明は、上述の点に鑑み、画素の基本特
性を維持しつつ、より好ましくは、ソース領域及びドレ
イン領域と之より深い位置の不純物領域をセルファライ
ン的に形成し画素の基本特性を維持しつつ、ゲート−ド
レイン間容量を低減し、アバランシェ起因の暗電流も低
減できる増幅型固体撮像素子及びこの増幅型固体撮像素
子を歩留りよる製造できる製造方法を提供するものであ
る。

【００１８】

【課題を解決するための手段】本発明に係る増幅型固体
撮像素子は、画素トランジスタにおけるドレイン領域端
上の絶縁膜がゲート絶縁膜より厚く形成された構成とす
る。

【００１９】この構成においては、ドレイン領域端上の
絶縁膜がゲート絶縁膜より厚く形成されることにより、
ドレイン−ゲート間容量が減少する。また、ドレイン近
傍の垂直電界の低減が図られ、暗電流発生が抑えられ
る。

【００２０】本発明に係る増幅型固体撮像素子の製造方
法は、画素領域でゲート絶縁膜となる酸化膜上のシリコ
ン窒化膜を画素のチャネル形状にパターニングし、ソー
ス領域及びドレイン領域を形成した後、酸化処理してソ
ース領域及びドレイン領域上に厚い酸化膜を形成し、シ
リコン窒化膜を除去してゲート電極を形成する。

【００２１】この製法においては、ソース領域及びドレ
イン領域、之等の上に厚い酸化膜がセルファライン的に
形成され、本発明に係る増幅型固体撮像素子を歩留り良
く製造できる。

【００２２】

【発明の実施の形態】本発明に係る増幅型固体撮像素子
は、画素トランジスタにおけるドレイン領域上、即ち少
くともゲート電極が一部かかるドレイン領域端上の絶縁
膜が、ゲート絶縁膜より厚く形成された構成とする。

【００２３】本発明は、上記増幅型固体撮像素子におい
て、隣り合う画素トランジスタのゲート電極が、該ゲー
ト電極より之と一体にドレイン領域の絶縁膜上に延長す
る画素間配線層で接続された構成とする。

【００２４】本発明に係る増幅型固体撮像素子の製造方
法は、画素領域において、ゲート絶縁膜となる酸化膜と
シリコン窒化膜を順次形成する工程と、シリコン窒化膜
を画素のチャネル形状にパターニングし、ソース領域及
びドレイン領域を形成する工程と、酸化処理してソース
領域及びドレイン領域上にゲート絶縁膜より厚い酸化膜
を形成する工程と、シリコン窒化膜を除去し、画素のゲ
ート電極を形成する工程を有する。

【００２５】本発明は、上記増幅型固体撮像素子の製造
方法において、シリコン窒化膜をパターニングしたとき
のレジスト層をマスクにして、イオン注入にてソース領
域及びドレイン領域を形成する。

【００２６】本発明は、上記増幅型固体撮像素子の製造
方法において、シリコン窒化膜をパターニングしたとき
のレジスト層をマスクにして、イオン注入し、ソース領
域及びドレイン領域と、このソース領域及びドレイン領
域より深い位置の不純物領域とをセルファライン的に形
成する。

【００２７】本発明は、上記増幅型固体撮像素子の製造
方法において、シリコン窒化膜を除去した後、厚い酸化
膜をマスクに電荷蓄積ウエル領域（いわゆるセンサウエ
ル領域）をイオン注入で形成する。

【００２８】以下、図面を参照して本発明の実施例につ
いて説明する。

【００２９】本例に係る増幅型固体撮像素子３１は、例
えば図１及び図２に示すように、第１導電型例えばｐ型
のシリコン半導体基板３２上に第２導電型即ちｎ型の半
導体層、即ちオーバーフローバリア領域３３及びｐ型半
導体ウエル領域３４が形成され、さらにチャネルを構成
するｐ型の電荷蓄積ウエル領域、いわゆるセンサウエル
領域３５が形成され、このセンサウエル領域３５上にＳ
ｉＯ₂ 等によるゲート絶縁膜３６を介して光を透過しう
る環状のゲート電極３７が形成され、この環状のゲート
電極３７の中心孔及び外周に対応するｐ型半導体ウエル
領域３４に夫々イオン注入法でｎ型のソース領域３９及
びドレイン領域４０が形成されて、１画素となる画素Ｍ
ＯＳトランジスタ４１が構成される。

【００３０】本例では、さらに、この画素ＯＳトランジ
スタ４１において、そのソース領域３９及びドレイン領
域４０上の絶縁膜として所謂選択酸化（ＬＯＣＯＳ）法
により絶縁膜（いわゆる酸化膜）４３が形成される。ま
た、浅いソース領域３９及びドレイン領域４０の夫々対
応する下方に、ソース領域３９及びドレイン領域４０と
同導電型のいわゆるｎ型の不純物領域４４及び４５が形
成される。特に、ドレイン領域４０下の不純物領域４５
は、前述の図８及び図９で説明したと同様に、光電変換
した電子とホールのうちの非蓄積側の電荷（本例では電
子）を浅いドレイン領域４０に逃がすことと、隣接画素
とのブルーミング防止の電位障壁（ポテンシャルバリ
ア）いわゆるチャネルストップ領域としての役をなす。

【００３１】また、隣り合う画素ＭＯＳトランジスタ４
１のゲート電極３７，３７が、ゲート電極３７から之と
一体にドレイン領域４０の厚い絶縁膜４３上を延長する
画素間配線層４７によって接続される。ゲート電極３７
と画素間配線層４７は同一電極材料によって同時のパタ
ーニングで形成される。

【００３２】ｎ型不純物領域４４及び４５は、夫々浅い
ソース領域３９及びドレイン領域４０とオーバーフロー
バリア領域３３間を電位的に繋がるように形成される。
例えば、ｎ型不純物領域４４及び４５は、夫々ソース領
域３９及びドレイン領域４０からオーバーフローバリア
領域３３に亘って形成してもよく、或は、ソース領域３
９及びドレイン領域４０からオーバーフローバリア領域
３３に亘ってポテンシャルデップが形成されるように、
ソース領域３９及びドレイン領域４０とオーバーフロー
バリア領域３３の中間に形成するようにしてもよい。

【００３３】ｎ型不純物領域４４及び４５の不純物濃度
は、ソース領域３９及びドレイン領域４０の不純物濃度
より低く、オーバーフローバリア領域３３の不純物濃度
より高く設定される。

【００３４】一方、ｐ型半導体基板３２、ｐ型半導体ウ
エル領域３４及びｐ型のセンサウエル領域３５の不純物
濃度関係は、センサウエル領域３５が最も高く、次いで
ｐ型半導体基板３２、ｐ型半導体ウエル領域３４の順に
低くなっている。

【００３５】環状のゲート電極３７は、光をできるだけ
吸収しないように薄いか、透明の材料が選ばれ、例えば
多結晶シリコン、タングステンポリサイド、タングステ
ンシリサイド等を用いうる。本例では透光性のよい薄膜
の多結晶シリコンが用いられる。

【００３６】この画素ＭＯＳトランジスタ４１が、図１
に示すように、複数個マトリックス状に配列され、各列
に対応する画素ＭＯＳトランジスタ４１のソース領域３
９が垂直方向に沿って形成された例えば第１層Ａｌによ
る共通の信号線５１に接続され、この信号線５１と直交
するように画素ＭＯＳトランジスタ４１の各行間に対応
する位置に例えば第２層Ａｌによる垂直選択線５２が水
平方向に沿って形成され、この垂直選択線５２とゲート
電極に接続された画素間配線層４７とが接続される。

【００３７】さらに、画素間配線層４７によって接続さ
れない画素ＭＯＳトランジスタ４１間に、ドレイン領域
４０に接続した例えば第１層Ａｌによるドレイン電極線
５３が形成される。５５はドレイン電源線５４とドレイ
ン領域４０とのドレインコンタクト部、５６はソース領
域３９と信号線５１とのソースコンタクト部、５７は画
素間配線層４７と垂直選択線５２とのコンタクト部であ
る。尚、図１において、５８は画素ＭＯＳトランジスタ
４１が配列されている画素領域を示す。

【００３８】この増幅型固体撮像素子３１の動作は、前
述と同様に、環状のゲート電極３７を通過した光が光電
変換して一方の電荷、即ち正孔ｈがゲート電極３７下の
センサウエル領域３５内に蓄積される。そして、垂直選
択線５２を通して環状のゲート電極３７に高い電圧が印
加され、画素ＭＯＳトランジスタ４１がオンされると、
ドレイン電流（いわゆるチャネル電流）がセンサウエル
領域３４の表面のチャネルに流れ、このドレイン電流が
信号電荷ｈにより変化を受けることによって、このドレ
イン電流を信号線５１を通して出力し、その変化量を信
号出力とする。

【００３９】上述した増幅型固体撮像素子３１によれ
ば、ドレイン領域４０及びソース領域３９上にゲート絶
縁膜３６より厚い絶縁膜４３を有するので、ゲート−ド
レイン間、ゲート−ソース間の絶縁耐圧が高くなり、製
造歩留りを良好にし、信頼性を向上することができる。

【００４０】また、厚い絶縁膜４３によってドレイン−
ゲート間の容量が減り、ドレイン−ゲート間のクロスト
ークも低減する。このため、画素間配線層４７を余裕を
もった面積とすることができ、コンタクト部５７との合
わせ余裕を確保することができる。

【００４１】また、ドレイン領域４０端上での絶縁膜４
３が厚いので、ドレイン領域４０端の近傍で垂直方向の
電界が弱くなる。即ち、電界集中が緩和される。このた
め、画素信号を読み出すときなどのチャネル電流が流れ
る際、ドレインアバランシェによるホットキャリアの発
生が大きく低減し、暗電流の発生を低減することができ
る。

【００４２】ドレインアバランシェによるホットキャリ
アの発生が低減できるので、ホットキャリアによるゲー
ト絶縁膜３６中の固定電荷や界面準位の発生も減り、画
質の経時劣化を抑えることができる。

【００４３】ゲート電極３７と画素間配線層４７が同一
の多結晶シリコン薄膜で一体に形成されるので、図１０
に示すような画素間配線層を別体に形成する配線構造に
比べて配線構造が簡素化される。また、画素間配線層４
７とゲート電極３７が同じ電極材料（多結晶シリコン薄
膜）で形成されることから、図１０で示したような仕事
関数差によるコンタクト部１５下のチャネルポテンシャ
ルの局所的変化は回避される。これは画素毎の特性の均
一化、高画質化につながる。更に図１０の画素間配線層
１３を別体に設けた構造に比べて受光利用率が高くなり
受光感度が向上する。

【００４４】次に、上述の増幅型固体撮像素子３１の製
造例を説明する。

【００４５】本例においては、図３Ａに示すように、ｐ
型シリコン基板３２上にｎ型のオーバーフローバリア領
域３３、ｐ型半導体ウエル領域３４を順次形成した後、
ｐ型半導体ウエル領域３４の表面に例えばＳｉＯ₂ 等の
酸化膜によるゲート絶縁膜３６及びこの上のシリコン窒
化膜６１を順次形成する。

【００４６】次に、図３Ｂに示すように、画素のチャネ
ル形状（即ち環状のゲート電極の形状）にパターニング
されたレジスト層６２をマスクにしてシリコン窒化膜６
１を選択エッチングしてソース領域及びドレイン領域に
対応する部分を開口する。

【００４７】次に、レジスト層６２をマスクに第１の不
純物６３のイオン注入で浅いｎ型のソース領域３９及び
ドレイン領域４０を形成し、同じレジスト層６２をマス
クに第２の不純物６４のイオン注入で深い位置にｎ型の
不純物領域４４及び４５を形成する。これによって、ソ
ース領域３９及びドレイン領域４０と、之に対応する不
純物領域４４及び４５とはセルファライン的に形成され
る。

【００４８】深い不純物領域４４及び４５のイオン打込
みエネルギーは、突き抜けない厚さのレジスト層６２に
することで、かなり自由に選べるため、デバイス的に最
適化できる。もし、シリコン窒化膜６１をイオン注入用
マスクに適用できるくらい厚く形成できれば、レジスト
層６２無でイオン注入することも可能である。

【００４９】次に、図３Ｃに示すように、レジスト層６
２を剥離した後、シリコン窒化膜を残した状態で熱酸化
処理を行ってソース領域３９及びドレイン領域４０上に
絶縁膜、即ち熱酸化膜４３を少なくともゲート絶縁膜３
６よりも厚く成長する。シリコン窒化膜６１で覆われた
領域は酸化されず、チャネル領域となる。この結果、Ｌ
ＯＣＯＳ（選択酸化）工程の形状に近いものが得られ
る。

【００５０】ここで、熱処理が多いと、ソース領域３９
及びドレイン領域４０の不純物が横方向に拡散し、後述
のセンサウエル領域と画素ＭＯＳトランジスタのチャネ
ル領域を狭め、ダイナミックレンジの低下や、画素のゲ
ートオフ特性を悪化させる。しかし、９００℃以下のウ
エット酸化で熱酸化膜４３の膜厚が数１００ｎｍ以下で
あれば、ソース領域３９及びドレイン領域４０の不純物
をそれほど横方向に拡散させることはなく、その横方向
の不純物拡散をバーズビーク６５の長さ程度の０．２μ
ｍに容易に制御可能である。なお、このバーズビーク長
は、シリコン窒化膜６１と、ゲート絶縁膜（酸化膜）３
６と、厚い酸化膜４３でほぼ決定される。

【００５１】次に、図４Ｄに示すように、シリコン窒化
膜６１を剥離した後、厚い酸化膜４３をマスクにイオン
注入を行い、ｐ型のセンサウエル領域３５を形成する。
このときのイオン打込みエネルギーは、ゲート絶縁膜３
６を突き抜けるが、厚い酸化膜４３を突き抜けない程度
で行う。もっとも、厚い酸化膜４３下にもイオン注入不
純物が突き抜けるのであれば、初めにソース領域３９及
びドレイン領域４０を形成する際のイオン注入量を多め
にして置けばよい。

【００５２】また、さかのぼって、図３Ａのシリコン窒
化膜６１のパターニング前か、シリコン窒化膜６１の成
長前に、ｐ型半導体ウエル領域３４の表面全面にイオン
注入によりセンサウエル領域３５を形成して置いても同
様に構わない。ともかく、このままでの工程で、完全に
チャネルと、センサウエル領域３５と、ソース領域３９
及びドレイン領域４０と、深い位置のｎ型の不純物領域
４４及び４５とは、セルファライン的に形成され、画素
のセンサウエル領域３５は画素内で均一に形成される。

【００５３】次に、ゲート絶縁膜３６及び厚い酸化膜４
３上の全面にゲート電極材料である例えば多結晶シリコ
ン薄膜を形成し、之に不純物のドーピングをし、レジス
ト層によるマスクを介してパターニングして、多結晶シ
リコン薄膜によるゲート電極３７及び画素間配線層４７
を形成する。このとき、ゲート電極３７は、一部ソース
領域３９及びドレイン領域４０上にかかるように形成す
る。斯くして、図４Ｅに示す目的の増幅型固体撮像素
子、即ちその画素ＭＯＳトランジスタ４１を得る。

【００５４】上述の製法によれば、画素のチャネルと、
ソース領域３９及びドレイン領域４０と、深い位置のｎ
型不純物領域４４及び４５と、さらにセンサウエル領域
３５とを、セルファライン的に形成することができ、均
一性に優れた画素特性をもたせることができる。

【００５５】ゲート絶縁膜３６上に形成したシリコン窒
化膜６１を利用して、ソース領域３９及びドレイン領域
４０を形成した後に熱酸化処理することにより、シリコ
ン窒化膜６１が覆われないソース領域３９及びドレイン
領域４０上にゲート絶縁膜３６より厚い絶縁膜、即ち熱
酸化膜４３を形成することができる。これによって、ド
レイン領域４０、ゲート電極３７が一部重なる端部上の
絶縁膜４３が厚くなるので、ドレイン領域端の近傍で垂
直方向の電界が弱くなる。

【００５６】また、ドレイン領域端の近傍では、熱拡散
によってバーズビーク６５まで達したドレイン拡散層は
それ自身かなり不純物分布がゆるやか（いわゆるブロー
ド）になっていること、さらに上記したように、ドレイ
ン領域端の近傍でチャネル電流の流れる方向に垂直な電
界が弱くなるため、チャネルがピンチオフしたときのド
レインアバランシェによるホットキャリアの発生を効果
的に低減できる。当然、このことよりホットキャリアに
よるゲート絶縁膜３６中の固定電荷や界面準位の発生も
大きく低減できる。

【００５７】また、単純に、一般に不純物を多くドープ
したシリコン酸化膜は、絶縁耐圧が理想的な酸化膜より
低いが、本実施例ではドレイン領域４０上に厚さが十分
に大きい絶縁膜４３を形成できるので、ゲート−ドレイ
ン間の絶縁耐圧は全く問題なくなる。

【００５８】また、画素間配線層４７とドレイン領域４
０間にはゲート絶縁膜３６より厚い絶縁膜４３が設けら
れるため、容量の面からは画素間配線層４７の幅を広く
とれる。例えばゲート絶縁膜３６の膜厚が３０ｎｍ、ド
レイン領域４０上の絶縁膜４３の膜厚が１５０ｎｍであ
れば、前述の図９の場合に比べて５倍の幅を有する画素
間配線層４７を確保できる。

【００５９】図５及び図６は、夫々本発明に係る増幅型
固体撮像素子の画素領域での配線パターンの他の例を示
す。

【００６０】上述したように、画素間配線層４７の幅を
広くとれることから、例えば図５に示すように、水平方
向（横方向）の画素ＭＯＳトランジスタ４１のゲート電
極３７を全て繋ぐように、ゲート部を全て覆う幅広の共
通電極、即ちゲート電極３７と画素間配線層４７を兼ね
る共通電極６６を形成して構成することができる。その
他は図１と同様の信号線５１、垂直選択線５２及びドレ
イン電源線５３が形成される。本発明では、図５に示す
ような電極パターニングが、比較例よりも少ないゲート
−ドレイン間容量で実現できる。そして、かかる電極パ
ターンを有する構成では、ゲート電極３７の横方向の合
わせずれを回避することができる。

【００６１】また、図６に示すように、水平方向（横方
向）の画素ＭＯＳトランジスタ４１のゲート電極を繋ぐ
ように、ゲート部を全て覆う同一幅の帯状共通電極、即
ちゲート電極３７及び画素間配線層４７を兼ねる共通電
極６７を形成し、その共通電極６７の有効画素領域５８
の外部に導出された端部において、配線７１を接続し、
更に有効画素領域５８の端部のみで配線７２を接続した
構成とすることができる。この構成では、配線構造が更
に単純化すると共に、さらに早いフレームレートで駆動
することができ、適用デバイスの範囲が広がる。

【００６２】尚、上例では、画素間配線層４７とゲート
電極３７とを同じ電極材料によって一体に形成した構成
としたが、その他、図７に示すように、画素間配線層６
８をゲート電極３７とは別体に形成し、前述の図１０と
同様に、この画素間配線層６８を隣り合うゲート電極３
７にコンタクト部６９を介して接続した構造の画素ＭＯ
Ｓトランジスタ７０にも適用することができる。画素間
配線層６８としては、例えばゲート電極と同じ多結晶シ
リコンで形成することもできる。

【００６３】この構成においても、ゲート電極４７にか
かるドレイン領域４０の端部上の絶縁膜４３が選択酸化
により厚く形成されているので、ゲート−ドレイン間容
量が減り、ゲート−ドレイン間クロストークが低減し、
消費電力を低減できる。また、ドレインアバランシェに
よるホットキャリアの発生も抑えられ、暗電流の低減が
図れる。また、ゲート−ソース間、ゲート−ドレイン間
の絶縁耐圧も向上する等、上例と同様の作用効果を奏す
る。

【００６４】また、図示せざるも、不純物領域４４及び
４５が形成される、深さ程度に対応する位置において、
全域に亘ってセンサウエル領域３５と同一極性のポテン
シャル調整用領域を形成することもできる。

【００６５】上述したように、本実施例に係る増幅型固
体撮像素子は、画素特性に影響するセンサのチャネル
と、浅いソース領域及びドレイン領域と、深い不純物領
域の形成、さらにセンサウエル領域をセルファライン的
に形成し、画素特性の均一性に優れた特性をもたせつ
つ、以下の優れて点を実現できる。

【００６６】ゲート−ドレイン間容量が減り、クロスト
ークが低減し、消費電力を低減することができる。

【００６７】画素間配線層を面積的に広げることがで
き、コンタクトのマージンを広げることかできる。究極
的には、有効画素端で別配線でコンタクトすることが可
能となり、画素領域内に横方向の配線を無くした構造が
可能となる。

【００６８】ドレインアバランシェによるホットキャリ
アの発生が大きく低減し、暗電流の低減が図られつつ、
画素ＭＯＳトランジスタの長期信頼性に優れる。ゲート
とソース、ドレインとの間の絶縁耐圧が良くなり、歩留
りが向上する。

【００６９】尚、上例では、画素ＭＯＳトランジスタ４
１としてｎチャネル型について説明したが、ｐチャネル
型についても同様である。

【００７０】

【発明の効果】本発明に係る増幅型固体撮像素子によれ
ば、画素トランジスタにおいて、ゲート−ドレイン間容
量が減少し、ゲート−ドレイン間のクロストークが低減
し、消費電極を低減することができる。ドレインアバン
ンシェによるホットキャリアの発生を大きく低減するこ
とができ、暗電流を低減することができ、且つ画素トラ
ンジスタの長期信頼性に優れる。

【００７１】ゲート−ドレイン間の絶縁耐圧が良くな
り、製造歩留りが向上する。画素間配線層を面積的に広
げることができ、画素間配線層と垂直選択線とのコンタ
クトマージンを広げることができる。

【００７２】本発明に係る増幅型固体撮像素子の製造方
法によれば、画素トランジスタにおけるチャネルとソー
ス領域及びドレイン領域をセルファライン的に形成する
ことができ、画素特性の均一性に優れた特性をもつ増幅
型固体撮像素子を製造することができる。

【００７３】画素トランジスタにおけるチャネルとソー
ス領域及びドレイン領域と、深い位置の不純物領域とを
フルファライン的に形成することができ、画素特性の均
一性に優れた特性をもつ増幅型固体撮像素子を製造する
ことができる。

【００７４】画素トランジスタにおけるチャネルと、ソ
ース領域及びドレイン領域と、深い位置の不純物領域
と、電荷蓄積ウエル領域とをセルファライン的に形成す
ることができ、画素特性の均一性に優れた特性をもつ増
幅型固体撮像素子を製造することができる。

【００７５】ソース領域及びドレイン領域上に選択的に
ゲート絶縁膜より厚い絶縁膜を形成することができ、ゲ
ート−ドレイン間容量が低減し、ドレインアバランシェ
に起因する暗電流が低減した信頼性の高い増幅型固体撮
像素子を歩留り良く製造することができる。

【図面の簡単な説明】

【図１】本発明に係る増幅型固体撮像素子の一例を示す
平面図である。

【図２】図１の画素ＭＯＳトランジスタの断面である。

【図３】Ａ 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す製造工程図である。 Ｂ 本発明に係る増幅型固体撮像素子の製造方法の一例
を示す製造工程図である。 Ｃ 本発明に係る増幅型固体撮像素子の製造方法の一例
を示す製造工程図である。

【図４】Ｄ 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す製造工程図である。 Ｅ 本発明に係る増幅型固体撮像素子の製造方法の一例
を示す製造工程図である。

【図５】本発明に係る増幅型固体撮像素子の他の例を示
す平面図である。

【図６】本発明に係る増幅型固体撮像素子のさらに他の
例を示す平面図である。

【図７】本発明に係る増幅型固体撮像素子の画素ＭＯＳ
トランジスタの他の例を示す断面図である。

【図８】第２の比較例に係る増幅型固体撮像素子の平面
図である。

【図９】図８の画素ＭＯＳトランジスタの断面図であ
る。

【図１０】第１比較例に係る増幅型固体撮像素子の平面
図である。

【図１１】画素ＭＯＳトランジスタの断面図である。

【符号の説明】

３１ 増幅型固体撮像素子、３６ ゲート絶縁膜、３７
ゲート電極、３９ソース領域、４０ ドレイン領域、
４１ 画素ＭＯＳトランジスタ、４３ 厚い絶縁膜、４
７ 画素間配線層、５１ 信号線、５２ 垂直選択線、
５３ ドレイン電源線、５８ 画素領域、６１ シリコ
ン窒化膜、６２ レジスト層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 画素トランジスタにおけるドレイン領域
   端上の絶縁膜が、ゲート絶縁膜より厚く形成されて成る
   ことを特徴とする増幅型固体撮像素子。
2. 【請求項２】 隣り合う画素トランジスタのゲート電極
   が、該ゲート電極から之と一体に前記ドレイン領域の絶
   縁膜上に延長する画素間配線層で接続されて成ることを
   特徴とする請求項１に記載の増幅型固体撮像素子。
3. 【請求項３】 画素領域において、ゲート絶縁膜となる
   酸化膜とシリコン窒化膜を順次形成する工程と、 前記シリコン窒化膜を画素のチャネル形状にパターニン
   グし、ソース領域及びドレイン領域を形成する工程と、 酸化処理して前記ソース領域及びドレイン領域上に前記
   ゲート絶縁膜より厚い酸化膜を形成する工程と、 前記シリコン窒化膜を除去し、画素のゲート電極を形成
   する工程を有することを特徴とする増幅型固体撮像素子
   の製造方法。
4. 【請求項４】 前記シリコン窒化膜をパターニングした
   ときのレジスト層をマスクにして、イオン注入にて前記
   ソース領域及びドレイン領域を形成することを特徴とす
   る請求項３に記載の増幅型固体撮像素子の製造方法。
5. 【請求項５】 前記シリコン窒化膜をパターニングした
   ときのレジスト層をマスクにしてイオン注入し、前記ソ
   ース領域及びドレイン領域と、該ソース領域及びドレイ
   ン領域より深い位置の不純物領域とを、セルファライン
   的に形成することを特徴とする請求項３に記載の増幅型
   固体撮像素子。
6. 【請求項６】 前記シリコン窒化膜を除去した後、前記
   厚い酸化膜をマスクに電荷蓄積ウエル領域をイオン注入
   で形成することを特徴とする請求項３に記載の増幅型固
   体撮像素子の製造方法。