JPH09260647A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】この発明は、リソグラフィ工程で位置合わせ用
マークとしての段差が形成される半導体装置およびその
製造方法を提供することを課題とする。 【解決手段】半導体基板21の表面に素子分離領域22で囲
まれた素子形成領域が形成されると共にその表面にはゲ
ート酸化膜23が形成され、ゲート電極25が形成される。
また合わせマーク領域の素子分離領域22の上には、シリ
コン窒化膜27が形成され、さらにその上に絶縁膜28が堆
積されるもので、この絶縁膜28に素子形成領域のゲート
電極導出部251 や拡散層241 、242 に対応してコンタク
ト孔291 〜293 を形成し、同時にシリコン窒化膜27の部
分にコンタクト孔301 、301 、…を形成する。そして、
Ｗを堆積してコンタクト孔291 〜293 に埋め込みコンタ
クト金属321 〜323 とするが、シリコン窒化膜27にはＷ
が成長しないため、コンタクト孔301 、302 、…はその
まま残り、マーク検知に好適な段差が残される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、縮小投影露光装
置を用いたリソグラフィ工程に基づき製造され、特に微
小化された大規模ＭＯＳ型半導体回路として用いられる
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】半導体デバイスや半導体集積回路を製造
するに際しては、基本的にはシリコン等の半導体基板上
に、酸化、デポジション、スパッタ等による膜の堆積工
程と、この堆積膜の必要部分を残して他の部分の取り除
くパターン形成との繰り返しが行われる。

【０００３】一般に知られているように、現在の半導体
素子の製造工程においては、この様なパターン形成に際
して写真蝕刻法（フォトリソグラフィ法：以下、単にリ
ソグラフィと称する）が用いられている。このパターン
形成に用いられるリソグラフィ法は、実際に形成しよう
とするパターンを例えば５倍程度に拡大したパターンを
クロムによって形成した、レティクルと呼ばれるガラス
マスクが用いられる。すなわち、このガラスマスクに紫
外線を通して得られたパターン映像をレンズ機構を用い
て縮小し、半導体基板上にパターン映像を形成して、半
導体基板上に塗布された感光材（レジスト）を露光し、
これを現像することによってレジストマスクパターンを
形成する。すなわち、半導体基板上に堆積形成された堆
積膜は、このレジストマスクパターンをマスク材として
加工され、微細なパターン形状に加工される。

【０００４】したがって、半導体基板上の堆積膜に対し
て、この様なマスクパターンを形成してエッチング加工
するような手段を用いれば、半導体基板（ウェーハ）上
に複数個の同一パターンを容易に形成できるようになる
もので、この様な技術によって半導体デバイスさらに半
導体集積回路の大量生産が可能とされる。

【０００５】この様なリソグラフィ工程は、半導体装置
の製造工程において最も重要な工程の１つであり、半導
体基板上にトランジスタ等の能動素子や抵抗およびキャ
パシタ等の受動素子を形成して、１つの半導体回路装置
を形成するためには、不純物拡散層形成やゲート電極形
成、さらに配線パターン形成等のために複数回から数十
回繰り返される。

【０００６】これらの各工程においては、そのそれぞれ
の工程で形成されるパターンがそれぞれ下層に形成され
たパターンとの位置関係を合致させる必要があり、レテ
ィクル上には後続するリソグラフィ工程において位置合
わせに使用される特定パターン（合わせマーク）形成用
のパターンが用意されている。この合わせマークは、ス
テッパの仕様に準拠した段差パターンが下層のパターン
形成工程において形成されるように、パターンの設計が
されている。

【０００７】実際のこの合わせマークを使用するリソグ
ラフィ工程にあっては、可視光もしくはレーザ光をこの
合わせマークに照射し、段差による反射光の強度の差、
もしくはそれによって生ずる干渉光を検知するようにし
て、合わせマークの位置を検出する。

【０００８】図６の（Ａ）は従来の一般的に使用されて
いる合わせマークの例を説明するもので、例えばＭＯＳ
集積回路において半導体基板11の表面部に、ＬＯＣＯＳ
酸化等で形成された素子分離領域12に囲まれるようにし
て素子形成領域が設定され、この素子形成領域には不純
物拡散層が形成されて、その上に絶縁層13が堆積されて
いる。そしてこの絶縁層13に対して下地不純物拡散層や
ゲート電極部に対して接続する複数のコンタクト孔形成
と共に、位置合わせのための開口141 、142 、…が形成
される。この開口141 、142 、…は例えば長方形もしく
は正方形状に形成され、同図の（Ｂ）で示すように規則
正しく配列され、この開口141 、142 、…それぞれの領
域は、絶縁層13の表面部において他の部分よりも低くな
って、段差が形成されるようになっている。

【０００９】コンタクト孔が開口された絶縁層13の表面
には例えば第１層の配線層が形成されるもので、図６の
（Ｃ）で示すように絶縁層13の表面にアルミニウム等の
第１配線層用の金属膜15が堆積される。リソグラフィ時
には、この様な金属膜15が堆積された後に所定のパター
ンのマスクを合わせるものであるが、金属膜15が形成さ
れた後においても、開口141 、142 、…それぞれに対応
して段差が残っているため反射光による位置検知が可能
であり、これを用いてマスク合わせを行う。

【００１０】一方、半導体素子の微細化に伴って、絶縁
層13に形成されるコンタクト孔のサイズも縮小する。し
かしながら、不純物拡散層やゲート電極と配線用金属膜
15との間に設定される層間絶縁層（絶縁層13）の膜厚
は、回路性能から要求される寄生容量の削減、配線層で
ある金属膜15の下方に形成される例えばゲート電極等の
膜厚との関連で、微細化によるサイズの縮小よりも薄膜
化ができない。

【００１１】この様な結果から、コンタクト孔（開口14
1 、142 、…）のアスペクト比（サイズと深さの比）
は、微細化が進むにつれて大きくなり、金属膜15の堆積
に従来から用いられてきたスパッタ法では、コンタクト
孔内に充分な金属膜15の堆積が行えない。したがって、
図７に示すようにコンタクト孔内において断線部16が生
じて接続不良を起こす。これは、スパッタ法がコンタク
ト孔の上部から金属原子を飛ばして、このコンタクト孔
内に金属膜15を堆積することに起因する。

【００１２】また、製造段階においてはこの様な接続不
良を起こす断線部16が形成されないようにスパッタする
ことも不可能ではないが、この様な場合にあってもコン
タクト孔の底面付近のコンタクト側面部にスパッタされ
る金属膜は、絶縁層13上の金属膜15の厚さを１００％と
した場合、５％以下程度となってしまう。このため、こ
の半導体装置を実用化している状態で、コンタクト孔の
底面付近の側面部に流れる電流密度が過大となり、つい
には断線に至る恐れがある。

【００１３】この様な問題に対処するため、特別なコン
タクト孔埋め込み技術が開発されているもので、コンタ
クト孔の開口後に気層成長法（ＣＶＤ法）によって、タ
ングステン（Ｗ）等の金属膜を成長させ、図８の（Ａ）
で示すように金属膜15をコンタクト孔とされる開口141
、142 、…内に均一に堆積した埋め込み金属151 とす
ることができる。

【００１４】このコンタクト孔埋め込み技術としては、
第１にコンタクト孔の底や側面、さらに絶縁膜13上にＴ
ｉ等の高融点金属膜を形成し、この金属膜の全面にタン
グステン等の金属膜を成長させるブランケット(blanke
t) 方式が知られている。また第２に、コンタクト孔の
底のみから選択的にタングステン等の金属膜を成長させ
るセレクティブ(selective) 方式が知られている。

【００１５】ブランケット方式は、文字通りコンタクト
孔以外にも埋め込み用の金属膜が成長されるものであ
り、この金属膜の形成後に絶縁膜13上の余剰金属を除去
する必要がある。また、セレクティブ方式は基本的には
コンタクト孔内にのみに金属膜が成長されるものである
が、（Ｂ）図で示すように現実の半導体素子の構造にお
いては、不純物拡散層17上のコンタクト孔145 とゲート
電極18上のコンタクト孔146 ではその深さが異なる。こ
のため、深いコンタクト孔145 を完全に埋め込むように
すると、浅いコンタクト孔146 上には埋め込んだ金属が
絶縁膜13上に溢れ出して余剰金属膜19が形成されてしま
う。この状態のままでは、隣り合ったコンタクト孔や、
その後に形成される配線層間での短絡を引き起こす。こ
のため、セレクティブ方式においても絶縁膜13上の余剰
金属膜19を除去する必要がある。

【００１６】絶縁膜上の余剰金属を除去する技術として
は、基板上の全面にレジストを塗布した後、このレジス
トと埋め込みに使用した金属（タングステン等）とエッ
チング速度がほぼ等しい、いわゆる両者のエッチング選
択比が“１”に近い異方性エッチング(Reactive Ion Et
ching ：ＲＩＥ）もしくは等方性エッチング(Chemical
Dry Etching ：ＣＤＥ）を行う方法が第１に知られてい
る。また、少なくとも余剰金属膜とは化学反応を起こす
研磨材を流しながら研磨を行って、余剰金属のみ、もし
くはこの余剰金属と絶縁膜の双方を削り取る化学機械研
磨(Chemicl Mechanical Polishing ：ＣＭＰ）法が知ら
れている。

【００１７】これらの余剰金属の除去手段を用いれば、
層間絶縁層である絶縁膜13上の余剰金属を、短絡問題等
が生じない程度に除去することが可能であり、これらの
余剰金属除去技術をコンタクト孔埋め込み用成膜技術と
を合わせ用いることにより、図８の（Ａ）で示したよう
にコンタクト孔内に埋め込んだ金属膜151 と絶縁膜13と
の間の段差を１００ｎｍ以下とすることができる。

【００１８】この様にしてコンタクト孔内に金属を均一
に埋め込み、この埋め込まれた金属と絶縁膜との段差が
１００ｎｍ以下とすれば、微細化された半導体装置に対
してもコンタクト部分で断線不良を大きく改善すること
ができる。しかしながら、この様な構造を採用する場合
には、リソグラフィ工程における位置合わせに問題が生
ずる。

【００１９】すなわち、現在のリソグラフィ工程におけ
る位置合わせにあっては、開口部の段差を利用して位置
検知を行う方式が採用されている。したがって、この位
置合わせを行うための位置検知が行える反射光強度もし
くは干渉光を得るためには、段差上に別の膜が載ってい
ない状態で、最低５０〜１００ｎｍの段差が必要であ
り、さらに段差上に別の膜が載っている場合には、さら
に大きな段差が必要となる。したがって、合わせマーク
部の段差が１００ｎｍ以下となり、さらにその上に４０
０〜１０００ｎｍの金属配線用の金属層が堆積された状
態で、リソグラフィ工程を実施する金属配線加工工程に
あっては、コンタクト孔開孔工程で形成された合わせマ
ークを検知することができなくなる。

【００２０】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、合わせマークとされる開孔
と共に形成されるコンタクト孔に対して、金属埋め込み
技術を用いるようにした場合においても、その後のリソ
グラフィ工程において位置合わせのために効果的に使用
できるようにした位置合わせマークが形成されるように
した半導体装置およびその製造方法を提供しようとする
ものである。

【００２１】

【課題を解決するための手段】この発明に係る半導体装
置にあっては、半導体基板上に形成された例えばＭＯＳ
型半導体素子の不純物拡散層さらにゲート電極それぞれ
と金属配線層とを接続するコンタクト孔には、選択気層
成長法を用いて形成された金属膜が埋め込まれており、
この同一半導体基板上に上記コンタクト孔と同時に形成
された、段差を検知してリソグラフィ工程において位置
合わせを行うためのパターンを形成する他のコンタクト
孔の底部、もしくはこのコンタクト孔の底部からその側
面の一部までに、埋め込み金属が成長されない物質が露
出されているようにしている。

【００２２】この様に、リソグラフィ工程において位置
合わせに使用するためのコンタクト孔の底部からその側
面の一部までに、埋め込み金属が成長されない物質が露
出されるようにしておくと、コンタクト孔に金属膜を成
長させて埋め込まれるようにすると、不純物拡散層さら
にゲート電極部に対応するコンタクト孔には所定の金属
が埋め込み形成されてコンタクトとされるが、埋め込み
金属が成長されない物質が露出されているコンタクト孔
にあっては埋め込み金属の成長はなく、開孔の状態がそ
のまま残る。したがって、リソグラフィ工程において反
射光もしくは干渉光を用いてパターン合わせを行うに際
して、位置合わせ用のコンタクト孔による段差が明確に
検知され、微細な半導体素子の加工が効果的に行われる
ようになる。

【００２３】

【発明の実施の形態】以下、図面を参照してこの発明の
一実施の形態を説明する。図１の（Ａ）はＭＯＳ型半導
体回路に適用した例の断面構造を示しているもので、半
導体基板21の表面部には、埋め込み素子分離(Shallow T
rench Isolation ：ＳＴＩ）構造の素子分離領域22に囲
まれるようにして、素子形成領域が設定されている。そ
して、この半導体基板21の表面部には、酸化膜によるゲ
ート絶縁膜23が形成される。

【００２４】この素子形成領域には、ソースおよびドレ
インにそれぞれ対応する不純物拡散層241 および242 が
形成され、これらの不純物拡散層241 および242 の間に
位置して多結晶シリコンによって構成されたゲート電極
25が形成され、さらにこのゲート電極25は素子分離層22
の部分にまで導出されてゲート電極導出部251 が形成さ
れている。この場合、ゲート電極25およびゲート電極導
出部251 、不純物拡散層214 および242 のそれぞれ表面
には、高融点金属珪化物（この例ではＴｉＳｉ₂ ）層2
6、261 および311 、312 が張り付けられサリサイド(Se
lf-aligne Silicide ：Salicide) 構造とされている。

【００２５】この半導体装置は、素子形成領域を挟んで
３つの領域Ａ、Ｂ、Ｃに分割できるもので、まず領域Ａ
は合わせマーク領域、領域Ｂは能動素子（ＭＯＳ型半導
体素子）領域、さらに領域Ｃは素子分離領域とされる。
そして、合わせマーク領域Ａには、素子分離層22の表面
部に位置してシリコン窒化膜（ＳｉＮ膜）27が形成さ
れ、さらに半導体基板21の全面に対応して層間絶縁層と
される絶縁膜28が堆積される。

【００２６】この絶縁膜28に対しては、ソースおよびド
レインにそれぞれ対応する不純物拡散層241 および242
の位置、さらにゲート電極導出部251 にそれぞれ対応し
てコンタクト孔291 〜293 が形成されるもので、このコ
ンタクト孔291 〜293 の開孔工程と同時に、シリコン窒
化膜27の位置に対応してリソグラフィ工程で使用される
位置合わせ用のコンタクト孔301 、302 、…が開孔形成
されて、例えば同図の（Ｂ）で示すようなパターンとさ
れる。ここで、コンタクト孔291 および292 は拡散層24
1 および242 にそれぞれ対応して形成されたＴｉＳｉ₂
で構成される端子層311 および312 が露出されるまで、
またコンタクト孔293 は高融点金属珪化物層261 が露出
されるまで形成され、コンタクト孔301 、302 、…はシ
リコン窒化膜27が露出するまで開孔される。

【００２７】この様にコンタクト孔291 〜293 および30
1 、302 、…が形成されたならば、セレクティブ方式に
よってＷ（タングステン）等の金属の成長によって、コ
ンタクト孔291 〜293 の内部にコンタクト金属321 〜32
3 を埋め込む。この場合、シリコン窒化膜27部分にはＷ
が成長されないものであるため、コンタクト孔291 〜29
3 にのみＷが成長されてコンタクト金属321 〜323 が成
長され、コンタクト孔301 、302 、…は開孔のままとさ
れて、位置合わせマークとして利用できるようになる。
ここで、このＷの成長によってコンタクト孔291 〜293
の開口面には余剰金属が溢れ出るが、この余剰金属は適
宜除去される。

【００２８】したがって、コンタクト孔291 〜293 と共
に位置合わせマーク用のコンタクト孔301 、302 、…が
開孔形成され、同時にＷの成長工程を実施しても合わせ
マークとして使用される目的のコンタクト孔301 、302
、…は、その開口部による段差が明確に残されて、後
続のリソグラフィ工程において充分に位置検知が可能と
される。ここで、層間絶縁膜となる絶縁膜28の膜厚は、
５００〜１５００ｎｍ程度あるため、この厚さに相当す
る段差がコンタクト孔301 ，302 、…部分に形成され
る。リソグラフィ工程のための段差としては、少なくと
も１５０ｎｍ以上であればよいので、このコンタクト孔
301 、302 、…は位置合わせマークとして効果的に使用
できる。

【００２９】ここでシリコン窒化膜27は、ＭＯＳトラン
ジスタを構成するゲート電極25およびゲート導出部251
部の側壁絶縁層33と共用して構成できるので、合わせマ
ーク残存のためだけに新たなシリコン窒化膜の堆積工程
を追加する必要はない。

【００３０】図２はこの様な半導体装置の製造工程を順
次示しているもので、まず（Ａ）図で示すように半導体
基板21に対して、従来から知られているＳＴＩ工程によ
って素子分離領域22が形成され、これに囲まれるように
して素子形成領域が設定される。その後、この素子形成
領域に対してしきい値制御用等のための不純物を導入す
る。

【００３１】そして、この半導体基板21の表面の全面に
熱酸化によってゲート酸化膜23を形成し、適宜不純物を
導入した多結晶シリコンを堆積し、その上にゲート電極
加工時における保護酸化膜35および351 を堆積した後、
選択エッチングによりゲート電極25並びにゲート導出電
極251 を形成し、必要に応じてソースおよびドレイン形
成部分に対応する不純物拡散領域形成部への不純物導入
によって不純物導入領域361 および362 を形成する。そ
の後、この半導体基板21の全面に５０〜２００ｎｍの膜
厚でシリコン窒化膜37を堆積する。なお、上記多結晶シ
リコンに対する不純物の導入時期は、多結晶シリコンの
堆積と同時であっても良いし、堆積後であっても良い。

【００３２】次に、（Ｂ）図で示すように合わせマーク
領域Ａに相当する部分のシリコン窒化膜27が残されるよ
うにすると共に、ゲート電極25およびゲート電極導出部
251の側壁部に側壁絶縁層33が残されるようにレジスト
パターンを形成し、シリコン窒化膜37をエッチングす
る。残されたシリコン窒化膜27は、後述するコンタクト
孔の埋め込みに際してＷの成長が起こらないようにする
もので、同時にこのエッチングによってゲート電極25お
よびゲート電極導出部251 の側壁部に側壁絶縁層33が形
成される。

【００３３】続いて、（Ｃ）図で示すように必要に応じ
て再度不純物拡散層領域形成部に対して不純物を導入
し、ソースおよびドレインに対応する不純物拡散層241
および242 を形成して、従来から知られている方法によ
ってゲート電極25上とゲート電極導出部251 上、および
不純物拡散層241 、242 上の酸化膜231 を除去する。ま
たゲート電極25およびゲート電極導出部251 上の保護酸
化膜35および351 を除去する。

【００３４】その後、高融点金属であるＴｉ／ＴｉＮ膜
をスパッタし、ＴｉＳｉ₂ 化アニールを行うことで、Ｔ
ｉＳｉ₂ 層26および261 をゲート電極25およびゲート電
極導出部251 上、並びに不純物拡散層241 、242 の部分
にのみ形成してサリサイド構造とする。

【００３５】このとき、素子分離領域22およびシリコン
窒化膜27の上ではＴｉＳｉ₂ 反応が起こらないものであ
るため、この部分には未反応Ｔｉ／ＴｉＮ膜が残存す
る。この未反応Ｔｉ／ＴｉＮ膜は、ＴｉＳｉ₂ がエッチ
ングされないような、例えば硫酸と過酸化水素水の混合
液によって除去し、サリサイド構造とされる。

【００３６】次に、層間絶縁層を形成するようになる絶
縁膜28を、ＣＶＤ酸化膜・ボロン／リンガラス等を堆積
することにより形成し、リソグラフィ手法を用いると共
にＲＩＥによってコンタクト孔291 〜293 、301 、302
、…を開孔形成する。このコンタクト孔開孔に際して
使用されるＲＩＥにあっては、合わせマーク領域Ａの残
存しているシリコン窒化膜27が充分残存するような、酸
化膜とシリコン窒化膜とのエッチング選択比が充分に大
きく設定される条件で行わなければならない。

【００３７】その後、セレクティブＣＶＤ方式によって
Ｗ膜の成膜を行うと、ＴｉＳｉ₂ 上にはＷが成長するが
シリコン窒化膜27上には成長しないため、コンタクト孔
291〜293 内にのみコンタクト金属321 〜323 が埋め込
み形成される。そして、絶縁膜28の表面部と共にコンタ
クト孔291 〜293 の開口部から溢れる余剰金属を除去す
るＣＭＰ工程によって、図１で示したような半導体装置
が完成される。

【００３８】なお、ここで示した実施の形態にあって
は、余剰金属の除去と絶縁膜28の表面の平坦化を１回の
ＣＭＰ工程によって行うように説明したが、絶縁膜28の
堆積後にＣＭＰによりその表面を平坦化し、その後ＲＩ
Ｅを用いたコンタクト孔291 〜293 および301 、302 、
…の開孔、Ｗの成膜、レジストエッチバック技術を用い
たエッチングもしくはＣＭＰによる余剰金属の除去を行
うようにしてもよい。

【００３９】また、この実施の形態にあっては、素子分
離領域22の形成にＳＴＩ構造を採用しているが、これは
選択酸化（ＬＯＣＯＳ）法による素子分離構造を用いる
ようにしてもよい。さらに、ゲート電極にＷＳｉ₂ と多
結晶シリコンから構成されるポリサイド構造を用い、不
純物拡散領域のみにＴｉＳｉ₂ を張り付けを行うように
してもよい。サリサイド構造もしくは不純物拡散層Ｔｉ
Ｓｉ₂ の張り付け構造を用いない場合には、コンタクト
孔の開孔後にＴｉ／ＴｉＮ膜のスパッタ、シリサイド化
アニール、層間絶縁膜上・マーク部コンタクト底（Ｓｉ
Ｎ膜）上、コンタクト孔側壁の未反応Ｔｉ／ＴｉＮ膜の
除去を行って、不純物拡散領域に対応するコンタクト孔
の底にのみ、ＴｉＳｉ₂ を形成するようにした製造方法
を採用することもできる。

【００４０】図３は第２の実施の形態を説明する断面図
で、合わせマーク形成領域Ａの素子分離領域22上に、多
結晶シリコン膜40およびタングステン珪化物（ＷＳｉ
₂ ）層41を重ねたＷＳｉポリサイド構造のゲート電極42
を形成するもので、このゲート電極42の上にシリコン窒
化膜43が積層される。この場合、ゲート電極25およびゲ
ート電極導出部251 上のタングステン珪化物層41上にも
それぞれシリコン窒化膜44および441 が積層されてい
る。

【００４１】そして、前実施の形態と同様に層間絶縁層
とされる絶縁膜28を形成した後にコンタクト孔291 〜29
3 および301 、302 、…を形成する。この場合、ゲート
電極導出部251 に対応するコンタクト孔293 は、シリコ
ン窒化膜441 を貫通してＴｉＳｉ₂ に達するまで開孔す
る。したがって、領域Ａのコンタクト孔301 、302 、…
の底にはシリコン窒化膜43が露出されるのに対して、領
域ＢおよびＣのコンタクト孔291 〜293 の底にはＷ膜が
露出される。

【００４２】したがって、Ｗの成膜によって合わせマー
ク形成領域Ａのコンタクト孔301 、302 、…にはＷが成
長されないが、コンタクト孔291 〜293 の底にはＷが成
長され、コンタクト孔291 〜293 にコンタクト金属321
〜323 が埋め込まれる。

【００４３】この様な構造とするとにより、前実施の形
態と同様に絶縁膜28の膜厚に相当する深さの位置合わせ
用のコンタクト孔301 、302 、…が形成されるものであ
るため、リソグラフィ工程において充分に位置合わせの
ための位置検知が可能とされる。

【００４４】また、この実施の形態にあっては、不純物
拡散層上のコンタクト孔291 および292 をゲート電極お
よび素子分離領域に対して自己整合的に開孔するボーダ
レス(Bordeerless) ゲートＳＡＣ(Self-aligned Contac
t)構造を用いるようになるため、マーク形成領域Ａのコ
ンタクト孔301 、302 、…には底部分だけでなく、その
側面部の一部にも、底面のシリコン窒化膜43に接続した
シリコン窒化膜が露出されている。

【００４５】図４はこの第２の実施形態に示した半導体
装置の製造工程を説明するもので、まず（Ａ）図で示す
ように半導体基板21に対して第１の実施形態と同様にＳ
ＴＩ工程によって素子分離領域22を形成する。そして、
この素子分離領域22で囲まれた素子形成領域であるＭＯ
Ｓ型半導体素子領域に、そのしきい値を制御するために
不純物を導入し、ゲート酸化膜23を形成した後に、多結
晶シリコン膜40を堆積する。そして、適宜不純物の導入
を行った後に多結晶シリコン膜40の上にＷＳｉ₂ 膜41を
堆積し、さらにシリコン窒化膜44、441 および43を堆積
し、ゲート電極を形成する。

【００４６】この構造は、半導体基板21上にゲート酸化
膜23が形成された後に、多結晶シリコンの層を堆積し、
さらにＷＳｉ₂ 膜を形成した後にシリコン窒化膜が積層
されるように成膜し、ゲート電極部とゲート電極導出
部、さらに領域Ａに対応する領域を残すリソグラフィ工
程によってＲＩＥで製造される。これによって、合わせ
マーク領域Ａにはコンタクト孔埋め込み時にＷの成長が
起こらないようにシリコン窒化膜43を積層したゲート電
極が形成される。

【００４７】続いて、（Ｂ）図に示すように応じて不純
物拡散層領域形成部に対して不純物を導入してソースお
よびドレインに対応する不純物拡散層241 および242 を
形成し、その後半導体基板21上に５０〜２００ｎｍの膜
厚でシリコン窒化膜堆積し、ＲＩＥによるエッチングを
行って側壁絶縁層33を形成する。このとき、ゲート電極
25部等の上には、ゲート電極等の加工前に堆積したシリ
コン窒化膜44、441 が存在するが、適当なＲＩＥ時間を
選定することで側壁絶縁層33を残すようにすれば、ゲー
ト電極25、41および電極導出部251 上、領域Ａに対応す
るゲート電極40、41上にもシリコン窒化膜44および441
を残すことができる。

【００４８】その後、図５の（Ａ）に示すように必要に
応じて再度、不純物拡散領域241 および242 部への不純
物の導入を行った後に、この不純物拡散領域241 および
242に対応する部分の酸化膜231 を除去し、Ｔｉ／Ｔｉ
Ｎ膜のスパッタとともにＴｉＳｉ₂ 化アニールを行い、
素子分離領域22上やシリコン窒化膜43、44、441 さらに
側壁32上の未反応Ｔｉ／ＴｉＮ膜の除去を行って、不純
物拡散層241 、242 の領域にＴｉＳｉ₂ の張り付けを行
って、端子層311 および312 を形成する。

【００４９】次に、全面に１０〜１００ｎｍの厚さでシ
リコン窒化膜45を堆積形成し、続いて層間絶縁層とされ
る絶縁膜28を、ＣＶＤ酸化膜、ボロン／リンガラスの堆
積によって形成する。その後、ゲート電極導出部251 部
分に対応してのみ、リソグラフィ・ＲＩＥによって絶縁
膜28にコンタクト孔293 を開孔する。このときに使用す
るＲＩＥは、絶縁膜28だけではなく、ゲート電極導出部
251 上に積層されたシリコン窒化膜441 もエッチングさ
れるような条件により行う。

【００５０】次いで、同図の（Ｂ）で示すように拡散領
域341 および342 部の端子層311 および312 、ゲート電
極25に対応する部分にそれぞれコンタクト孔291 および
292を開孔し、同時に多結晶シリコン膜40に対応する部
分に位置合わせ用のコンタクト孔301 、302 、…を開孔
する。コンタクト孔291 、292 および301 、302 、…
は、ＲＩＥ・リソグラフィによって行われるもので、酸
化膜とシリコン窒化膜とエッチング選択比が充分に大き
くして酸化膜のみがエッチングされるようにした条件、
さらにシリコン窒化膜と酸化膜のエッチング選択比が充
分に大きくて、シリコン窒化膜のみがエッチングされる
ような条件でＲＩＥを続けて行い、図のようなボーダレ
スゲートＳＡＣを開孔する。

【００５１】この様な２種類のＲＩＥによって開孔する
ことにより、拡散領域241 、242 上のコンタクト孔291
、292 がゲート電極25部および素子分離領域22に重な
っている場合でもゲート電極25部分に不純物拡散層241
、242 上のコンタクト孔が開孔されず、且つ素子分離
領域22もエッチングされないようにして、これらコンタ
クト孔291 、292 が開孔され、効果的に微細化を促進す
ることができる。

【００５２】この様にすれば、領域Ａの多結晶シリコン
40に対応する部分には、ゲート電極等の加工前に堆積し
たシリコン窒化膜43が存在するものであり、したがって
この部分に開孔されたコンタクト孔301 、302 、…それ
ぞれの底部分にはシリコン窒化膜43が存在して、その後
にセレクティブＣＶＤ方式によりＷの成膜を行っても、
コンタクト孔301 、302 、…の内部にはＷが成長されな
い。この様な２回に分けたコンタクト孔291 〜293 、30
1 、302 、…の開孔後は、前実施の形態と同様にセレク
ティブＣＶＤ方式によるＷ膜の成膜、余剰金属の除去、
絶縁膜28の平坦化を行って、図３で示した半導体装置が
完成される。

【００５３】なお、この第２の実施の形態においても、
第１の実施の形態と同様に層間絶縁膜の堆積後にＣＭＰ
法等でその平坦化を行い、その後にコンタクト孔を開孔
し、レジストエッチバックもしくはＣＭＰ法による余剰
金属除去を行うことも可能である。また、素子分離領域
22の形成にＬＯＣＯＳ法を用いてもよく、また端子層31
1 、312 をＴｉＳｉ₂ の張り付け構造を用いずに、コン
タクト孔291 〜293 の形成後に、これらの底部分にのみ
ＴｉＳｉ₂ 膜を形成することもできる。

【００５４】

【発明の効果】以上のようにこの発明に係る半導体装置
によれば、層間絶縁層とされる絶縁膜に、ゲート電極や
拡散層に対応するコンタクト孔と共に、リソグラフィ工
程で使用される位置合わせ用のコンタクト孔を開孔し、
コンタクト孔の埋め込み技術を使用した場合にあって
も、位置合わせ用のコンタクト孔に対して金属の埋め込
みが行われないものであるため、このコンタクト孔がそ
の後のリソグラフィ工程において位置合わせに使用でき
る段差を有する位置マークとすることができる。したが
って、半導体装置の微細化に伴うコンタクト孔部分の接
続不良の問題が解決されると共に、リソグラフィ工程に
おける位置合わせも容易に且つ高精度に実行可能とされ
る。

【図面の簡単な説明】

【図１】（Ａ）はこの発明の一実施の形態に係る半導体
装置を説明する断面構成図、（Ｂ）はそのコンタクト孔
の配置の状態を示す平面図。

【図２】（Ａ）〜（Ｃ）は上記半導体装置の製造工程を
順次説明する図。

【図３】この発明の第２の実施の形態に係る半導体装置
を説明する断面構成図。

【図４】（Ａ）および（Ｂ）は上記半導体装置の製造工
程を説明する図。

【図５】（Ａ）および（Ｂ）は図４の（Ｂ）に続く上記
半導体装置の製造工程を説明する図。

【図６】（Ａ）は従来のリソグラフィ工程で使用される
位置合わせマークを説明する断面図、（Ｂ）はその平面
図、（Ｃ）は位置合わせマーク部に金属を埋め込んだと
きの状態を説明する断面図。

【図７】素子の微細化に伴うコンタクト孔の金属配線不
良を示す断面図。

【図８】（Ａ）および（Ｂ）はそれぞれ従来の半導体装
置におけるコンタクト孔部分を説明する断面図。

【符号の説明】

21…半導体基板、22…素子分離領域、23…ゲート酸化
膜、241 、242 …不純物拡散層、25…ゲート電極、251
…ゲート電極導出部、26、261 …ＴｉＳｉ₂ 膜、27…シ
リコン窒化膜、28…絶縁膜（層間絶縁膜）、291 〜293
、301 、302 、…コンタクト孔、311 、312 …ＴｉＳ
ｉ₂ 層、321 〜323 …コンタクト金属、32…側壁絶縁
層。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板の表面に設定された素子分離領域に形成
   された不純物拡散領域並びにゲート電極と、 この不純物拡散領域並びにゲート電極部の形成された領
   域から外れた位置の前記半導体基板上に形成された、埋
   め込み金属の成長されない物質で構成された成長抑止層
   と、 前記半導体基板面を覆うように形成された絶縁膜層と、 前記拡散領域並びにゲート電極の導出部にそれぞれ対応
   し、さらに前記成長抑止層位置に対応して前記絶縁膜層
   に開孔形成された複数のコンタクト孔と、 これらコンタクト孔内に成長され埋め込み設定された導
   出端子とされる金属とを具備し、 前記成長抑止層に対応して形成されたコンタクト孔内に
   は前記金属が成長されず、このコンタクト孔でリソグラ
   フィ工程での位置合わせに用いられる段差が形成される
   ようにしたことを特徴とする半導体装置。
2. 【請求項２】 前記成長抑止層はシリコン窒化膜で構成
   される請求項１記載の半導体装置。
3. 【請求項３】 前記成長抑止層はシリコン窒化膜で構成
   され、前記金属はタングステンでなる請求項１記載の半
   導体装置。
4. 【請求項４】 前記拡散領域並びにゲート電極の導出部
   に対応して前記金属が埋め込まれたコンタクト孔の前記
   埋め込み金属上に残存する段差が１００ｎｍ以下に設定
   されるようにした請求項１記載の半導体装置。
5. 【請求項５】 前記成長抑止層部に対応して形成された
   コンタクト孔によって形成される段差は、少なくとも１
   ５０ｎｍ以上に設定されるようにした請求項１記載の半
   導体装置。
6. 【請求項６】 前記ゲート電極部は多結晶シリコンで構
   成され、このゲート電極部および不純物拡散領域上に
   は、ＴｉＳｉ₂ の膜が形成され、これらゲート電極部お
   よび不純物拡散領域に対応して形成された前記コンタク
   ト孔の底面には、このＴｉＳｉ₂ が露出されるようにし
   た請求項１記載の半導体装置。
7. 【請求項７】 半導体基板の表面部に素子分離領域で囲
   まれた素子形成領域を設定し、この素子形成領域に不純
   物拡散層を形成する第１の工程と、 前記半導体基板表面にゲート酸化膜を成膜し、このゲー
   ト酸化膜上にゲート電極を形成する第２の工程と、 このゲート電極の形成された半導体基板上に埋め込み金
   属の成長されない物質を堆積する第３の工程と、 前記堆積された埋め込み金属の成長されない物質の層を
   エッチングし、前記素子形成領域を外れた前記素子分離
   領域に対応して成長抑止層を形成する第４の工程と、 前記半導体基板の全面に絶縁膜を堆積する第５の工程
   と、 前記堆積された絶縁膜に前記不純物拡散層部さらにゲー
   ト電極部にそれぞれ対応すると共に、前記成長抑止層位
   置に対応して複数のコンタクト孔を開孔する第６の工程
   と、 前記コンタクト孔内に金属を成長させる第７の工程とを
   具備し、 この第７の工程では前記不純物拡散層部さらにゲート電
   極部にそれぞれ対応するコンタクト孔内に金属が成長さ
   れて埋め込み設定されると共に、成長抑止層に対応する
   コンタクト孔内には成長されずに段差が残存されるよう
   にしたことを特徴とする半導体装置の製造方法。
8. 【請求項８】 前記成長抑止層を構成する埋め込み金属
   の成長されない物質はシリコン窒化物でなる請求項７記
   載の半導体装置の製造方法。
9. 【請求項９】 前記成長抑止層を構成する埋め込み金属
   の成長されない物質はシリコン窒化物で構成すると共
   に、前記第７の工程では、前記成長抑止層を除くコンタ
   クト孔内にタングステンが成長されるようにした請求項
   ７記載の半導体装置の製造方法。
10. 【請求項１０】 前記第７の工程ではセレクティブＣＶ
    Ｄ方式によって金属を成長させるようにした請求項７記
    載の半導体装置の製造方法。
11. 【請求項１１】 半導体基板の表面部に素子分離領域で
    囲まれた素子形成領域を形成する素子領域設定工程と、 前記半導体基板表面にゲート酸化膜を成膜する酸化膜形
    成工程と、 前記ゲート酸化膜上に多結晶シリコン層とタングステン
    珪化物層とシリコン窒化物層とを順次積層し、ゲート電
    極部および前記素子分離領域に対応して成長抑止層を形
    成するエッチング工程と、 前記ゲート電極に対応した位置の前記半導体基板に不純
    物を導入する拡散領域形成工程と、 前記半導体基板の全面に絶縁物層を形成する絶縁物層形
    成工程と、 前記絶縁物層の前記ゲート電極部位置に対応して、前記
    シリコン窒化物の層を貫通して前記タングステン珪化物
    層に至るコンタクト孔を開孔する第１のコンタクト孔開
    孔工程と、 前記絶縁物層の前記不純物拡散領域に対応する位置、お
    よび前記成長抑止層に対応する位置にそれぞれコンタク
    ト孔を開孔する第２のコンタクト孔開孔工程と、 前記第１および第２のコンタクト孔開孔工程で形成され
    た複数のコンタクト孔の底部からタングステン金属を成
    長させる金属成長工程とを具備し、 前記成長抑止層に対応する位置に形成されたコンタクト
    孔の底部には前記シリコン窒化物の層が露出されて、タ
    ングステンは前記ゲート電極部および不純物拡散領域に
    対応するコンタクト孔内にのみ成長されるようにしたこ
    とを特徴とする半導体装置の製造方法。
12. 【請求項１２】 前記不純物拡散領域に対応する位置に
    コンタクト孔を開孔する工程では、絶縁膜とシリコン窒
    化物とのエッチング選択比が大きい条件によるエッチン
    グと、シリコン窒化物と絶縁膜とのエッチング選択比が
    大きい条件によるエッチングとを続けて行うようにした
    請求項１１記載の半導体装置の製造方法。
13. 【請求項１３】 前記成長抑止層に対応する位置にコン
    タクト孔を開孔する工程では、絶縁膜のみがエッチング
    される条件によるエッチングが行われるようにした請求
    項１１記載の半導体装置の製造方法。