JPH09260949A - 信号発生装置 - Google Patents
信号発生装置Info
- Publication number
- JPH09260949A JPH09260949A JP8067810A JP6781096A JPH09260949A JP H09260949 A JPH09260949 A JP H09260949A JP 8067810 A JP8067810 A JP 8067810A JP 6781096 A JP6781096 A JP 6781096A JP H09260949 A JPH09260949 A JP H09260949A
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路規模を大きくすることなく、瞬時に波形
を切り換えることができる信号発生装置を実現すること
を目的にする。 【解決手段】 本装置は、パラメータを記憶する記憶部
と、この記憶部からのデータにより演算を行う演算部
と、この演算部の演算結果をアナログ信号に変換し出力
するＤ／Ａ変換器と、を有し、記憶部の記憶するパラメ
ータを切り換えて演算部に与えることを特徴とする装置
である。
を切り換えることができる信号発生装置を実現すること
を目的にする。 【解決手段】 本装置は、パラメータを記憶する記憶部
と、この記憶部からのデータにより演算を行う演算部
と、この演算部の演算結果をアナログ信号に変換し出力
するＤ／Ａ変換器と、を有し、記憶部の記憶するパラメ
ータを切り換えて演算部に与えることを特徴とする装置
である。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＩＣテス
タに用いられる信号発生装置に関し、瞬時に出力信号を
変化することができる信号発生装置に関するものであ
る。
タに用いられる信号発生装置に関し、瞬時に出力信号を
変化することができる信号発生装置に関するものであ
る。
【０００２】
【従来の技術】従来のデジタル方式による信号発生装置
は、正弦波や被変調波等の出力信号を変化させる場合、
各パラメータの設定レジスタの内容を書き換える方法が
一般的である。このような装置を図２に示す。ここで
は、被変調信号を出力する信号発生装置の例を示す。図
において、１０は演算部で、レジスタ２１〜２３からの
データを入力し、演算を行う。２０はＤ／Ａ変換器で、
演算部１０の演算結果をアナログ信号に変換し出力す
る。
は、正弦波や被変調波等の出力信号を変化させる場合、
各パラメータの設定レジスタの内容を書き換える方法が
一般的である。このような装置を図２に示す。ここで
は、被変調信号を出力する信号発生装置の例を示す。図
において、１０は演算部で、レジスタ２１〜２３からの
データを入力し、演算を行う。２０はＤ／Ａ変換器で、
演算部１０の演算結果をアナログ信号に変換し出力す
る。
【０００３】演算部１０において、１１はＤＤＳ（ダイ
レクト・デジタル・シンセサイザ）で、レジスタ２１の
データを周波数データとして正弦波のデジタルデータを
出力する。１２はレジスタで、ＤＤＳ１１からのデータ
を入力し保持する。１３は乗算器で、レジスタ１２から
のデータとレジスタ２２からのデータとを乗算する。１
４はレジスタで、乗算器１３からのデータを入力し保持
する。１５は加算器で、レジスタ１４からのデータとレ
ジスタ２３からのデータとを加算する。１６はレジスタ
で、加算器１５からのデータを入力し保持すると共に、
Ｄ／Ａ変換器２０へ出力する。
レクト・デジタル・シンセサイザ）で、レジスタ２１の
データを周波数データとして正弦波のデジタルデータを
出力する。１２はレジスタで、ＤＤＳ１１からのデータ
を入力し保持する。１３は乗算器で、レジスタ１２から
のデータとレジスタ２２からのデータとを乗算する。１
４はレジスタで、乗算器１３からのデータを入力し保持
する。１５は加算器で、レジスタ１４からのデータとレ
ジスタ２３からのデータとを加算する。１６はレジスタ
で、加算器１５からのデータを入力し保持すると共に、
Ｄ／Ａ変換器２０へ出力する。
【０００４】このような装置の動作を以下で説明する。
レジスタ２１〜２３にパラメータデータを保持させる。
これらのデータを用いて、演算部１０は演算を行い、デ
ータを出力する。このデータをＤ／Ａ変換器２０がアナ
ログ信号にして出力する。出力信号を変更する場合は、
レジスタ２１〜２３が保持するデータを変更し、上記と
同様に、変更されたデータにより、演算部１０は演算を
行い、データを出力する。このデータをＤ／Ａ変換器２
０がアナログ信号にして出力する。
レジスタ２１〜２３にパラメータデータを保持させる。
これらのデータを用いて、演算部１０は演算を行い、デ
ータを出力する。このデータをＤ／Ａ変換器２０がアナ
ログ信号にして出力する。出力信号を変更する場合は、
レジスタ２１〜２３が保持するデータを変更し、上記と
同様に、変更されたデータにより、演算部１０は演算を
行い、データを出力する。このデータをＤ／Ａ変換器２
０がアナログ信号にして出力する。
【０００５】
【発明が解決しようとする課題】このような構成の装置
は、出力する波形を変更するために、レジスタ２１〜２
３を書き換える必要があり、全てのレジスタを書き換え
るのに時間がかかる。これにより、ＩＣテスタでは瞬時
に別の試験を行うことができなく、試験時間が多く必要
となってしまう。
は、出力する波形を変更するために、レジスタ２１〜２
３を書き換える必要があり、全てのレジスタを書き換え
るのに時間がかかる。これにより、ＩＣテスタでは瞬時
に別の試験を行うことができなく、試験時間が多く必要
となってしまう。
【０００６】この対策として、図３に示される構成が考
えられる。信号発生器３０，４０を設け、スイッチ５０
により信号発生器３０，４０を切り換えて出力する。こ
れにより、異なる波形を瞬時に切り換えて出力すること
ができるが、回路規模が大きくなってしまう。ここで、
信号発生器３０，４０の内部は図２に示す装置と同様の
構成である。そこで、本発明の目的は、回路規模を大き
くすることなく、瞬時に波形を切り換えることができる
信号発生装置を実現することにある。
えられる。信号発生器３０，４０を設け、スイッチ５０
により信号発生器３０，４０を切り換えて出力する。こ
れにより、異なる波形を瞬時に切り換えて出力すること
ができるが、回路規模が大きくなってしまう。ここで、
信号発生器３０，４０の内部は図２に示す装置と同様の
構成である。そこで、本発明の目的は、回路規模を大き
くすることなく、瞬時に波形を切り換えることができる
信号発生装置を実現することにある。
【０００７】
【課題を解決するための手段】本発明は、パラメータを
記憶する記憶部と、この記憶部からのデータにより演算
を行う演算部と、この演算部の演算結果をアナログ信号
に変換し出力するＤ／Ａ変換器と、を有し、前記記憶部
の記憶するパラメータを切り換えて演算部に与えること
を特徴とするものである。
記憶する記憶部と、この記憶部からのデータにより演算
を行う演算部と、この演算部の演算結果をアナログ信号
に変換し出力するＤ／Ａ変換器と、を有し、前記記憶部
の記憶するパラメータを切り換えて演算部に与えること
を特徴とするものである。
【０００８】このような本発明では、記憶部の記憶する
パラメータを切り換えて演算部に与える。演算部は、記
憶部からのデータにより演算を行う。そして、Ｄ／Ａ変
換器は、演算部の演算結果をアナログ信号に変換して出
力する。
パラメータを切り換えて演算部に与える。演算部は、記
憶部からのデータにより演算を行う。そして、Ｄ／Ａ変
換器は、演算部の演算結果をアナログ信号に変換して出
力する。
【０００９】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施の形態を示した構成図であ
る。図において、１ａ〜１ｄは記憶部であるパラメータ
レジスタバンクで、それぞれ周波数データ，ゲイン値，
オフセット値，ゲイン値のパラメータを記憶している。
そして、パラメータレジスタバンク１ａ〜１ｄは、複数
のレジスタにより、複数のデータを記憶している。２は
演算部で、パラメータレジスタバンク１ａ〜１ｄからの
データにより演算を行う。３はＤ／Ａ変換器で、演算部
２の演算結果をアナログ信号に変換し出力する。４ａ〜
４ｄはレジスタで、レジスタ切換信号の信号ライン上に
設けられ、レジスタ切換信号を保持し、それぞれパラメ
ータレジスタバンク１ａ〜１ｄにレジスタ切換信号を与
えると共に後段のレジスタにレジスタ切換信号を出力す
る。
る。図１は本発明の一実施の形態を示した構成図であ
る。図において、１ａ〜１ｄは記憶部であるパラメータ
レジスタバンクで、それぞれ周波数データ，ゲイン値，
オフセット値，ゲイン値のパラメータを記憶している。
そして、パラメータレジスタバンク１ａ〜１ｄは、複数
のレジスタにより、複数のデータを記憶している。２は
演算部で、パラメータレジスタバンク１ａ〜１ｄからの
データにより演算を行う。３はＤ／Ａ変換器で、演算部
２の演算結果をアナログ信号に変換し出力する。４ａ〜
４ｄはレジスタで、レジスタ切換信号の信号ライン上に
設けられ、レジスタ切換信号を保持し、それぞれパラメ
ータレジスタバンク１ａ〜１ｄにレジスタ切換信号を与
えると共に後段のレジスタにレジスタ切換信号を出力す
る。
【００１０】演算部２において、２ａはＤＤＳで、パラ
メータレジスタバンク１ａからのデータを周波数データ
として正弦波のデジタルデータを出力する。２ｂはレジ
スタで、ＤＤＳ２ａからのデータを保持する。２ｃは乗
算器で、レジスタ２ｂからのデータとパラメータレジス
タバンク１ｂからのデータとを乗算する。２ｄはレジス
タで、乗算器２ｃからのデータを保持する。２ｅは加算
器で、パラメータレジスタバンク１ｃからのデータとレ
ジスタ２ｄからのデータとを加算する。２ｆはレジスタ
で、加算器２ｅからのデータを保持する。２ｇは乗算器
で、パラメータレジスタバンク１ｄからのデータとレジ
スタ２ｆからのデータとを乗算する。２ｈはレジスタ
で、乗算器２ｇからのデータを保持しＤ／Ａ変換器３に
出力する。ここで、各部は同一クロックで動作してい
る。また、レジスタ４ｂ〜４ｄは、パイプライン遅延を
構成するレジスタ２ｂ，２ｄ，２ｆに対応して設けられ
ている。
メータレジスタバンク１ａからのデータを周波数データ
として正弦波のデジタルデータを出力する。２ｂはレジ
スタで、ＤＤＳ２ａからのデータを保持する。２ｃは乗
算器で、レジスタ２ｂからのデータとパラメータレジス
タバンク１ｂからのデータとを乗算する。２ｄはレジス
タで、乗算器２ｃからのデータを保持する。２ｅは加算
器で、パラメータレジスタバンク１ｃからのデータとレ
ジスタ２ｄからのデータとを加算する。２ｆはレジスタ
で、加算器２ｅからのデータを保持する。２ｇは乗算器
で、パラメータレジスタバンク１ｄからのデータとレジ
スタ２ｆからのデータとを乗算する。２ｈはレジスタ
で、乗算器２ｇからのデータを保持しＤ／Ａ変換器３に
出力する。ここで、各部は同一クロックで動作してい
る。また、レジスタ４ｂ〜４ｄは、パイプライン遅延を
構成するレジスタ２ｂ，２ｄ，２ｆに対応して設けられ
ている。
【００１１】このような装置の動作を以下で説明する。
レジスタ切換信号“Ａ”が１クロック目にレジスタ４ａ
に保持される。レジスタ４ａは、パラメータレジスタバ
ンク１ａとレジスタ４ｂとにレジスタ切換信号“Ａ”を
出力する。これにより、パラメータレジスタバンク１ａ
は、レジスタ切換信号“Ａ”に対応するレジスタのデー
タをＤＤＳ２ａに出力する。
レジスタ切換信号“Ａ”が１クロック目にレジスタ４ａ
に保持される。レジスタ４ａは、パラメータレジスタバ
ンク１ａとレジスタ４ｂとにレジスタ切換信号“Ａ”を
出力する。これにより、パラメータレジスタバンク１ａ
は、レジスタ切換信号“Ａ”に対応するレジスタのデー
タをＤＤＳ２ａに出力する。
【００１２】２クロック目で、レジスタ４ｂはレジスタ
切換信号“Ａ”を保持し、パラメータレジスタバンク１
ｂとレジスタ４ｃとに出力する。そして、パラメータレ
ジスタバンク１ｂは、レジスタ切換信号“Ａ”に対応す
るレジスタのデータを乗算器２ｃに出力する。このと
き、レジスタ２ｂは、レジスタ切換信号“Ａ”に対応す
るパラメータレジスタバンク１ａのデータによりＤＤＳ
２ａが演算した結果を保持する。
切換信号“Ａ”を保持し、パラメータレジスタバンク１
ｂとレジスタ４ｃとに出力する。そして、パラメータレ
ジスタバンク１ｂは、レジスタ切換信号“Ａ”に対応す
るレジスタのデータを乗算器２ｃに出力する。このと
き、レジスタ２ｂは、レジスタ切換信号“Ａ”に対応す
るパラメータレジスタバンク１ａのデータによりＤＤＳ
２ａが演算した結果を保持する。
【００１３】３クロック目で、レジスタ４ｃはレジスタ
切換信号“Ａ”を保持し、パラメータレジスタバンク１
ｃとレジスタ４ｄとに出力する。そして、パラメータレ
ジスタバンク１ｃは、レジスタ切換信号“Ａ”に対応す
るレジスタのデータを加算器２ｅに出力する。このと
き、レジスタ２ｄは、レジスタ２ｂのデータとレジスタ
切換信号“Ａ”に対応するパラメータレジスタバンク１
ｂのデータとにより乗算器２ｃが演算した結果を保持す
る。
切換信号“Ａ”を保持し、パラメータレジスタバンク１
ｃとレジスタ４ｄとに出力する。そして、パラメータレ
ジスタバンク１ｃは、レジスタ切換信号“Ａ”に対応す
るレジスタのデータを加算器２ｅに出力する。このと
き、レジスタ２ｄは、レジスタ２ｂのデータとレジスタ
切換信号“Ａ”に対応するパラメータレジスタバンク１
ｂのデータとにより乗算器２ｃが演算した結果を保持す
る。
【００１４】４クロック目で、レジスタ４ｄはレジスタ
切換信号“Ａ”を保持し、パラメータレジスタバンク１
ｄに出力する。そして、パラメータレジスタバンク１ｄ
は、レジスタ切換信号“Ａ”に対応するレジスタのデー
タを乗算器２ｇに出力する。このとき、レジスタ２ｆ
は、レジスタ２ｄのデータとレジスタ切換信号“Ａ”に
対応するパラメータレジスタバンク１ｃのデータとによ
り加算器２ｅが演算した結果を保持する。
切換信号“Ａ”を保持し、パラメータレジスタバンク１
ｄに出力する。そして、パラメータレジスタバンク１ｄ
は、レジスタ切換信号“Ａ”に対応するレジスタのデー
タを乗算器２ｇに出力する。このとき、レジスタ２ｆ
は、レジスタ２ｄのデータとレジスタ切換信号“Ａ”に
対応するパラメータレジスタバンク１ｃのデータとによ
り加算器２ｅが演算した結果を保持する。
【００１５】５クロック目で、レジスタ２ｈは、レジス
タ２ｆのデータとレジスタ切換信号“Ａ”に対応するパ
ラメータレジスタバンク１ｄのデータとにより乗算器２
ｇが演算した結果を保持しＤ／Ａ変換器３に出力する。
このとき、始めてＤ／Ａ変換器３からは、レジスタ切換
信号“Ａ”に対応した波形が出力される。
タ２ｆのデータとレジスタ切換信号“Ａ”に対応するパ
ラメータレジスタバンク１ｄのデータとにより乗算器２
ｇが演算した結果を保持しＤ／Ａ変換器３に出力する。
このとき、始めてＤ／Ａ変換器３からは、レジスタ切換
信号“Ａ”に対応した波形が出力される。
【００１６】同様に、レジスタ切換信号“Ｂ”が入力さ
れた場合、レジスタ４ａ〜４ｄは、クロックごとに順次
レジスタ切換信号“Ｂ”を保持し次のレジスタに出力す
る。同時に、レジスタ２ｂ，２ｄ，２ｆ，２ｈは、クロ
ックごとに入力されるデータを保持し出力する。
れた場合、レジスタ４ａ〜４ｄは、クロックごとに順次
レジスタ切換信号“Ｂ”を保持し次のレジスタに出力す
る。同時に、レジスタ２ｂ，２ｄ，２ｆ，２ｈは、クロ
ックごとに入力されるデータを保持し出力する。
【００１７】このように、レジスタ切換信号によりパラ
メータレジスタバンク１ａ〜１ｄから出力されるデータ
を切り換えて演算部２に与えているので、回路規模を大
きくしなくとも、瞬時に波形を切り換えることができ
る。また、演算部２内部のパイプライン遅延に対応した
レジスタ４ａ〜４ｄをレジスタ切換信号の信号ラインに
設けたので、波形の切換ポイントで追従してパラメータ
レジスタバンク１ａ〜１ｄの出力するデータが切り換わ
る。つまり、出力時点で一瞬に波形の乱れもなく、波形
を切り換えることができる。
メータレジスタバンク１ａ〜１ｄから出力されるデータ
を切り換えて演算部２に与えているので、回路規模を大
きくしなくとも、瞬時に波形を切り換えることができ
る。また、演算部２内部のパイプライン遅延に対応した
レジスタ４ａ〜４ｄをレジスタ切換信号の信号ラインに
設けたので、波形の切換ポイントで追従してパラメータ
レジスタバンク１ａ〜１ｄの出力するデータが切り換わ
る。つまり、出力時点で一瞬に波形の乱れもなく、波形
を切り換えることができる。
【００１８】なお、本発明は上記の実施の形態に限定さ
れるものではなく、演算部２の内部構成は種々考えられ
る。例えば、演算部２に位相変調を加える回路構成を付
加する構成でもよい。要するに、演算を行う演算部にパ
ラメータを切り換えて与える構成であればよい。
れるものではなく、演算部２の内部構成は種々考えられ
る。例えば、演算部２に位相変調を加える回路構成を付
加する構成でもよい。要するに、演算を行う演算部にパ
ラメータを切り換えて与える構成であればよい。
【００１９】
【発明の効果】請求項１によれば、記憶部から出力され
るデータを切り換えて演算部に与えているので、回路規
模を大きくしなくとも、瞬時に波形を切り換えることが
できる。請求項２によれば、演算部内部のパイプライン
遅延に対応したレジスタを切換信号の信号ラインに設け
たので、波形の切換ポイントで追従して記憶部のパラメ
ータの出力するデータが切り換わる。つまり、出力時点
で一瞬に波形の乱れもなく、波形を切り換えることがで
きる。
るデータを切り換えて演算部に与えているので、回路規
模を大きくしなくとも、瞬時に波形を切り換えることが
できる。請求項２によれば、演算部内部のパイプライン
遅延に対応したレジスタを切換信号の信号ラインに設け
たので、波形の切換ポイントで追従して記憶部のパラメ
ータの出力するデータが切り換わる。つまり、出力時点
で一瞬に波形の乱れもなく、波形を切り換えることがで
きる。
【図１】本発明の一実施の形態を示した構成図である。
【図２】従来の信号発生装置を示した構成図である。
【図３】従来の他の信号発生装置を示した構成図であ
る。
る。
１ａ〜１ｄ パラメータレジスタバンク ２ 演算部 ２ｂ，２ｄ，２ｆ，２ｈ，４ａ〜４ｄ レジスタ ３ Ｄ／Ａ変換器
Claims (2)
- 【請求項１】 パラメータを記憶する記憶部と、 この記憶部からのデータにより演算を行う演算部と、 この演算部の演算結果をアナログ信号に変換し出力する
Ｄ／Ａ変換器と、を有し、前記記憶部の記憶するパラメ
ータを切り換えて演算部に与えることを特徴とする信号
発生装置。 - 【請求項２】 記憶部のパラメータの切り換えを司る切
換信号の信号ライン上に、演算部内部のパイプライン遅
延に対応して設けられ、切換信号を記憶部に与えるレジ
スタを有することを特徴とする請求項１記載の信号発生
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067810A JPH09260949A (ja) | 1996-03-25 | 1996-03-25 | 信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067810A JPH09260949A (ja) | 1996-03-25 | 1996-03-25 | 信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260949A true JPH09260949A (ja) | 1997-10-03 |
Family
ID=13355684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8067810A Pending JPH09260949A (ja) | 1996-03-25 | 1996-03-25 | 信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005195585A (ja) * | 2003-12-23 | 2005-07-21 | Teradyne Inc | 信号純度を高めた高分解能シンセサイザ |
-
1996
- 1996-03-25 JP JP8067810A patent/JPH09260949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005195585A (ja) * | 2003-12-23 | 2005-07-21 | Teradyne Inc | 信号純度を高めた高分解能シンセサイザ |
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