JPH09260950A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH09260950A JPH09260950A JP9187896A JP9187896A JPH09260950A JP H09260950 A JPH09260950 A JP H09260950A JP 9187896 A JP9187896 A JP 9187896A JP 9187896 A JP9187896 A JP 9187896A JP H09260950 A JPH09260950 A JP H09260950A
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- frequency synthesizer
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭを用いないこと、周期的なデューティ
比の変動による不要スプリアス成分を大幅に減少させる
こと。 【解決手段】 入力データをクロックごとに累算するア
キュムレータ１の該入力データΔＰＨＡを変化させるこ
とで出力に得られる信号の周波数を変化させる周波数シ
ンセサイザにおいて、アキュムレータ１の出力データを
積分器４で積分してその積分出力を比較器５で比較す
る。積分器４はΔＰＨＡとアキュムレータ１の出力デー
タによって積分係数を変化し、アキュムレータ１のキャ
リーアウト信号で積分を開始する。
比の変動による不要スプリアス成分を大幅に減少させる
こと。 【解決手段】 入力データをクロックごとに累算するア
キュムレータ１の該入力データΔＰＨＡを変化させるこ
とで出力に得られる信号の周波数を変化させる周波数シ
ンセサイザにおいて、アキュムレータ１の出力データを
積分器４で積分してその積分出力を比較器５で比較す
る。積分器４はΔＰＨＡとアキュムレータ１の出力デー
タによって積分係数を変化し、アキュムレータ１のキャ
リーアウト信号で積分を開始する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力データをクロ
ックごとに累算するアキュムレータの該入力データを変
化させることで出力に得られる信号の周波数を変化させ
る周波数シンセサイザに関するものである。
ックごとに累算するアキュムレータの該入力データを変
化させることで出力に得られる信号の周波数を変化させ
る周波数シンセサイザに関するものである。
【０００２】
【従来の技術】図４は従来のダイレクト・デジタル・シ
ンセサイザ（ＤＤＳ）型の周波数シンセサイザの構成を
示す図である。１はアキュムレータであって、発生すべ
き周波数を設定するための累算データΔＰＨＡが与えら
れており、クロック信号の入力ごとにその累算データΔ
ＰＨＡの累加算を行なう。このアキュムレータ１は、ビ
ット数をＮとすると、その累算値が２のＮ乗以上となる
と桁溢れを起こし、２のＮ乗の超過分を初期値として、
累算を続ける。これにより、アキュムレータ１の出力デ
ータは、クロックの周期をＴclk とすると、次の式
（１）で与えられる周期Ｔのランプ波形（三角波形）と
なる。 Ｔ＝（２N ／ΔＰＨＡ）・Ｔclk ・・・・（１）
ンセサイザ（ＤＤＳ）型の周波数シンセサイザの構成を
示す図である。１はアキュムレータであって、発生すべ
き周波数を設定するための累算データΔＰＨＡが与えら
れており、クロック信号の入力ごとにその累算データΔ
ＰＨＡの累加算を行なう。このアキュムレータ１は、ビ
ット数をＮとすると、その累算値が２のＮ乗以上となる
と桁溢れを起こし、２のＮ乗の超過分を初期値として、
累算を続ける。これにより、アキュムレータ１の出力デ
ータは、クロックの周期をＴclk とすると、次の式
（１）で与えられる周期Ｔのランプ波形（三角波形）と
なる。 Ｔ＝（２N ／ΔＰＨＡ）・Ｔclk ・・・・（１）
【０００３】２は位相正弦波変換器であって、ＲＯＭ等
を用いてアキュムレータ１の出力データを位相データと
してこれから正弦波の振幅データを得るものである。こ
の正弦波振幅データをＤ／Ａ変換器３に入力してアナロ
グ信号に変換することによって、所望の周波数の正弦波
信号を得ることができる。
を用いてアキュムレータ１の出力データを位相データと
してこれから正弦波の振幅データを得るものである。こ
の正弦波振幅データをＤ／Ａ変換器３に入力してアナロ
グ信号に変換することによって、所望の周波数の正弦波
信号を得ることができる。
【０００４】この図４に示した周波数シンセサイザで
は、位相同期ループ（ＰＬＬ）によるシンセサイザのよ
うにフィードバック系を用いずに高い周波数安定性が得
られるため、出力周波数の分解能を高くすることがで
き、また出力周波数を高速に切り替えることができる。
は、位相同期ループ（ＰＬＬ）によるシンセサイザのよ
うにフィードバック系を用いずに高い周波数安定性が得
られるため、出力周波数の分解能を高くすることがで
き、また出力周波数を高速に切り替えることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の周波数シンセサイザは、一般に位相正弦
波変換器２の部分に大きなＲＯＭを必要とする。このＲ
ＯＭはアクセス時間の制限から、周波数シンセサイザの
高速化の妨げになり、規模も大きいため消費電力も大き
くなるという問題がある。また、位相データが量子化誤
差を持つために発振周波数近傍にスプリアスを発生する
という問題がある。
たような従来の周波数シンセサイザは、一般に位相正弦
波変換器２の部分に大きなＲＯＭを必要とする。このＲ
ＯＭはアクセス時間の制限から、周波数シンセサイザの
高速化の妨げになり、規模も大きいため消費電力も大き
くなるという問題がある。また、位相データが量子化誤
差を持つために発振周波数近傍にスプリアスを発生する
という問題がある。
【０００６】しかし、任意の周波数を発生するだけであ
れば、比較器等を用いてアキュムレータ１の出力データ
を方形波に変換し、これをフィルタリングすることで周
波数成分を得ることができる。
れば、比較器等を用いてアキュムレータ１の出力データ
を方形波に変換し、これをフィルタリングすることで周
波数成分を得ることができる。
【０００７】図２（縦軸はデジタルデータ、横軸は時間
を表す。）はアキュムレータ１のビット数を４ビットと
し、累算データΔＰＨＡを５（＝「０１０１」）とした
ときのアキュムレータ１の出力とそれを比較器［閾値が
中間の値（＝８＝「１０００」）］を用いて方形波に変
換したときの波形を示したものである。
を表す。）はアキュムレータ１のビット数を４ビットと
し、累算データΔＰＨＡを５（＝「０１０１」）とした
ときのアキュムレータ１の出力とそれを比較器［閾値が
中間の値（＝８＝「１０００」）］を用いて方形波に変
換したときの波形を示したものである。
【０００８】図２に示すように、アキュムレータ１の出
力データ波形Ａ１は式（１）で示される周期をもつ理想
的なランプ波形Ａ２を量子化した波形となるため、この
波形Ａ１を上記した比較器で方形波Ａ３に変換したとき
に、量子化誤差によってその方形波Ａ３のデューティ比
が設定周波数によって周期的に変化し、高次の歪成分以
外の不要スプリアスを発生する。この不要スプリアス
は、高次の歪成分と異なり、所望信号波の近傍にも発生
するため、フィルタリングで除去できず、問題となる。
力データ波形Ａ１は式（１）で示される周期をもつ理想
的なランプ波形Ａ２を量子化した波形となるため、この
波形Ａ１を上記した比較器で方形波Ａ３に変換したとき
に、量子化誤差によってその方形波Ａ３のデューティ比
が設定周波数によって周期的に変化し、高次の歪成分以
外の不要スプリアスを発生する。この不要スプリアス
は、高次の歪成分と異なり、所望信号波の近傍にも発生
するため、フィルタリングで除去できず、問題となる。
【０００９】本発明の目的は、このような問題点を解決
し、ＲＯＭを用いることなく、しかも周期的なデューテ
ィ比の変動による不要スプリアス成分も大幅に減少させ
ることができるようにした周波数シンセサイザを提供す
ることにある。
し、ＲＯＭを用いることなく、しかも周期的なデューテ
ィ比の変動による不要スプリアス成分も大幅に減少させ
ることができるようにした周波数シンセサイザを提供す
ることにある。
【００１０】
【課題を解決するための手段】第１の発明は、入力デー
タをクロックごとに累算するアキュムレータの該入力デ
ータを変化させることで出力に得られる信号の周波数を
変化させる周波数シンセサイザにおいて、前記入力デー
タによって積分電流が制御され、前記アキュムレータの
出力データによって積分容量が制御され、且つ前記アキ
ュムレータの出力データに基づいて発生した積分開始信
号によって積分動作を開始する積分器と、前記積分器か
ら出力する積分電圧と比較電圧とを比較する比較器を備
えたことを特徴とする周波数シンセサイザとして構成し
た。
タをクロックごとに累算するアキュムレータの該入力デ
ータを変化させることで出力に得られる信号の周波数を
変化させる周波数シンセサイザにおいて、前記入力デー
タによって積分電流が制御され、前記アキュムレータの
出力データによって積分容量が制御され、且つ前記アキ
ュムレータの出力データに基づいて発生した積分開始信
号によって積分動作を開始する積分器と、前記積分器か
ら出力する積分電圧と比較電圧とを比較する比較器を備
えたことを特徴とする周波数シンセサイザとして構成し
た。
【００１１】第２の発明は、第１の発明において、前記
積分電流を前記入力データと単位電流との積とし、前記
積分容量を積分開始信号発生直前の前記アキュムレータ
の出力データと単位容量との積とし、前記比較電圧を前
記単位電流と前記クロックの周期との積と前記単位容量
との商とすることを特徴とする周波数シンセサイザとし
て構成した。
積分電流を前記入力データと単位電流との積とし、前記
積分容量を積分開始信号発生直前の前記アキュムレータ
の出力データと単位容量との積とし、前記比較電圧を前
記単位電流と前記クロックの周期との積と前記単位容量
との商とすることを特徴とする周波数シンセサイザとし
て構成した。
【００１２】第３の発明は、第１又は第２の発明におい
て、前記積分開始信号を、前記アキュムレータのキャリ
ーアウト信号とすることを特徴とする周波数シンセサイ
ザとして構成した。
て、前記積分開始信号を、前記アキュムレータのキャリ
ーアウト信号とすることを特徴とする周波数シンセサイ
ザとして構成した。
【００１３】第４の発明は、第１乃至第３の発明におい
て、前記積分開始信号を、前記アキュムレータの出力デ
ータのＭＳＢの立上がり又は立下がりとすることを特徴
とする周波数シンセサイザとして構成した。
て、前記積分開始信号を、前記アキュムレータの出力デ
ータのＭＳＢの立上がり又は立下がりとすることを特徴
とする周波数シンセサイザとして構成した。
【００１４】第５の発明は、第１乃至第４の発明におい
て、前記比較器の出力を分周してデューティ比を５０％
にする手段を備えることを特徴とする周波数シンセサイ
ザとして構成した。
て、前記比較器の出力を分周してデューティ比を５０％
にする手段を備えることを特徴とする周波数シンセサイ
ザとして構成した。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１はそれを説明するための本発明の周波
数シンサセイザの構成を示す図である。本発明は、アキ
ュムレータ１の出力データから、積分器４、比較器５、
および分周器６等を用いて正弦波を発生する構成であ
り、また、アキュムレータ１のキャリーアウト信号等か
ら積分器４の積分動作開始のタイミングを制御する信号
を発生する積分開始信号発生器７を具備する。積分器４
は、積分電流手段と積分容量手段からなり、アキュムレ
ータ１の入力データと出力データによってそれら（つま
り積分係数）が制御される機能を有する。
て説明する。図１はそれを説明するための本発明の周波
数シンサセイザの構成を示す図である。本発明は、アキ
ュムレータ１の出力データから、積分器４、比較器５、
および分周器６等を用いて正弦波を発生する構成であ
り、また、アキュムレータ１のキャリーアウト信号等か
ら積分器４の積分動作開始のタイミングを制御する信号
を発生する積分開始信号発生器７を具備する。積分器４
は、積分電流手段と積分容量手段からなり、アキュムレ
ータ１の入力データと出力データによってそれら（つま
り積分係数）が制御される機能を有する。
【００１６】図２の理想的なランプ波形Ａ２の立下がり
と量子化されたランプ波形つまりアキュムレータ１の出
力データ波形Ａ１の立下がりの時間差Ｔerr は、出力デ
ータ波形Ａ１の立下がり直前のアキュムレータ１の出力
データＤＡＣＣと累算データΔＰＨＡを用いて、 Ｔerr ＝［（２N −ＤＡＣＣ）／ΔＰＨＡ］・Ｔclk ・・・・（２） で表すことができる。
と量子化されたランプ波形つまりアキュムレータ１の出
力データ波形Ａ１の立下がりの時間差Ｔerr は、出力デ
ータ波形Ａ１の立下がり直前のアキュムレータ１の出力
データＤＡＣＣと累算データΔＰＨＡを用いて、 Ｔerr ＝［（２N −ＤＡＣＣ）／ΔＰＨＡ］・Ｔclk ・・・・（２） で表すことができる。
【００１７】本発明は、出力データ波形Ａ１の立下がり
のタイミングを示すキャリーアウト信号等を利用し、式
（２）で示される出力データ波形Ａ１の立下がりから理
想的なランプ波形Ａ２の立下がりまでの時間Ｔerr を、
積分電流手段と積分容量手段からなる積分回路４を動作
させることで得る。
のタイミングを示すキャリーアウト信号等を利用し、式
（２）で示される出力データ波形Ａ１の立下がりから理
想的なランプ波形Ａ２の立下がりまでの時間Ｔerr を、
積分電流手段と積分容量手段からなる積分回路４を動作
させることで得る。
【００１８】クロックの周期をＴclk 、積分電流手段の
出力電流を単位電流ＩのΔＰＨＡ倍とし、積分容量手段
の容量を単位容量Ｃの（２N −ＤＡＣＣ）倍とすると、 Ｖth＝（Ｉ／Ｃ）・Ｔclk ・・・・（３） で与えられる比較器５の比較電圧Ｖthを越える時間Ｔ
は、 Ｔ＝［（２N −ＤＡＣＣ）／ΔＰＨＡ］・Ｔclk ・・・・（４） となり、式（２）で示した時間差Ｔerr を表すことにな
る。したがって、図１の比較器５は、図２に示す理想的
なランプ波形Ａ２の立下がり時に出力を変化させること
となり、これによって理想的な周期をもつ方形波を得る
ことができる。
出力電流を単位電流ＩのΔＰＨＡ倍とし、積分容量手段
の容量を単位容量Ｃの（２N −ＤＡＣＣ）倍とすると、 Ｖth＝（Ｉ／Ｃ）・Ｔclk ・・・・（３） で与えられる比較器５の比較電圧Ｖthを越える時間Ｔ
は、 Ｔ＝［（２N −ＤＡＣＣ）／ΔＰＨＡ］・Ｔclk ・・・・（４） となり、式（２）で示した時間差Ｔerr を表すことにな
る。したがって、図１の比較器５は、図２に示す理想的
なランプ波形Ａ２の立下がり時に出力を変化させること
となり、これによって理想的な周期をもつ方形波を得る
ことができる。
【００１９】
［第１の実施例］図３は本発明の第１の実施例の周波数
シンセサイザの構成を示す図である。ここでは、積分器
４を、スイッチ４１付きで重み付きの電流源４２（以下
では、これをまとめるとき積分電流手段と呼ぶ）と、ス
イッチ４３付きで重み付きの積分容量４４（以下では、
これをまとめるとき積分容量手段と呼ぶ）と、積分容量
４４の入力側を積分電流手段の側とアナログ接地４６の
側とで切り替える切替スイッチ４５とから構成する。比
較器５は前記した式（２）に示した比較電圧Ｖthを入力
している。分周器６はＤ型フリップフロップの反転出力
をデータ端子に接続したＴ型フリップフロップを使用す
る。７は積分開始信号発生器であって、アキュムレータ
１の加算器のキャリーアウト信号を用いて、切替スイッ
チ４５が積分電流手段の側に導通するような積分開始信
号を、キャリーアウト信号の変化時から比較器５の出力
が変化するまでの期間、発生する。８はアキュムレータ
１の出力データＤＡＣＣの２の補数のデータを得るため
の回路である。積分器４のスイッチ４１はアキュムレー
タ１に入力される累算データΔＰＨＡによって開閉し、
スイッチ４３は積分開始信号が出力される直前のアキュ
ムレータ１の出力データＤＡＣＣの２の補数のデータに
よって開閉する。
シンセサイザの構成を示す図である。ここでは、積分器
４を、スイッチ４１付きで重み付きの電流源４２（以下
では、これをまとめるとき積分電流手段と呼ぶ）と、ス
イッチ４３付きで重み付きの積分容量４４（以下では、
これをまとめるとき積分容量手段と呼ぶ）と、積分容量
４４の入力側を積分電流手段の側とアナログ接地４６の
側とで切り替える切替スイッチ４５とから構成する。比
較器５は前記した式（２）に示した比較電圧Ｖthを入力
している。分周器６はＤ型フリップフロップの反転出力
をデータ端子に接続したＴ型フリップフロップを使用す
る。７は積分開始信号発生器であって、アキュムレータ
１の加算器のキャリーアウト信号を用いて、切替スイッ
チ４５が積分電流手段の側に導通するような積分開始信
号を、キャリーアウト信号の変化時から比較器５の出力
が変化するまでの期間、発生する。８はアキュムレータ
１の出力データＤＡＣＣの２の補数のデータを得るため
の回路である。積分器４のスイッチ４１はアキュムレー
タ１に入力される累算データΔＰＨＡによって開閉し、
スイッチ４３は積分開始信号が出力される直前のアキュ
ムレータ１の出力データＤＡＣＣの２の補数のデータに
よって開閉する。
【００２０】この周波数シンセサイザでは、積分開始信
号によって切替スイッチ４５が積分電流手段の側に切り
替えられると、その時点から積分電圧が上昇し始める。
比較器５は、この積分電圧と式（３）で表された比較電
圧Ｖthとを比較して、積分電圧が該比較電圧を越えた時
点から積分開始信号の立下がりまでの区間で出力が
「Ｈ」（高レベル電圧）となる。次段の分周器６では、
この比較器５の出力信号に立上がりエッジが発生するご
とに、出力信号が変化するので、この分周器６からは、
デューティ比５０％で、且つ式（１）の２倍の周期の方
形波が出力されることになる。
号によって切替スイッチ４５が積分電流手段の側に切り
替えられると、その時点から積分電圧が上昇し始める。
比較器５は、この積分電圧と式（３）で表された比較電
圧Ｖthとを比較して、積分電圧が該比較電圧を越えた時
点から積分開始信号の立下がりまでの区間で出力が
「Ｈ」（高レベル電圧）となる。次段の分周器６では、
この比較器５の出力信号に立上がりエッジが発生するご
とに、出力信号が変化するので、この分周器６からは、
デューティ比５０％で、且つ式（１）の２倍の周期の方
形波が出力されることになる。
【００２１】なお、比較器５の比較電圧Ｖthを発生する
回路として、上記積分器４におけるものと同じ単位の積
分電流手段と積分容量手段を用い、１クロック分を積分
して電圧を得る回路を構成することによって、比較電圧
と積分電圧との間の比精度を高く保つことができる。
回路として、上記積分器４におけるものと同じ単位の積
分電流手段と積分容量手段を用い、１クロック分を積分
して電圧を得る回路を構成することによって、比較電圧
と積分電圧との間の比精度を高く保つことができる。
【００２２】また、上記したスイッチ４１付きの電流源
４２およびスイッチ４３付きの積分容量４４は、同じ値
を持った電流源および積分容量として、これを各々２4
−１個（４ビットの場合）用意し、累算データΔＰＨＡ
やアキュムレータ１の出力データＤＡＣＣによって、そ
れらのスイッチの開閉する数を制御することで、比精度
の高い電流スイッチおよび積分容量を構成することがで
きる。
４２およびスイッチ４３付きの積分容量４４は、同じ値
を持った電流源および積分容量として、これを各々２4
−１個（４ビットの場合）用意し、累算データΔＰＨＡ
やアキュムレータ１の出力データＤＡＣＣによって、そ
れらのスイッチの開閉する数を制御することで、比精度
の高い電流スイッチおよび積分容量を構成することがで
きる。
【００２３】［第２の実施例］前述の図３に示した実施
例では、積分開始信号をアキムレータ１の加算器のキャ
リーアウト信号を用いて発生させ、波形Ａ２の立下がり
点を見つけているが、アキュムレータ１の出力データＤ
ＡＣＣのＭＳＢの立上がり、立下がりに基づいて、その
立上がり、立下がりの直前のアキュムレータ出力ＤＡＣ
Ｃから、ランプ波形Ａ２が中間レベル（＝８）を横切る
タイミングをみつけるようにすることもできる。この場
合の比較器５の出力は、図２に示す理想的なランプ波形
Ａ２が中間レベルを横切る度に立上がるため、分周器６
の出力は式（１）に示す周期をもつデューティ比５０％
の方形波となる。
例では、積分開始信号をアキムレータ１の加算器のキャ
リーアウト信号を用いて発生させ、波形Ａ２の立下がり
点を見つけているが、アキュムレータ１の出力データＤ
ＡＣＣのＭＳＢの立上がり、立下がりに基づいて、その
立上がり、立下がりの直前のアキュムレータ出力ＤＡＣ
Ｃから、ランプ波形Ａ２が中間レベル（＝８）を横切る
タイミングをみつけるようにすることもできる。この場
合の比較器５の出力は、図２に示す理想的なランプ波形
Ａ２が中間レベルを横切る度に立上がるため、分周器６
の出力は式（１）に示す周期をもつデューティ比５０％
の方形波となる。
【００２４】
【発明の効果】以上から本発明によれば、従来の周波数
シンセサイザで必要であったＲＯＭが不要となり、これ
によって回路規模の縮小化、低消費電力化を実現するこ
とができる。また、発振周波数近傍のスプリアスの原因
となる位相の量子化誤差を排除することが可能となるた
め、近傍のスプリアスが小さな周波数シンセサイザを構
成することが可能となる。
シンセサイザで必要であったＲＯＭが不要となり、これ
によって回路規模の縮小化、低消費電力化を実現するこ
とができる。また、発振周波数近傍のスプリアスの原因
となる位相の量子化誤差を排除することが可能となるた
め、近傍のスプリアスが小さな周波数シンセサイザを構
成することが可能となる。
【図１】 本発明の実施の形態の周波数シンセサイザの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 アキュムレータの出力データの時間変化を示
す波形Ａ１、それに相当する理想的なランプ波形Ａ２、
および波形Ａ１から直接発生させた方形波の波形Ａ３を
示す波形図である。
す波形Ａ１、それに相当する理想的なランプ波形Ａ２、
および波形Ａ１から直接発生させた方形波の波形Ａ３を
示す波形図である。
【図３】 本発明の第１の実施例の周波数シンセサイザ
の構成を示す回路図である。
の構成を示す回路図である。
【図４】 従来の周波数シンセサイザの構成を示すブロ
ック図である。
ック図である。
１：アキュムレータ、２：位相正弦波変換器、３：Ｄ／
Ａ変換器、４：積分器、５：比較器、６：分周器、７：
積分開始信号発生器、８：２の補数を発生する回路、４
１：スイッチ、４２：電流源、４３：スイッチ、４４：
積分容量、４５：切替スイッチ、Ａ１：アキュムレータ
の出力データの波形、Ａ２：アキュムレータの出力デー
タの波形に相当する理想的なランプ波形、Ａ３：アキュ
ムレータの出力データの波形Ａ１から直接発生させた方
形波の波形。
Ａ変換器、４：積分器、５：比較器、６：分周器、７：
積分開始信号発生器、８：２の補数を発生する回路、４
１：スイッチ、４２：電流源、４３：スイッチ、４４：
積分容量、４５：切替スイッチ、Ａ１：アキュムレータ
の出力データの波形、Ａ２：アキュムレータの出力デー
タの波形に相当する理想的なランプ波形、Ａ３：アキュ
ムレータの出力データの波形Ａ１から直接発生させた方
形波の波形。
Claims (5)
- 【請求項１】入力データをクロックごとに累算するアキ
ュムレータの該入力データを変化させることで出力に得
られる信号の周波数を変化させる周波数シンセサイザに
おいて、 前記入力データによって積分電流が制御され、前記アキ
ュムレータの出力データによって積分容量が制御され、
且つ前記アキュムレータの出力データに基づいて発生し
た積分開始信号によって積分動作を開始する積分器と、 前記積分器から出力する積分電圧と比較電圧とを比較す
る比較器を備えたことを特徴とする周波数シンセサイ
ザ。 - 【請求項２】前記積分電流を前記入力データと単位電流
との積とし、前記積分容量を積分開始信号発生直前の前
記アキュムレータの出力データと単位容量との積とし、
前記比較電圧を前記単位電流と前記クロックの周期との
積と前記単位容量との商とすることを特徴とする請求項
１に記載の周波数シンセサイザ。 - 【請求項３】前記積分開始信号を前記アキュムレータの
キャリーアウト信号とすることを特徴とする請求項１又
は２に記載の周波数シンセサイザ。 - 【請求項４】前記積分開始信号を前記アキュムレータの
出力データのＭＳＢの立上がり又は立下がりに基づいて
発生させることを特徴とする請求項１乃至３に記載の周
波数シンセサイザ。 - 【請求項５】前記比較器の出力を分周してデューティ比
を５０％にする手段を備えることを特徴とする請求項１
乃至４に記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187896A JPH09260950A (ja) | 1996-03-22 | 1996-03-22 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187896A JPH09260950A (ja) | 1996-03-22 | 1996-03-22 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260950A true JPH09260950A (ja) | 1997-10-03 |
Family
ID=14038826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9187896A Pending JPH09260950A (ja) | 1996-03-22 | 1996-03-22 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260950A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100572308B1 (ko) * | 1998-12-21 | 2007-03-02 | 삼성전자주식회사 | 주파수 체배기_ |
-
1996
- 1996-03-22 JP JP9187896A patent/JPH09260950A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100572308B1 (ko) * | 1998-12-21 | 2007-03-02 | 삼성전자주식회사 | 주파수 체배기_ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020205 |