JPH0926466A - 半導体試験装置のパターン発生回路 - Google Patents
半導体試験装置のパターン発生回路Info
- Publication number
- JPH0926466A JPH0926466A JP7198135A JP19813595A JPH0926466A JP H0926466 A JPH0926466 A JP H0926466A JP 7198135 A JP7198135 A JP 7198135A JP 19813595 A JP19813595 A JP 19813595A JP H0926466 A JPH0926466 A JP H0926466A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- signal
- option
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ハードウェアを変更することなく、各種のオ
プションＰＧを使用可能とするパターン発生器を実現す
る。 【構成】 オプションの回路として、ＣＬＫ４に同期し
てＩＮＩＴＣＬＫ信号を発生し、各オプションＰＧ及び
ＦＩＦＯ部３１を初期化するオプションＰＧイニシャル
クロック制御部２１を設け、クロック出力制御部２６の
複数のクロック出力信号のうち１信号を入力とし、パタ
ーンデータ及びクロック信号を出力する複数のオプショ
ンＰＧ２７、２８、２９を設け、選択レジスタ２４によ
って複数のオプションＰＧの出力信号のうち１つをマル
チプレクサ３０によって選択してＷＤＴ（書き込みデー
タ）及びＷＣＬＫ（書き込みクロック）として入力し、
ＲＣＬＫ制御部２３の出力信号をＲＣＬＫ（読み出しク
ロック）として入力し、オプションＰＧの出力信号とし
て論理回路１３に出力するＦＩＦＯ部３１を設けて構成
している。
プションＰＧを使用可能とするパターン発生器を実現す
る。 【構成】 オプションの回路として、ＣＬＫ４に同期し
てＩＮＩＴＣＬＫ信号を発生し、各オプションＰＧ及び
ＦＩＦＯ部３１を初期化するオプションＰＧイニシャル
クロック制御部２１を設け、クロック出力制御部２６の
複数のクロック出力信号のうち１信号を入力とし、パタ
ーンデータ及びクロック信号を出力する複数のオプショ
ンＰＧ２７、２８、２９を設け、選択レジスタ２４によ
って複数のオプションＰＧの出力信号のうち１つをマル
チプレクサ３０によって選択してＷＤＴ（書き込みデー
タ）及びＷＣＬＫ（書き込みクロック）として入力し、
ＲＣＬＫ制御部２３の出力信号をＲＣＬＫ（読み出しク
ロック）として入力し、オプションＰＧの出力信号とし
て論理回路１３に出力するＦＩＦＯ部３１を設けて構成
している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置のパタ
ーン発生器に各種のオプションパターン発生器を追加す
るとき、ハードウェアの変更を必要としないで追加でき
るパターン発生回路に関するものである。
ーン発生器に各種のオプションパターン発生器を追加す
るとき、ハードウェアの変更を必要としないで追加でき
るパターン発生回路に関するものである。
【０００２】
【従来の技術】図４に従来のパターン発生回路をオプシ
ョンパターン発生器を付加した場合として示す。この回
路は、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３を発生するクロ
ック発生器５０と、ＣＬＫ１で動作するパイプライン段
数ｎ１のメインＰＧ（パターン発生器）１０と、メイン
ＰＧ１０の出力をＣＬＫ２で取り込むレジスタ１１と、
レジスタ１１の出力信号を遅延させる遅延回路Ａ１２
と、遅延回路Ａ１２の出力信号とオプションＰＧの出力
信号を論理和する論理回路１３と、論理回路１３の出力
をＣＬＫ３で取り込みＰＡＴ（パターン）信号を発生す
るレジスタ１４とで主要部が構成され、オプションとし
て、ＣＬＫ１で動作するパイプライン段数ｎ２のオプシ
ョンＰＧ−Ａ５１と、（ｎ１−ｎ２）個のパイプライン
段数を追加するためのシフトレジスタ５２と、シフトレ
ジスタ５２の出力をＣＬＫ２で取り込むレジスタ５３
と、レジスタ５３の出力信号を遅延させる遅延回路Ｅ５
４と、パイプラインを持たずＣＬＫ２で遅延動作する構
造のオプションＰＧ−Ｂ５５と、遅延回路Ｅ５４の出力
信号とオプションＰＧ−Ｂ５５の出力信号とを選択レジ
スタ５７の信号によって選択し論理回路１３にオプショ
ンＰＧの出力信号として出力するマルチプレクサ５６と
で構成している。
ョンパターン発生器を付加した場合として示す。この回
路は、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３を発生するクロ
ック発生器５０と、ＣＬＫ１で動作するパイプライン段
数ｎ１のメインＰＧ（パターン発生器）１０と、メイン
ＰＧ１０の出力をＣＬＫ２で取り込むレジスタ１１と、
レジスタ１１の出力信号を遅延させる遅延回路Ａ１２
と、遅延回路Ａ１２の出力信号とオプションＰＧの出力
信号を論理和する論理回路１３と、論理回路１３の出力
をＣＬＫ３で取り込みＰＡＴ（パターン）信号を発生す
るレジスタ１４とで主要部が構成され、オプションとし
て、ＣＬＫ１で動作するパイプライン段数ｎ２のオプシ
ョンＰＧ−Ａ５１と、（ｎ１−ｎ２）個のパイプライン
段数を追加するためのシフトレジスタ５２と、シフトレ
ジスタ５２の出力をＣＬＫ２で取り込むレジスタ５３
と、レジスタ５３の出力信号を遅延させる遅延回路Ｅ５
４と、パイプラインを持たずＣＬＫ２で遅延動作する構
造のオプションＰＧ−Ｂ５５と、遅延回路Ｅ５４の出力
信号とオプションＰＧ−Ｂ５５の出力信号とを選択レジ
スタ５７の信号によって選択し論理回路１３にオプショ
ンＰＧの出力信号として出力するマルチプレクサ５６と
で構成している。
【０００３】この場合、パイプライン段数ｎ１のメイン
ＰＧ１０は、（ｎ１＋１）個のクロックが入力されなけ
れば、最初のパターンを出力しない。そこに、ｎ１より
少ないパイプライン段数ｎ２のオプションＰＧ−Ａを接
続する場合、メインＰＧと同じクロックＣＬＫ１で動作
させるとすれば、（ｎ１−ｎ２）個のパイプライン段数
を追加する必要がある。また、パイプラインを持たず遅
延動作する構造のオプションＰＧ−Ｂを接続する場合、
その遅延量ｄだけ、メインＰＧ及びオプションＰＧ−Ａ
を遅延させる必要がある。
ＰＧ１０は、（ｎ１＋１）個のクロックが入力されなけ
れば、最初のパターンを出力しない。そこに、ｎ１より
少ないパイプライン段数ｎ２のオプションＰＧ−Ａを接
続する場合、メインＰＧと同じクロックＣＬＫ１で動作
させるとすれば、（ｎ１−ｎ２）個のパイプライン段数
を追加する必要がある。また、パイプラインを持たず遅
延動作する構造のオプションＰＧ−Ｂを接続する場合、
その遅延量ｄだけ、メインＰＧ及びオプションＰＧ−Ａ
を遅延させる必要がある。
【０００４】
【発明が解決しようとする課題】このように、ハードウ
ェア固有のパイプライン段数や遅延量で回路全体を構成
してしまうと、１）オプションＰＧの設計の自由度が小
さく、制限された回路になってしまう、２）新しいオプ
ションＰＧを接続するのにＰＧ全体を再設計しなければ
ならない、という問題がある。本発明は、ハードウェア
を変更することなく、各種のオプションＰＧを使用可能
とするパターン発生器を実現することを目的としてい
る。
ェア固有のパイプライン段数や遅延量で回路全体を構成
してしまうと、１）オプションＰＧの設計の自由度が小
さく、制限された回路になってしまう、２）新しいオプ
ションＰＧを接続するのにＰＧ全体を再設計しなければ
ならない、という問題がある。本発明は、ハードウェア
を変更することなく、各種のオプションＰＧを使用可能
とするパターン発生器を実現することを目的としてい
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパターン発生回路においては次のように構
成している。つまり、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３
を発生するクロック発生器２０と、ＣＬＫ１で動作する
パイプライン段数ｎ１のメインＰＧ１０と、メインＰＧ
１０の出力をＣＬＫ２で取り込むレジスタ１１と、レジ
スタ１１の出力信号を遅延させる遅延回路Ａ１２と、遅
延回路Ａ１２の出力信号とオプションＰＧの出力信号を
論理和する論理回路１３と、論理回路１３の出力をＣＬ
Ｋ３で取り込みＰＡＴ信号を発生するレジスタ１４とで
主要部が構成されるパターン発生器において、オプショ
ンの回路として、クロック発生器２０からのＣＬＫ４に
同期してＩＮＩＴＣＬＫ（イニシャルクロック）信号を
発生し、各オプションＰＧ及びＦＩＦＯ（First In Fir
st Out）部３１を初期化するオプションＰＧイニシャル
クロック制御部２１を設け、メインＰＧ１０から発生す
るイネーブル信号を遅延回路Ｂ３３で遅延して入力し、
ＣＬＫ２に同期したクロック出力信号を発生するオプシ
ョンＰＧクロック制御部２２を設け、メインＰＧ１０か
ら発生するイネーブル信号を遅延回路Ｂ３３及び遅延回
路Ｃ３４で遅延して入力し、ＣＬＫ３と同期してクロッ
ク発生器２０から出力するＣＬＫ５に同期したクロック
出力信号を発生するＲＣＬＫ（読み出しクロック）制御
部２３を設け、オプションＰＧクロック制御部２２のク
ロック出力信号とオプションＰＧイニシャルクロック制
御部２１のＩＮＩＴＣＬＫ信号とを論理回路２５で論理
和して入力し、選択レジスタ２４によって複数のクロッ
ク出力のうちの１出力を選択して出力するクロック出力
制御部２６を設け、クロック出力制御部２６の複数のク
ロック出力信号のうち１信号を入力とし、パターンデー
タ及びクロック信号を出力する複数のオプションＰＧ２
７、２８、２９を設け、選択レジスタ２４によって複数
のオプションＰＧの出力信号のうち１つをマルチプレク
サ３０によって選択してＷＤＴ（書き込みデータ）及び
ＷＣＬＫ（書き込みクロック）として入力し、オプショ
ンＰＧイニシャルクロック制御部２１の出力信号ＩＮＩ
ＴＣＬＫを遅延回路Ｄ３５で遅延させた信号と、ＲＣＬ
Ｋ制御部２３の出力信号とを論理回路３２で論理和し、
その出力をＲＣＬＫ（読み出しクロック）として入力
し、オプションＰＧの出力信号として論理回路１３に出
力するＦＩＦＯ部３１を設けている。
に、本発明のパターン発生回路においては次のように構
成している。つまり、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３
を発生するクロック発生器２０と、ＣＬＫ１で動作する
パイプライン段数ｎ１のメインＰＧ１０と、メインＰＧ
１０の出力をＣＬＫ２で取り込むレジスタ１１と、レジ
スタ１１の出力信号を遅延させる遅延回路Ａ１２と、遅
延回路Ａ１２の出力信号とオプションＰＧの出力信号を
論理和する論理回路１３と、論理回路１３の出力をＣＬ
Ｋ３で取り込みＰＡＴ信号を発生するレジスタ１４とで
主要部が構成されるパターン発生器において、オプショ
ンの回路として、クロック発生器２０からのＣＬＫ４に
同期してＩＮＩＴＣＬＫ（イニシャルクロック）信号を
発生し、各オプションＰＧ及びＦＩＦＯ（First In Fir
st Out）部３１を初期化するオプションＰＧイニシャル
クロック制御部２１を設け、メインＰＧ１０から発生す
るイネーブル信号を遅延回路Ｂ３３で遅延して入力し、
ＣＬＫ２に同期したクロック出力信号を発生するオプシ
ョンＰＧクロック制御部２２を設け、メインＰＧ１０か
ら発生するイネーブル信号を遅延回路Ｂ３３及び遅延回
路Ｃ３４で遅延して入力し、ＣＬＫ３と同期してクロッ
ク発生器２０から出力するＣＬＫ５に同期したクロック
出力信号を発生するＲＣＬＫ（読み出しクロック）制御
部２３を設け、オプションＰＧクロック制御部２２のク
ロック出力信号とオプションＰＧイニシャルクロック制
御部２１のＩＮＩＴＣＬＫ信号とを論理回路２５で論理
和して入力し、選択レジスタ２４によって複数のクロッ
ク出力のうちの１出力を選択して出力するクロック出力
制御部２６を設け、クロック出力制御部２６の複数のク
ロック出力信号のうち１信号を入力とし、パターンデー
タ及びクロック信号を出力する複数のオプションＰＧ２
７、２８、２９を設け、選択レジスタ２４によって複数
のオプションＰＧの出力信号のうち１つをマルチプレク
サ３０によって選択してＷＤＴ（書き込みデータ）及び
ＷＣＬＫ（書き込みクロック）として入力し、オプショ
ンＰＧイニシャルクロック制御部２１の出力信号ＩＮＩ
ＴＣＬＫを遅延回路Ｄ３５で遅延させた信号と、ＲＣＬ
Ｋ制御部２３の出力信号とを論理回路３２で論理和し、
その出力をＲＣＬＫ（読み出しクロック）として入力
し、オプションＰＧの出力信号として論理回路１３に出
力するＦＩＦＯ部３１を設けている。
【０００６】また、オプションＰＧイニシャルクロック
制御部２１は、オプションＰＧを初期化するためにパイ
プライン段数を設定できるイニシャルクロックレジスタ
４１を設け、オプションＰＧの動作可能周波数にＩＮＩ
ＴＣＬＫ（イニシャルクロック）の周波数を合わせるた
め、クロック（ＣＬＫ４）の分周比を設定する分周比レ
ジスタ４２を設け、ＣＬＫ４を入力とし、分周比レジス
タ４２の設定に従って分周クロックを発生するクロック
分周回路４３を設け、イニシャルクロックレジスタ４１
の内容をＬＯＡＤＣＭＤ信号で取り込み、クロック分周
回路４３の出力である分周クロック信号でカウントする
カウンタ４４を設け、カウンタ４４の出力が０になった
ことを検出し、クロック分周回路４３の出力である分周
クロック信号をＩＮＩＴＣＬＫ信号として出力制御する
カウンタ値≠０検出回路４５を設けている。
制御部２１は、オプションＰＧを初期化するためにパイ
プライン段数を設定できるイニシャルクロックレジスタ
４１を設け、オプションＰＧの動作可能周波数にＩＮＩ
ＴＣＬＫ（イニシャルクロック）の周波数を合わせるた
め、クロック（ＣＬＫ４）の分周比を設定する分周比レ
ジスタ４２を設け、ＣＬＫ４を入力とし、分周比レジス
タ４２の設定に従って分周クロックを発生するクロック
分周回路４３を設け、イニシャルクロックレジスタ４１
の内容をＬＯＡＤＣＭＤ信号で取り込み、クロック分周
回路４３の出力である分周クロック信号でカウントする
カウンタ４４を設け、カウンタ４４の出力が０になった
ことを検出し、クロック分周回路４３の出力である分周
クロック信号をＩＮＩＴＣＬＫ信号として出力制御する
カウンタ値≠０検出回路４５を設けている。
【０００７】
【作用】上記のように構成されたパターン発生器におい
ては、オプションＰＧイニシャルクロック制御部２１が
発生するＩＮＩＴＣＬＫ信号で、任意のパイプライン段
数をもったオプションＰＧとＦＩＦＯ部３１を初期化で
きる。また、パイプラインを持たない遅延時間ｄの範囲
内で遅延動作する構造のオプションＰＧについては、Ｆ
ＩＦＯ部３１で遅延時間を吸収できる。また、オプショ
ンＰＧのパターン発生数は、メインＰＧ１０のパターン
発生数ｐ１の範囲内で、メインＰＧ１０から発生するイ
ネーブル信号で制御し発生させることができる。
ては、オプションＰＧイニシャルクロック制御部２１が
発生するＩＮＩＴＣＬＫ信号で、任意のパイプライン段
数をもったオプションＰＧとＦＩＦＯ部３１を初期化で
きる。また、パイプラインを持たない遅延時間ｄの範囲
内で遅延動作する構造のオプションＰＧについては、Ｆ
ＩＦＯ部３１で遅延時間を吸収できる。また、オプショ
ンＰＧのパターン発生数は、メインＰＧ１０のパターン
発生数ｐ１の範囲内で、メインＰＧ１０から発生するイ
ネーブル信号で制御し発生させることができる。
【０００８】
【実施例】図１に本発明のパターン発生回路のブロック
図を示す。この回路は、ＣＬＫ１、ＣＬＫ２及びＣＬＫ
３を発生するクロック発生器２０と、ＣＬＫ１で動作す
るパイプライン段数ｎ１のメインＰＧ１０と、メインＰ
Ｇ１０の出力をＣＬＫ２で取り込むレジスタ１１と、レ
ジスタ１１の出力信号を遅延させる遅延回路Ａ１２と、
遅延回路Ａ１２の出力信号とオプションＰＧの出力信号
を論理和する論理回路１３と、論理回路１３の出力をＣ
ＬＫ３で取り込みＰＡＴ信号を発生するレジスタ１４と
で主要部が構成されるパターン発生器において、オプシ
ョンの回路として、クロック発生器２０からのＣＬＫ４
に同期してＩＮＩＴＣＬＫ（イニシャルクロック）信号
を発生し、各オプションＰＧ及びＦＩＦＯ（First In F
irst Out）部３１を初期化するオプションＰＧイニシャ
ルクロック制御部２１を設け、メインＰＧ１０から発生
するイネーブル信号を遅延回路Ｂ３３で遅延して入力
し、ＣＬＫ２に同期したクロック出力信号を発生するオ
プションＰＧクロック制御部２２を設け、メインＰＧ１
０から発生するイネーブル信号を遅延回路Ｂ３３及び遅
延回路Ｃ３４で遅延して入力し、ＣＬＫ３と同期してク
ロック発生器２０から出力するＣＬＫ５に同期したクロ
ック出力信号を発生するＲＣＬＫ（読み出しクロック）
制御部２３を設け、オプションＰＧクロック制御部２２
のクロック出力信号とオプションＰＧイニシャルクロッ
ク制御部２１のＩＮＩＴＣＬＫ信号とを論理回路２５で
論理和して入力し、選択レジスタ２４によって複数のク
ロック出力のうちの１出力を選択して出力するクロック
出力制御部２６を設け、クロック出力制御部２６の複数
のクロック出力信号のうち１信号を入力とし、パターン
データ及びクロック信号を出力する複数のオプションＰ
Ｇ２７、２８、２９を設け、選択レジスタ２４によって
複数のオプションＰＧの出力信号のうち１つをマルチプ
レクサ３０によって選択してＷＤＴ（書き込みデータ）
及びＷＣＬＫ（書き込みクロック）として入力し、オプ
ションＰＧイニシャルクロック制御部２１の出力信号Ｉ
ＮＩＴＣＬＫを遅延回路Ｄ３５で遅延させた信号と、Ｒ
ＣＬＫ制御部２３の出力信号とを論理回路３２で論理和
し、その出力をＲＣＬＫ（読み出しクロック）として入
力し、オプションＰＧの出力信号として論理回路１３に
出力するＦＩＦＯ部３１を設ける。
図を示す。この回路は、ＣＬＫ１、ＣＬＫ２及びＣＬＫ
３を発生するクロック発生器２０と、ＣＬＫ１で動作す
るパイプライン段数ｎ１のメインＰＧ１０と、メインＰ
Ｇ１０の出力をＣＬＫ２で取り込むレジスタ１１と、レ
ジスタ１１の出力信号を遅延させる遅延回路Ａ１２と、
遅延回路Ａ１２の出力信号とオプションＰＧの出力信号
を論理和する論理回路１３と、論理回路１３の出力をＣ
ＬＫ３で取り込みＰＡＴ信号を発生するレジスタ１４と
で主要部が構成されるパターン発生器において、オプシ
ョンの回路として、クロック発生器２０からのＣＬＫ４
に同期してＩＮＩＴＣＬＫ（イニシャルクロック）信号
を発生し、各オプションＰＧ及びＦＩＦＯ（First In F
irst Out）部３１を初期化するオプションＰＧイニシャ
ルクロック制御部２１を設け、メインＰＧ１０から発生
するイネーブル信号を遅延回路Ｂ３３で遅延して入力
し、ＣＬＫ２に同期したクロック出力信号を発生するオ
プションＰＧクロック制御部２２を設け、メインＰＧ１
０から発生するイネーブル信号を遅延回路Ｂ３３及び遅
延回路Ｃ３４で遅延して入力し、ＣＬＫ３と同期してク
ロック発生器２０から出力するＣＬＫ５に同期したクロ
ック出力信号を発生するＲＣＬＫ（読み出しクロック）
制御部２３を設け、オプションＰＧクロック制御部２２
のクロック出力信号とオプションＰＧイニシャルクロッ
ク制御部２１のＩＮＩＴＣＬＫ信号とを論理回路２５で
論理和して入力し、選択レジスタ２４によって複数のク
ロック出力のうちの１出力を選択して出力するクロック
出力制御部２６を設け、クロック出力制御部２６の複数
のクロック出力信号のうち１信号を入力とし、パターン
データ及びクロック信号を出力する複数のオプションＰ
Ｇ２７、２８、２９を設け、選択レジスタ２４によって
複数のオプションＰＧの出力信号のうち１つをマルチプ
レクサ３０によって選択してＷＤＴ（書き込みデータ）
及びＷＣＬＫ（書き込みクロック）として入力し、オプ
ションＰＧイニシャルクロック制御部２１の出力信号Ｉ
ＮＩＴＣＬＫを遅延回路Ｄ３５で遅延させた信号と、Ｒ
ＣＬＫ制御部２３の出力信号とを論理回路３２で論理和
し、その出力をＲＣＬＫ（読み出しクロック）として入
力し、オプションＰＧの出力信号として論理回路１３に
出力するＦＩＦＯ部３１を設ける。
【０００９】また、図２に示すように、オプションＰＧ
イニシャルクロック制御部２１は、オプションＰＧを初
期化するためにパイプライン段数を設定できるイニシャ
ルクロックレジスタ４１を設け、オプションＰＧの動作
可能周波数にＩＮＩＴＣＬＫ（イニシャルクロック）の
周波数を合わせるため、クロック（ＣＬＫ４）の分周比
を設定する分周比レジスタ４２を設け、ＣＬＫ４を入力
とし、分周比レジスタ４２の設定に従って分周クロック
を発生するクロック分周回路４３を設け、イニシャルク
ロックレジスタ４１の内容をＬＯＡＤＣＭＤ信号で取り
込み、クロック分周回路４３の出力である分周クロック
信号でカウントするカウンタ４４を設け、カウンタ４４
の出力が０になったことを検出し、クロック分周回路４
３の出力である分周クロック信号をＩＮＩＴＣＬＫ信号
として出力制御するカウンタ値≠０検出回路４５を設け
ている。
イニシャルクロック制御部２１は、オプションＰＧを初
期化するためにパイプライン段数を設定できるイニシャ
ルクロックレジスタ４１を設け、オプションＰＧの動作
可能周波数にＩＮＩＴＣＬＫ（イニシャルクロック）の
周波数を合わせるため、クロック（ＣＬＫ４）の分周比
を設定する分周比レジスタ４２を設け、ＣＬＫ４を入力
とし、分周比レジスタ４２の設定に従って分周クロック
を発生するクロック分周回路４３を設け、イニシャルク
ロックレジスタ４１の内容をＬＯＡＤＣＭＤ信号で取り
込み、クロック分周回路４３の出力である分周クロック
信号でカウントするカウンタ４４を設け、カウンタ４４
の出力が０になったことを検出し、クロック分周回路４
３の出力である分周クロック信号をＩＮＩＴＣＬＫ信号
として出力制御するカウンタ値≠０検出回路４５を設け
ている。
【００１０】まず、メインＰＧ１０によるパターン発生
は、次のように行われる。つまり、図３のタイミングチ
ャートのＣＬＫ１、ＣＬＫ２及びＣＬＫ３に示すよう
に、ｎ１段のパイプラインを持つメインＰＧ１０を初期
化するためｎ１個のＣＬＫ１によりパイプラインを詰
め、続くＣＬＫ１で出力するメインＰＧ１０のパターン
データをＣＬＫ２でレジスタ１１に取り込む。レジスタ
１１の出力は、遅延回路Ａ１２及び論理回路１３を経て
ＣＬＫ２から遅延量ｄだけ遅延したＣＬＫ３でレジスタ
１４に取り込み、結局、パターン発生器の出力としてｐ
１個のＰＡＴ（パターン）信号を発生する。
は、次のように行われる。つまり、図３のタイミングチ
ャートのＣＬＫ１、ＣＬＫ２及びＣＬＫ３に示すよう
に、ｎ１段のパイプラインを持つメインＰＧ１０を初期
化するためｎ１個のＣＬＫ１によりパイプラインを詰
め、続くＣＬＫ１で出力するメインＰＧ１０のパターン
データをＣＬＫ２でレジスタ１１に取り込む。レジスタ
１１の出力は、遅延回路Ａ１２及び論理回路１３を経て
ＣＬＫ２から遅延量ｄだけ遅延したＣＬＫ３でレジスタ
１４に取り込み、結局、パターン発生器の出力としてｐ
１個のＰＡＴ（パターン）信号を発生する。
【００１１】次に、オプションＰＧによるパターン発生
は、例えば、パイプライン段数がｎ２のオプションＰＧ
−Ａ２７を動作させる場合、次のように行われる。つま
り、まず最初に、オプションＰＧイニシャルクロック制
御部２１内のイニシャルクロックレジスタ４１にパイプ
ライン段数ｎ２を、分周比レジスタ４２にオプションＰ
Ｇ−Ａ２７が動作可能な分周クロックが得られるような
値をそれぞれＷＣＭＤ１及びＷＣＭＤ２で書き込む。そ
して、イニシャルクロックレジスタ４１の内容ｎ２をＬ
ＯＡＤＣＭＤ信号でカウンタ４４に取り込んだ後、ＣＬ
Ｋ４を発生し、クロック分周回路４３で分周された分周
クロックでカウンタ４４の内容をカウントする。分周ク
ロックがｎ２個発生するまでカウンタ値≠０検出回路４
５が“１”を出力し、結局、ｎ２個のＩＮＩＴＣＬＫ信
号を発生する。
は、例えば、パイプライン段数がｎ２のオプションＰＧ
−Ａ２７を動作させる場合、次のように行われる。つま
り、まず最初に、オプションＰＧイニシャルクロック制
御部２１内のイニシャルクロックレジスタ４１にパイプ
ライン段数ｎ２を、分周比レジスタ４２にオプションＰ
Ｇ−Ａ２７が動作可能な分周クロックが得られるような
値をそれぞれＷＣＭＤ１及びＷＣＭＤ２で書き込む。そ
して、イニシャルクロックレジスタ４１の内容ｎ２をＬ
ＯＡＤＣＭＤ信号でカウンタ４４に取り込んだ後、ＣＬ
Ｋ４を発生し、クロック分周回路４３で分周された分周
クロックでカウンタ４４の内容をカウントする。分周ク
ロックがｎ２個発生するまでカウンタ値≠０検出回路４
５が“１”を出力し、結局、ｎ２個のＩＮＩＴＣＬＫ信
号を発生する。
【００１２】このとき、選択レジスタ２４がクロック出
力制御部２６のＣＬＫＡ出力を選択し、ｎ２個のＣＬＫ
Ａが発生する。また、選択レジスタ２４がマルチプレク
サ３０のＷＣＬＫＡ及びＤＡＴＡＡ出力を選択し、ｎ２
個のＷＣＬＫ及びＷＤＴをＦＩＦＯ部３１に入力する。
また、ＩＮＩＴＣＬＫを遅延回路Ｄ３５で遅延させて、
ｎ２個のＲＣＬＫをＦＩＦＯ部３１に入力する。以上の
動作により、ｎ２段のパイプラインを持つオプションＰ
Ｇ−Ａ２７を初期化するｎ２個のＣＬＫＡによりパイプ
ラインを詰め、続くＣＬＫＡで出力するオプションＰＧ
−Ａ２７の出力ＤＡＴＡＡが目的とするパターンデータ
の最初のデータとなる。つまり、オプションＰＧ−Ａ２
７と、ＦＩＦＯ部３１がイニシャライズ（初期化）され
る。なお、オプションＰＧイニシャルクロック制御部２
１内の、イニシャルクロックレジスタ４１及び分周比レ
ジスタ４２は、オプションＰＧの選択が変わるごとに、
それに合った値を設定する。
力制御部２６のＣＬＫＡ出力を選択し、ｎ２個のＣＬＫ
Ａが発生する。また、選択レジスタ２４がマルチプレク
サ３０のＷＣＬＫＡ及びＤＡＴＡＡ出力を選択し、ｎ２
個のＷＣＬＫ及びＷＤＴをＦＩＦＯ部３１に入力する。
また、ＩＮＩＴＣＬＫを遅延回路Ｄ３５で遅延させて、
ｎ２個のＲＣＬＫをＦＩＦＯ部３１に入力する。以上の
動作により、ｎ２段のパイプラインを持つオプションＰ
Ｇ−Ａ２７を初期化するｎ２個のＣＬＫＡによりパイプ
ラインを詰め、続くＣＬＫＡで出力するオプションＰＧ
−Ａ２７の出力ＤＡＴＡＡが目的とするパターンデータ
の最初のデータとなる。つまり、オプションＰＧ−Ａ２
７と、ＦＩＦＯ部３１がイニシャライズ（初期化）され
る。なお、オプションＰＧイニシャルクロック制御部２
１内の、イニシャルクロックレジスタ４１及び分周比レ
ジスタ４２は、オプションＰＧの選択が変わるごとに、
それに合った値を設定する。
【００１３】オプションＰＧ−Ａ２７からのパターンデ
ータ出力は、メインＰＧ１０から出力されるイネーブル
信号によって制御される。イネーブル信号は、遅延回路
Ｂ３３でＣＬＫ２の位相まで遅延させ、オプションＰＧ
クロック制御部２２に入力する。そして、イネーブル信
号ＢがオプションＰＧクロック制御部２２に入力してい
る間、ＣＬＫ２に同期したクロック信号が、オプション
ＰＧのパターン発生数ｐ２の数だけ出力される。クロッ
ク出力制御部２６では、選択レジスタ２４により選択さ
れたオプションＰＧのみが動作するように、選択された
クロック信号のみが出力される。この例においては、オ
プションＰＧ−Ａが選択されているためＣＬＫＡのみが
ｐ２個出力される。ＣＬＫＡは、オプションＰＧ−Ａ２
７を動作させ、ＷＣＬＫＡ信号と共に、ＤＡＴＡＡ（パ
ターンデータ）を出力する。そして、パターンデータは
ＦＩＦＯ部３１に書き込まれる。
ータ出力は、メインＰＧ１０から出力されるイネーブル
信号によって制御される。イネーブル信号は、遅延回路
Ｂ３３でＣＬＫ２の位相まで遅延させ、オプションＰＧ
クロック制御部２２に入力する。そして、イネーブル信
号ＢがオプションＰＧクロック制御部２２に入力してい
る間、ＣＬＫ２に同期したクロック信号が、オプション
ＰＧのパターン発生数ｐ２の数だけ出力される。クロッ
ク出力制御部２６では、選択レジスタ２４により選択さ
れたオプションＰＧのみが動作するように、選択された
クロック信号のみが出力される。この例においては、オ
プションＰＧ−Ａが選択されているためＣＬＫＡのみが
ｐ２個出力される。ＣＬＫＡは、オプションＰＧ−Ａ２
７を動作させ、ＷＣＬＫＡ信号と共に、ＤＡＴＡＡ（パ
ターンデータ）を出力する。そして、パターンデータは
ＦＩＦＯ部３１に書き込まれる。
【００１４】イネーブル信号は、遅延回路Ｂ３３でＣＬ
Ｋ２の位相まで遅延させ、更に、ＣＬＫ３と同期して出
力されるＣＬＫ５の位相まで遅延回路Ｃ３４で遅延さ
せ、ＲＣＬＫ制御部２３に入力する。そして、イネーブ
ル信号ＣがＲＣＬＫ制御部２３に入力している間、ＣＬ
Ｋ５に同期したクロック信号が、オプションＰＧのパタ
ーン発生数ｐ２の数だけ出力される。このクロック信号
は、ＦＩＦＯ部３１に入力し、ＷＣＬＫ信号で書き込ま
れているパターンデータを出力する。パターンデータ
は、論理回路１３に入力し論理和されてＣＬＫ３のタイ
ミングでレジスタ１４に取り込まれ、ＰＡＴ（パター
ン）信号を発生する。
Ｋ２の位相まで遅延させ、更に、ＣＬＫ３と同期して出
力されるＣＬＫ５の位相まで遅延回路Ｃ３４で遅延さ
せ、ＲＣＬＫ制御部２３に入力する。そして、イネーブ
ル信号ＣがＲＣＬＫ制御部２３に入力している間、ＣＬ
Ｋ５に同期したクロック信号が、オプションＰＧのパタ
ーン発生数ｐ２の数だけ出力される。このクロック信号
は、ＦＩＦＯ部３１に入力し、ＷＣＬＫ信号で書き込ま
れているパターンデータを出力する。パターンデータ
は、論理回路１３に入力し論理和されてＣＬＫ３のタイ
ミングでレジスタ１４に取り込まれ、ＰＡＴ（パター
ン）信号を発生する。
【００１５】結局、オプションＰＧイニシャルクロック
制御部２１が発生するＩＮＩＴＣＬＫ信号で、任意のパ
イプライン段数をもったオプションＰＧとＦＩＦＯ部３
１を初期化できる。また、パイプラインを持たない遅延
時間ｄの範囲内で遅延動作する構造のオプションＰＧに
ついては、ＦＩＦＯ部３１で遅延時間を吸収できる。ま
た、オプションＰＧのパターン発生数は、メインＰＧ１
０のパターン発生数ｐ１の範囲内で、メインＰＧ１０か
ら発生するイネーブル信号で制御し発生させることがで
きる。
制御部２１が発生するＩＮＩＴＣＬＫ信号で、任意のパ
イプライン段数をもったオプションＰＧとＦＩＦＯ部３
１を初期化できる。また、パイプラインを持たない遅延
時間ｄの範囲内で遅延動作する構造のオプションＰＧに
ついては、ＦＩＦＯ部３１で遅延時間を吸収できる。ま
た、オプションＰＧのパターン発生数は、メインＰＧ１
０のパターン発生数ｐ１の範囲内で、メインＰＧ１０か
ら発生するイネーブル信号で制御し発生させることがで
きる。
【００１６】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、オプションＰＧイニシャルクロック制御部２１が
発生するＩＮＩＴＣＬＫ信号で、任意のパイプライン段
数をもったオプションＰＧとＦＩＦＯ部３１を初期化で
きる。また、パイプラインを持たない遅延時間ｄの範囲
内で遅延動作する構造のオプションＰＧについては、Ｆ
ＩＦＯ部３１で遅延時間を吸収できる。また、オプショ
ンＰＧのパターン発生数は、メインＰＧ１０のパターン
発生数ｐ１の範囲内で、メインＰＧ１０から発生するイ
ネーブル信号で制御し発生させることができる。このた
め、オプションＰＧの設計の自由度が上がり、パターン
発生数や遅延量がメインＰＧの設定値を越えない限り、
オプションＰＧの接続のための設計のやり直しが無くな
る効果がある。
ているので、以下に記載されるような効果を奏する。つ
まり、オプションＰＧイニシャルクロック制御部２１が
発生するＩＮＩＴＣＬＫ信号で、任意のパイプライン段
数をもったオプションＰＧとＦＩＦＯ部３１を初期化で
きる。また、パイプラインを持たない遅延時間ｄの範囲
内で遅延動作する構造のオプションＰＧについては、Ｆ
ＩＦＯ部３１で遅延時間を吸収できる。また、オプショ
ンＰＧのパターン発生数は、メインＰＧ１０のパターン
発生数ｐ１の範囲内で、メインＰＧ１０から発生するイ
ネーブル信号で制御し発生させることができる。このた
め、オプションＰＧの設計の自由度が上がり、パターン
発生数や遅延量がメインＰＧの設定値を越えない限り、
オプションＰＧの接続のための設計のやり直しが無くな
る効果がある。
【図１】本発明のパターン発生器のブロック図である。
【図２】本発明のパターン発生器のオプションＰＧイニ
シャルクロック制御部のブロック図である。
シャルクロック制御部のブロック図である。
【図３】本発明のタイミング図の一例である。
【図４】従来のパターン発生器のブロック図である。
１０ メインＰＧ １１ レジスタ １２ 遅延回路Ａ １３ 論理回路 １４ レジスタ ２０ クロック発生器 ２１ オプションＰＧイニシャルクロック制御部 ２２ オプションＰＧクロック制御部 ２３ ＲＣＬＫ制御部 ２４ 選択レジスタ ２５ 論理回路 ２６ クロック出力制御部 ２７ オプションＰＧ−Ａ ２８ オプションＰＧ−Ｂ ２９ オプションＰＧ−Ｃ ３０ マルチプレクサ ３１ ＦＩＦＯ部 ３２ 論理回路 ３３ 遅延回路Ｂ ３４ 遅延回路Ｃ ３５ 遅延回路Ｄ ４１ イニシャルクロックレジスタ ４２ 分周比レジスタ ４３ クロック分周回路 ４４ カウンタ ４５ カウンタ値≠０検出回路 ５０ クロック発生器 ５１ オプションＰＧ−Ａ ５２ シフトレジスタ ５３ レジスタ ５４ 遅延回路Ｅ ５５ オプションＰＧ−Ｂ ５６ マルチプレクサ ５７ 選択レジスタ
Claims (2)
- 【請求項１】 ＣＬＫ１、ＣＬＫ２及びＣＬＫ３を発生
するクロック発生器（２０）と、ＣＬＫ１で動作するパ
イプライン段数ｎ１のメインＰＧ（１０）と、メインＰ
Ｇ（１０）の出力をＣＬＫ２で取り込むレジスタ（１
１）と、レジスタ（１１）の出力信号を遅延させる遅延
回路Ａ（１２）と、遅延回路Ａ（１２）の出力信号とオ
プションＰＧの出力信号を論理和する論理回路（１３）
と、論理回路（１３）の出力をＣＬＫ３で取り込みＰＡ
Ｔ信号を発生するレジスタ（１４）とで主要部が構成さ
れるパターン発生器において、 オプションの回路として、クロック発生器（２０）から
のＣＬＫ４に同期してＩＮＩＴＣＬＫ（イニシャルクロ
ック）信号を発生し、各オプションＰＧ及びＦＩＦＯ
（First In First Out）部（３１）を初期化するオプシ
ョンＰＧイニシャルクロック制御部（２１）を設け、 メインＰＧ（１０）から発生するイネーブル信号を遅延
回路Ｂ（３３）で遅延して入力し、ＣＬＫ２に同期した
クロック出力信号を発生するオプションＰＧクロック制
御部（２２）を設け、 メインＰＧ（１０）から発生するイネーブル信号を遅延
回路Ｂ（３３）及び遅延回路Ｃ（３４）で遅延して入力
し、ＣＬＫ３と同期してクロック発生器（２０）から出
力するＣＬＫ５に同期したクロック出力信号を発生する
ＲＣＬＫ（読み出しクロック）制御部（２３）を設け、 オプションＰＧクロック制御部（２２）のクロック出力
信号とオプションＰＧイニシャルクロック制御部（２
１）のＩＮＩＴＣＬＫ信号とを論理回路（２５）で論理
和して入力し、選択レジスタ（２４）によって複数のク
ロック出力のうちの１出力を選択して出力するクロック
出力制御部（２６）を設け、 クロック出力制御部（２６）の複数のクロック出力信号
のうち１信号を入力とし、パターンデータ及びクロック
信号を出力する複数のオプションＰＧ（２７、２８、２
９）を設け、 選択レジスタ（２４）によって複数のオプションＰＧの
出力信号のうち１つをマルチプレクサ（３０）によって
選択してＷＤＴ（書き込みデータ）及びＷＣＬＫ（書き
込みクロック）として入力し、オプションＰＧイニシャ
ルクロック制御部（２１）の出力信号ＩＮＩＴＣＬＫを
遅延回路Ｄ（３５）で遅延させた信号と、ＲＣＬＫ制御
部（２３）の出力信号とを論理回路（３２）で論理和
し、その出力をＲＣＬＫ（読み出しクロック）として入
力し、オプションＰＧの出力信号として論理回路（１
３）に出力するＦＩＦＯ部（３１）を設けた、 ことを特徴とする半導体試験装置のパターン発生回路。 - 【請求項２】 オプションＰＧイニシャルクロック制御
部（２１）は、オプションＰＧを初期化するためにパイ
プライン段数を設定できるイニシャルクロックレジスタ
（４１）を設け、 オプションＰＧの動作可能周波数にＩＮＩＴＣＬＫ（イ
ニシャルクロック）の周波数を合わせるため、クロック
（ＣＬＫ４）の分周比を設定する分周比レジスタ（４
２）を設け、 ＣＬＫ４を入力とし、分周比レジスタ（４２）の設定に
従って分周クロックを発生するクロック分周回路（４
３）を設け、 イニシャルクロックレジスタ（４１）の内容をＬＯＡＤ
ＣＭＤ信号で取り込み、クロック分周回路（４３）の出
力である分周クロック信号でカウントするカウンタ（４
４）を設け、 カウンタ（４４）の出力が０になったことを検出し、ク
ロック分周回路（４３）の出力である分周クロック信号
をＩＮＩＴＣＬＫ信号として出力制御するカウンタ値≠
０検出回路（４５）を設けた、 ことを特徴とする請求項１記載の半導体試験装置のパタ
ーン発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7198135A JPH0926466A (ja) | 1995-07-11 | 1995-07-11 | 半導体試験装置のパターン発生回路 |
| US08/677,016 US5751738A (en) | 1995-07-11 | 1996-07-08 | Pattern generator cicuit for semiconductor test systerm |
| DE19627814A DE19627814A1 (de) | 1995-07-11 | 1996-07-10 | Mustergeneratorschaltung für Halbleiter-Prüfsystem |
| US08/986,469 US5852619A (en) | 1995-07-11 | 1997-12-08 | Pattern generator circuit for semiconductor test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7198135A JPH0926466A (ja) | 1995-07-11 | 1995-07-11 | 半導体試験装置のパターン発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0926466A true JPH0926466A (ja) | 1997-01-28 |
Family
ID=16386038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7198135A Withdrawn JPH0926466A (ja) | 1995-07-11 | 1995-07-11 | 半導体試験装置のパターン発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5751738A (ja) |
| JP (1) | JPH0926466A (ja) |
| DE (1) | DE19627814A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457148B1 (en) | 1998-02-09 | 2002-09-24 | Advantest Corporation | Apparatus for testing semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6032275A (en) * | 1996-01-12 | 2000-02-29 | Advantest Corp. | Test pattern generator |
| WO1997025719A1 (fr) * | 1996-01-12 | 1997-07-17 | Advantest Corporation | Generateur de motif de controle |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459846A (en) * | 1988-12-02 | 1995-10-17 | Hyatt; Gilbert P. | Computer architecture system having an imporved memory |
| WO1994003901A1 (en) * | 1992-08-10 | 1994-02-17 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
-
1995
- 1995-07-11 JP JP7198135A patent/JPH0926466A/ja not_active Withdrawn
-
1996
- 1996-07-08 US US08/677,016 patent/US5751738A/en not_active Expired - Fee Related
- 1996-07-10 DE DE19627814A patent/DE19627814A1/de not_active Withdrawn
-
1997
- 1997-12-08 US US08/986,469 patent/US5852619A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457148B1 (en) | 1998-02-09 | 2002-09-24 | Advantest Corporation | Apparatus for testing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5751738A (en) | 1998-05-12 |
| DE19627814A1 (de) | 1997-01-16 |
| US5852619A (en) | 1998-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4315552B2 (ja) | 半導体集積回路装置 | |
| JPS60229521A (ja) | デジタル信号遅延回路 | |
| TW200407893A (en) | Circuit and method for generating output control signal in synchronous semiconductor memory device | |
| JP2003307551A (ja) | 半導体集積回路および半導体集積回路の設計方法 | |
| CN1089476C (zh) | 输出串行数据的视频ram和方法 | |
| JP3735696B2 (ja) | 半導体メモリ装置のテスト回路及びテスト方法 | |
| JPH08146099A (ja) | 半導体ｉｃ試験装置のタイミングエッジ生成回路 | |
| JP2002150796A (ja) | モノリシックな集積回路装置の常に可能化されたテストのための方法および集積回路装置 | |
| JPH0926466A (ja) | 半導体試験装置のパターン発生回路 | |
| US20070168809A1 (en) | Systems and methods for LBIST testing using commonly controlled LBIST satellites | |
| US6240028B1 (en) | Simplified peripheral logic for memory device | |
| JP3057538B2 (ja) | Ｌｓｉテスタ | |
| KR101004686B1 (ko) | 반도체 메모리 장치와 그의 구동 방법 | |
| JP3013767B2 (ja) | フレームタイミング位相調整回路 | |
| JP2504949B2 (ja) | シフトレジスタ | |
| JP2001183426A (ja) | 半導体集積回路 | |
| JPH08212784A (ja) | 多ポートメモリ装置 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JP2002131394A (ja) | 半導体試験装置のテスト波形生成装置 | |
| JP2655509B2 (ja) | シリアル／パラレル変換回路 | |
| JP2685012B2 (ja) | ディジタル集積回路およびディジタルフィルタ | |
| JPH0611544A (ja) | テストパターン発生装置 | |
| KR100434309B1 (ko) | 에뮬레이터 회로 | |
| JPS63179268A (ja) | メモリｉｃ試験装置 | |
| JPH0729505Y2 (ja) | 論理波形発生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |