JPH09265791A

JPH09265791A - 半導体記憶装置

Info

Publication number: JPH09265791A
Application number: JP7409696A
Authority: JP
Inventors: Shigeki Kono; 隆樹河野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-03-28
Filing date: 1996-03-28
Publication date: 1997-10-07
Also published as: US5703820A; TW381268B; KR970067341A; KR100267200B1

Abstract

(57)【要約】【課題】安定した動作を維持しつつセンス増幅動作の高
速化をはかる。【解決手段】アドレス信号ＡＤ（ＡＤｃ，ＡＤｒ）のア
ドレス値の変化を検出して低レベルに変化したのち所定
のタイミングで高レベルとなるタイミング信号ＡＴ１，
ＡＴ２を発生するアドレス遷移検出回路１１を設ける。
タイミング信号ＡＴ２によりセンス増幅器６の論理ゲー
トＧ６１，Ｇ６２の活性化，非活性化を制御する。タイ
ミング信号ＡＴ１によりセンス増幅器６の出力信号ＳＯ
をラッチするラッチ回路７を設ける。タイミング信号Ａ
Ｔ２に従って、ディジット線Ｄ１〜Ｄｎ及びリファレン
スディジット線ＤＲを接地電位点に接続，非接続とする
放電制御回路９を設ける。アドレス値変化後、選択ディ
ジット線及リファレンスディジット線ＤＲのみを同時に
プリチャージし、出力信号ＳＯのラッチ後、同時に放電
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に情報をしきい値電圧の値で記憶するＭＯＳＦＥ
Ｔをメモリセルとしてマトリクス状に配置し選択された
メモリセルの記憶情報を基準情報と比較して読出す構成
の高速動作が要求される読出し専用の半導体記憶装置に
関する。

【０００２】

【従来の技術】情報、例えば２値情報をしきい値電圧の
高い状態と低い状態とで記憶するＭＯＳＦＥＴをメモリ
セルとして（以下、これをメモリセルトランジスタとい
う）マトリクス状に配置し、選択されたメモリセルトラ
ンジスタの記憶情報をセンス増幅器で基準情報と比較し
て読出す読出し専用の半導体記憶装置の代表的な一例
（第１の例）を図６に示す。

【０００３】この半導体記憶装置は、２値情報をしきい
値電圧の高，低で記憶するＮチャネル型のＭＯＳＦＥＴ
で形成されｍ行，ｎ列にマトリクス状に配置された複数
のメモリセルトランジスタＭ１１〜Ｍｍｎ、これらメモ
リセルトランジスタＭ１１〜Ｍｍｎのｍ行それぞれと対
応して設けられ対応する行のメモリセルトランジスタの
ゲートと接続するワード線ＷＬ１〜ＷＬｍ、これらメモ
リセルトランジスタＭ１１〜Ｍｍｎのｎ行それぞれと対
応して設けられ対応する列のメモリセルトランジスタの
ドレインと接続するディジット線Ｄ１〜Ｄｎ、及びゲー
トに所定の電位を受けドレインをリファレンスディジッ
ト線ＤＲと接続するＮチャネルＭＯＳＦＥＴで形成され
たリファレンスセルトランジスタＭＲを含むメモリセル
マトリクス１と、行アドレス信号ＡＤｒに従ってワード
線ＷＬ１〜ＷＬｍのうちの１本を選択レベルとするＸデ
コーダ３と、列アドレス信号ＡＤｃに従ってディジット
線Ｄ１〜Ｄｎのうちの１本を選択するＹデコーダ４及び
Ｙセレクタ５と、外部からのアドレス信号ＡＤを所定の
タイミングで取込んでＸデコーダ３及びＹデコーダ４に
行アドレス信号ＡＤｒ，列アドレス信号ＡＤｃとして供
給するアドレスバッファ回路２と、トランジスタＱ６１
〜Ｑ６４、ＮＯＲ型の論理ゲートＧ６１，Ｇ６２、及び
差動増幅器ＤＡ６１を含み所定のタイミングで選択され
たディジット線の情報をリファレンスディジット線ＤＲ
と比較して増幅し出力する（Ｓ０）センス増幅器６と、
このセンス増幅器６の出力信号Ｓ０を受けて外部へ出力
する出力バッファ回路８と、チップイネーブル信号ＣＥ
に従って制御信号ＣＥＢ等を出力しセンス増幅器６，ア
ドレスバッファ回路２等の動作を制御する制御信号バッ
ファ回路１０とを有する構成となっている。

【０００４】なお、リファレンスセルトランジスタＭＲ
は少なくとも１個あればよく、従ってリファレンスディ
ジット線ＤＲも１本でよい。また、リファレンスセルト
ランジスタＭＲはメモリセルトランジスタＭ１１〜Ｍｍ
ｎと同一構造、同一特性であるが、そのしきい値電圧は
特性の値となっている。更に、Ｙセレクタ５はソースを
それぞれ対応するディジット線（Ｄ１〜Ｄｎ）と接続し
ドレインを共にセンス増幅器６の一方の入力端と接続し
ゲートにＹデコーダ４からのＹ選択信号（Ｙ１〜Ｙｎ）
を対応して受けるＮチャネルＭＯＳ型のトランジスタＱ
５１〜Ｑ５ｎとを備えている。

【０００５】次にこの半導体記憶装置の記憶情報の読出
し動作について説明する。

【０００６】今、例えばワード線ＷＬ１が電源電位レベ
ル（例えば５Ｖ）の選択レベルとなり（他は接地電位レ
ベルの０Ｖ）、また、Ｙ選択信号Ｙ１が電源電位レベル
（５Ｖ）の選択レベル（他は０Ｖ）となったとする。こ
の結果、トランジスタＱ５１のみが導通してディジット
線Ｄ１が選択され、センス増幅器６の入力端に接続さ
れ、このディジット線Ｄ１とワード線ＷＬ１とに接続す
るメモリセルトランジスタＭ１１が選択される。

【０００７】ここで、選択されたメモリセルトランジス
タＭ１１のしきい値電圧が高い状態（ワード線ＷＬ１よ
りも高い電圧）であれば、Ｍ１１は非導通となりディジ
ット線Ｄ１には電流が流れない（以下、この状態のメモ
リセルトランジスタをオフビットという）。一方、Ｍ１
１のしきい値電圧が低い状態（ＷＬ１の電圧より低い電
圧）であればＭ１１は導通し、ディジット線Ｄ１に電流
が流れる（以下、この状態のメモリセルトランジスタを
オンビットという）。

【０００８】こうして、オフビット選択時のディジット
線の電圧ＶＤ（ＯＦＦ）は高レベルの状態に平衡し、一
方、オンビット選択時のディジット線の電圧ＶＤ（Ｏ
Ｎ）は低レベルの状態に平衡するようになる。ただし、
メモリセルトラジスタには、たかだかマイクロアンペア
程度の電流しか流せないために、ディジット線の振幅は
微小である。例えば、ＶＤ（ＯＦＦ）＝１．５５Ｖに対
し、ＶＤ（ＯＮ）＝１．４５Ｖと０．１Ｖ程度の振幅し
か得られない。

【０００９】この微小な振幅を高速に増幅し出力する回
路がセンス増幅器６である。

【００１０】このセンス増幅器６は、一方の入力端に制
御信号ＣＥＢを受け他方の入力端を選択ディジット線と
接続する２入力ＮＯＲ型の論理ゲートＧ６１と、ソース
を選択ディジット線と接続しゲートを論理ゲートＧ６１
の出力端と接続するＮチャネルＭＯＳ型のトランジスタ
Ｑ６１と、ゲート及びドレインをトランジスタＱ６１の
ドレインと接続しソースに電源電位（例えば５Ｖ）を受
けるＰチャネルＭＯＳ型のトランジスタＱ６２と、一方
の入力端に制御信号ＣＥＢを受け、他方の入力端をＹセ
レクタ５のトランジスタＱ５ｒを介してリファレンスデ
ィジット線ＤＲと接続する２入力ＮＯＲ型の論理ゲート
Ｇ６２と、ソースをリファレンスディジット線ＤＲと接
続しゲートを論理ゲートＧ６１の出力端と接続するＮチ
ャネルＭＯＳ型のトランジスタＱ６３と、ゲート及びド
レインをトランジスタＱ６３のドレインと接続しソース
に電源電位（５Ｖ）を受けるＰチャネルＭＯＳ型のトラ
ンジスタＱ６４と、一方の入力端（＋）をトランジスタ
Ｑ６１のドレインと接続し他方の入力端（−）をトラン
ジスタＱ６３のドレインと接続する差動増幅器ＤＡとを
備えている。

【００１１】まず、論理ゲートＧ６１の一方の入力端に
入力される制御信号ＣＥＢは、読出し時常時低レベルで
あり、論理ゲートＧ６１を活性化する。もう一方の入力
端のＳ１は、選択ディジット線（例えばＤ１）と同電位
である。ここで、論理ゲートＧ６１は反転増幅の機能を
有し、入力端Ｓ１の電圧値に応じてトランジスタＱ６１
のゲートを制御する。その結果、入力端Ｓ１の振幅が増
幅され、差動増幅ＤＡ６１の入力端Ｓ２へ出力される。
例えば、オフビット選択時のＳ２の電圧（以下、Ｖｓ２
（ＯＦＦ））は４．０Ｖに、オンビット選択時のＳ２の
電圧（以下、Ｖｓ２（ＯＮ））は３．０Ｖに平衡する。

【００１２】一方、Ｓ２の電圧に対して、差動増幅器Ｄ
Ａ６１の他方の入力端Ｒ２の電圧ＶＲ２を、また、選択
ディジット線の電圧に対して、リファレンスディジット
線ＤＲ（ＶＤＲ）の電圧を基準電圧と称するが、この基
準電圧は、例えば次のように設定されるものである。ＶＤ（ＯＮ）＜ＶＤＲ＜ＶＤ（ＯＦＦ）…（１）ＶＳ２（ＯＮ）＜ＶＲ２＜Ｖｓ２（ＯＦＦ）…（２）なお、これら電圧はいずれも平衡値である。

【００１３】（１），（２）式と前述の電圧値から、通
常、ＶＤＲ＝１．５０Ｖ，ＶＲ２＝３．５Ｖに設定され
る。

【００１４】差動増幅器ＤＡ６１は、入力端Ｓ２の電圧
を入力端Ｒ２の基準電圧と比較し、高速にＣＭＯＳレベ
ルに増幅して出力（ＳＯ）する。ここで、ＣＭＯＳレベ
ルとは、高レベルが電源電位レベルの例えば５Ｖ，低レ
ベルが接地電位レベル、つまり０Ｖである。従って、メ
モリセルトランジスタの記憶情報により、ディジット線
に生じる０．１Ｖ程度の電圧差をＣＭＯＳレベルに増幅
し出力することにより、安定な読み出しを実現している
訳である。

【００１５】前述の（１），（２）式に対するＶＤＲ，
ＶＲ２の値は、トランジスタＱ６１，Ｑ６２及び論理ゲ
ートＧ６１それぞれに対し、トランジスタＱ６３，Ｑ６
４及び論理ゲートＧ６２を同一構造とし、かつトランジ
スタＱ６２に対しＱ６４の電流能力をほぼ２倍に設定す
ることにより、容易に実現することができる。

【００１６】次に従来のより好ましい技術について、以
下第２の例について説明する。

【００１７】前述の半導体記憶装置（第１の例）の読み
出しを実現するには、（１）式を少なくとも満足しなけ
ればならない。しかしながら、第１の例の動作において
は、（１）式の成立を困難にする現象があり、具体的に
は、ディジット線間の容量結合である。

【００１８】第１の例においては、非選択ディジット線
はフローティング状態となり、電圧値は不定である（一
度選択されたディジット線であれば、ＶＤ（ＯＮ）＝
１．４５ＶもしくはＶＤ（ＯＦＦ）＝１．５５Ｖに充電
されるので、電荷が蓄積された状態となる）。ここで特
に、出力バッファ回路８などのスイッチングノイズが発
生すると、選択ディジット線は、隣接する非選択ディジ
ット線と容量結合し、電圧が変動するが、変動量，変動
の方向など一定ではない。その結果、（１）式において
は、０．０５Ｖに設定されていた選択ディジット線とリ
ファレンスディジット線ＤＲの電圧の差が減少、あるい
は無くなることにより、センス増幅器６の出力ＳＯに誤
データが出力される場合もあり、安定な読み出しを提供
できない。

【００１９】この課題を克服するために、図７に示すよ
うな第２の例がある。

【００２０】この第２の例の半導体記憶装置が第１の例
と相違する点は、ディジット線Ｄ１〜Ｄｎそれぞれと接
地電位点との間に設けられ対応するＹ選択信号（Ｙ１〜
Ｙｎ）のレベル反転信号によりオン，オフするＮチャネ
ルＭＯＳ型のトランジスタＱ９１〜Ｑ９ｎを備え選択状
態のディジット線を接地電位点から切り離し、非選択状
態のディジット線を接地電位レベルに平衡させる放電制
御回路９ｘを設けた点にある。

【００２１】今、Ｙ選択信号Ｙ１を選択レベルの５Ｖ
（電源電位レベル）とし、他を非選択レベルの０Ｖとす
ると、トランジスタＱ５１が導通してディジット線Ｄ１
のみがセンス増幅器６に接続されて選択状態となり、ト
ランジスタＱ９１が非導通となってディジット線Ｄ１は
接地電位点から切り離される。また、他のディジット線
Ｄ２〜ＤｎはトランジスタＱ９２〜Ｑ９ｎが導通するの
で接地電位点と接続し、接地電位レベルに平衡する。

【００２２】これにより選択ディジット線の電圧はより
安定し、センス増幅器６における誤データの出力を防止
できる。

【００２３】なお、図８にこの第２の例の読出し動作時
のタイミングチャートを、図９にディジット線の電圧波
形図を示す。

【００２４】図８では、チップイネーブル信号ＣＥをア
クティブレベルとして制御信号ＣＥＢを低レベル
（“Ｌ”のアクティブレベル）に固定し、アドレス信号
ＡＤのアドレス値を切りかえたことにより、センス増幅
器６の出力ＳＯが変化し決定することを示している。も
ちろん、Ｘデコーダ２，Ｙデコーダ４の出力も変化する
が、説明を簡単にするため、これらの記述は省略されて
いる。図９には、隣接する２つのディジット線（例えば
Ｄ１，Ｄ２）のオフビット選択時及びオンビット選択時
の動作波形が示されている。

【００２５】選択ディジット線は接地電位レベル（０
Ｖ）から電圧ＶＤ（ＯＮ）（１．４５Ｖ）もしくは、Ｖ
Ｄ（ＯＦＦ）（１．５５Ｖ）まで充電され、同時に、非
選択ディジット線はＶＤ（ＯＮ）もしくは、ＶＤ（ＯＦ
Ｆ）の平衡値から接地電位レベルへと放電され平衡す
る。

【００２６】一方、リファレンスディジット線ＤＲは、
常時ＶＤＲ（１．５０Ｖ）にバイアスされている。以
下、特に、選択ディジット線が選択されてから、ＶＤＲ
（１．５０Ｖ）に達する迄の時間をプリチャージ期間Ｔ
ｐという。なお、センス増幅器６の動作速度は主に、Ｔ
ｐの長さに支配される。これは、選択ディジット線の電
圧が、０Ｖから充電されＶＤＲを越える迄は、センス増
幅器６はオンビット選択状態であり、ＶＤＲを越えて初
めてオフビット選択状態へと変化するためである。つま
り、選択ディジット線の電圧がＶＤＲを越える迄は、オ
フビットの読み出しが不可能ということになる。

【００２７】また、厳密には、Ｔｐは隣接する非選択デ
ィジット線の状態により、値が異なる。これは、非選択
ディジット線は接地電位レベルに平衡すると前述した
が、図９のＴ１，Ｔ２に示すように、非選択ディジット
線の放電と選択ディジット線の充電とは同時に起こるた
め、この両者が隣接している場合（図９の実線波形。破
線波形は両者が離れている場合の例）、やはりディジッ
ト線間の容量結合により、選択ディジット線の充電速度
が損なわれ、Ｔｐが悪化する。

【００２８】より具体的には、前回のアクセス時に選択
されたディジット線（例えばＤ２）に対し、今回のアク
セスにてこのディジット線（Ｄ２）と隣接するディジッ
ト線（Ｄ１）が選択された場合に限り、Ｔｐの悪化が顕
著に起こる。悪化の程度は、ディジット線間隔にも依存
するが、仮に容量結合の影響を受けない場合のＴｐを２
０ｎｓとすると（オフビットのとき）、これに対し、約
５ｎｓの悪化をもたらす（図９のＴｄ）。

【００２９】なお、半導体記憶装置においても動作の高
速性を重視するのは、その用途である上位システム、例
えばＯＡ機器等の、例えばプリンタの高速動作に寄与す
るためであることは勿論である。

【００３０】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第２の例では、放電制御回路９ｘによって
選択ディジット線のみを接地電位点と切り離し、他の非
選択ディジット線は接地電位レベルとする構成となって
いるので、放電制御回路９ｘを持たない第１の例のよう
な誤データ出力等の不安定な動作はなくなるものの、隣
接するディジット線が連続して選択される場合、前回の
アクセス時に選択されたディジット線が次のアクセスで
接地電位レベルに放電されるとき、ディジット線間の容
量結合によりこの放電の影響を受けて次のアクセスで選
択されるディジット線のプリチャージ期間Ｔｐが長くな
り、センス増幅動作速度が低下するという問題がある。

【００３１】また、センス増幅動作の高速化をはかろう
としてセンス増幅器のトランジスタの電流能力を上げる
等の対策を取ろうとすると、ディジット線の過充電が発
生してオンビット選択時のディジット線のレベルがリフ
ァレンスディジット線の基準電圧を越えて誤データを出
力してしまう危険性が生じ、安定した動作が得られない
という問題点がある。

【００３２】本発明の目的は、安定した動作を維持しつ
つセンス増幅動作の高速化をはかることができる半導体
記憶装置を提供することにある。

【００３３】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数行，複数列にマトリクス状に配置された複数の
メモリセル、これら複数のメモリセルの複数行それぞれ
と対応して設けられ対応する行を行単位で選択する複数
のワード線、及び前記複数のメモリセルの複数列それぞ
れと対応して設けられ対応する列の選択されたメモリセ
ルの記憶情報を伝達する複数のディジット線を含むメモ
リセルマトリクスと、列アドレス信号に従って前記複数
のディジット線のうちの１本を選択するディジット線選
択手段と、基準電圧を発生する基準電圧発生素子、及び
前記基準電圧を伝達するリファレンスディジット線を含
む基準電圧発生手段と、前記ディジット線選択手段で選
択されたディジット線を充電してこのディジット線に伝
達された記憶情報と対応する電圧を受けこの電圧と前記
リファレンスディジット線に伝達された基準電圧とを比
較して増幅し出力するセンス増幅器と、このセンス増幅
器の出力信号のレベル確定後の第１のタイミングでこの
出力信号をラッチし出力するラッチ回路と、前記第１の
タイミング以後の第２のタイミングで前記複数のディジ
ット線を接地電位レベルとし前記ディジット線選択手段
により１本のディジット線が選択される以前の所定のタ
イミングで前記複数のディジット線を前記接地電位レベ
ルに対し解放状態とする放電制御回路とを有している。
また、放電制御回路を、複数のディジット線と同時に、
リファレンスディジット線を接地電位レベル及びこの接
地電位レベルに対し解放状態とする回路として構成され
る。

【００３４】また、列アドレス信号を含むアドレス信号
のアドレス値が変化したことを検出して所定のタイミン
グで第１のレベルへと変化し第１のタイミングで第２の
レベルとなる第１のタイミング信号によりラッチ回路の
動作を制御し、前記所定のタイミングで第１のレベルへ
と変化し第２のタイミングで第２のレベルとなる第２の
タイミング信号により放電制御回路の動作を制御するア
ドレス遷移検出回路を設けて構成され、更に、センス増
幅器を、第２の制御信号の第１のレベルで選択されたデ
ィジット線及びリファレンスディジット線を充電する回
路を活性化し第２のレベルで非活性化する回路として構
成される。

【００３５】また、放電制御回路を、複数のディジット
線それぞれと対応するディジット線選択信号と第１のタ
イミング信号との論理積の信号により前記複数のディジ
ット線それぞれを接地電位レベル及びこの接地電位レベ
ルに対し解放状態とする回路として構成され、更にま
た、放電制御回路に第２のタイミング信号を第２のタイ
ミングのみ所定時間遅延させて第３のタイミング信号と
する遅延回路を設け、この第３のタイミング信号により
複数のディジット線及びリファレンスディジット線を接
地電位レベル及びこの接地電位レベルに対し解放状態と
するようにして構成される。

【００３６】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００３７】図１は本発明の第１の実施の形態を示す回
路図である。

【００３８】この第１の実施の形態が図７に示された従
来の半導体記憶装置と相違する点は、チップイネーブル
信号ＣＥがアクティブレベル、従って制御信号ＣＥＢも
アクティブレベルのとき、列アドレス信号ＡＤｃ及び行
アドレス信号ＡＤｒから成るァドレス信号ＡＤのアドレ
ス値が変化したことを検出して所定のタイミング（変化
を検出した直後）で低レベルへと変化しセンス増幅器６
の出力信号Ｓ０のレベルが確定する第１のタイミングで
高レベルとなる第１のタイミング信号ＡＴ１と、上記所
定のタイミングで低レベルへと変化し上記第１のタイミ
ングよりわずかに遅れた第２のタイミングで高レベルと
なる第２のタイミング信号ＡＴ２とを発生するアドレス
遷移検出回路１１と、第１のタイミング信号ＡＴ１の高
レベルに応答してセンス増幅器６の出力信号Ｓ０をラッ
チして出力バッファ回路８に出力するラッチ回路７とを
設け、放電制御回路９ｘに代えて、ディジット線Ｄ１〜
Ｄｎ及びリファレンスディジット線ＤＲそれぞれと接地
電位点との間に設けられ第２のタイミング信号ＡＴ２に
よりオン，オフするＮチャネルＭＯＳ型のトランジスタ
Ｑ９１〜Ｑ９ｎ，Ｑ９ｒを備えた放電制御回路９を設
け、センス増幅器６の論理ゲートＧ６１，Ｇ６２の一方
の入力端に供給する信号を、制御信号ＣＥＢに代えて第
２のタイミング信号ＡＴ２とした点にある。

【００３９】次に、この第１の実施の形態の動作につい
て、図２に示されたタイミングチャートと、図３に示さ
れたディジット線及びリファレンスディジット線の電圧
波形図を併せて参照し説明する。

【００４０】まず、図２を参照すると、信号ＡＴＤはア
ドレス遷移検出回路１１の内部信号であり、この信号Ａ
ＴＤから、所定のパルス幅をもつパルス状のタイミング
信号ＡＴ１，ＡＴ２を作成する。

【００４１】図２において、タイミング信号ＡＴ１が低
レベルのときを非ラッチ期間、高レベルのときをラッチ
期間とする。もちろん、ここでのラッチとは、センス増
幅器６の出力信号Ｓ０をラッチするという意味である。

【００４２】また、タイミング信号ＡＴ２が低レベルの
ときを非ディスチャージ期間、高レベルのときをディス
チャージ期間とする。もちろん、ここでのディスチャー
ジとは、ディジット線とリファレンスディジット線とを
接地電位レベルに放電するという意味である。

【００４３】次に各々の信号のタイミングについて説明
する。

【００４４】まず、センス増幅器６の出力信号Ｓ０のレ
ベル確定（図２でＳ０の高レベルと低レベルが交差する
点）の後にタイミング信号ＡＴ１を高レベルにし、セン
ス増幅器６の出力信号Ｓ０をラッチ回路７にラッチす
る。

【００４５】続いて、この後タイミング信号ＡＴ２を高
レベルにしてトランジスタＱ９１〜Ｑ９ｎ，Ｑ９ｒを導
通させ、ディジット線Ｄ１〜Ｄｎおよびリファレンスデ
ィジット線ＤＲをともに接地電位レベルに放電する。ま
た、同時に論理ゲートＧ６１，Ｇ６２を非活性化（他の
入力端に関係なく低レベル出力）する。これら論理ゲー
トの非活性化は、トランジスタＱ６１，Ｑ６３を非導通
とし、トランジスタＱ６２，Ｑ６４からＱ９１〜Ｑ９
ｎ，Ｑ９ｒ等への貫通電流を防ぐために有効である。一
方、アドレス値変化直後から所定の期間は、タイミング
信号ＡＴ１を低レベルにし、センス増幅器６の出力信号
Ｓ０ラッチを行なわず、また、タイミング信号ＡＴ２を
低レベルにし、放電制御回路９の各トランジスタを非導
通とし、センス増幅器６の論理ゲートＧ６１，Ｇ６２を
活性化する。

【００４６】以上の動作をアドレスアクセスの度に繰り
返すことになる。

【００４７】次に、ディジット線及びリファレンスディ
ジット線ＤＲの電圧波形について図３を併せて参照し説
明する。

【００４８】タイミング信号ＡＴ１，ＡＴ２の低レベル
への変化タイミングに応答して選択ディジット（例えば
Ｄ１）及びリファレンスディジット線ＤＲが同時に充電
を開始し、所定時間後、選択ディジット線（Ｄ１）はメ
モリセルがオフビットのときは電圧ＶＤ（ＯＦＦ）＝
１．５５Ｖに、オンビットのときは電圧ＶＤ（ＯＮ）＝
１．４５Ｖに平衡し、リファレンスディジット線ＤＲは
基準電圧１．５０Ｖに平衡する。このとき、非選択ディ
ジット線（Ｄ２〜Ｄｎ）はタイミング信号ＡＴ２が高レ
ベルのときの接地電位レベルのままであり、選択ディジ
ット線（Ｄ１）の充電開始時に、図９に示すような隣接
ディジット線（Ｄ２）の電位変化がないので、隣接ディ
ジット線（Ｄ２）の容量結合による選択ディジット線
（Ｄ１）のプリチャージ期間Ｔｐが長くなることはな
い。このことは、リファレンスディジット線ＤＲを充放
電せずに一定の基準電圧に保つようにしても同様であ
る。

【００４９】また、この第１の実施の形態では、リファ
レンスディジット線ＤＲも選択ディジット線（Ｄ１）と
同時に充放電されるので、選択ディジット線（Ｄ１）の
プリチャージ電圧が平衡しなくても、また、プリチャー
ジ期間Ｔｐであっても前述の（１）式を満足するように
なり（センス増幅器６の出力信号ＳＯのレベルが確定す
る）、オンビット，オフビットの読出しが可能となる。
すなわち、センス増幅動作速度を制約するオフビットの
読出し可能タイミングが速くなり、高速のセンス増幅動
作が可能となる。具体的には、隣接ディジット線の影響
を受けないオフビットのプリチャージ期間Ｔｐを従来例
と同様に２０ｎｓとすると、この第１の実施の形態では
Ｔｐは２０ｎｓのままであり、読出し可能となるタイミ
ングはＴｐの１／２程度となる。これは、従来例の、隣
接ディジット線の影響を受けない場合に比べても１０ｎ
ｓ、影響を受ける場合に比べると１５ｎｓ速くなる。

【００５０】このセンス増幅動作の高速化は、センス増
幅器６のトランジスタの電流能力を上げる等の対策を施
さなくても実現できるので、オンビット選択時のディジ
ット線のレベルがリファレンスディジット線の基準電圧
を越えることはなく、安定したセンス増幅動作を実現す
ることができる。

【００５１】図４は本発明の第２の実施の形態の主要部
分の回路図である。

【００５２】この第２の実施の形態が図１に示された第
１の実施の形態と相違する点は、センス増幅器６の論理
ゲートＧ６１，Ｇ６２それぞれの一方の入力端に供給す
る信号を、タイミング信号ＡＴ２から制御信号ＣＥＢへ
と代え、チップイネーブル信号ＣＥがアクティブレベル
であれば（従って制御信号ＣＥＢもアクティブレベル）
センス増幅器６の論理ゲートＧ６１，Ｇ６２を常に活性
化状態としている点にある。

【００５３】第１の実施の形態ではタイミング信号ＡＴ
２によって論理ゲートＧ６１，Ｇ６２の活性化，非活性
化を制御しているので、タイミング信号ＡＴ２が高レベ
ルのとき、トランジスタＱ６１，Ｑ６２が非導通となっ
てセンス増幅器６の電源供給端から選択ディジット線及
びリファレンスディジット線ＤＲ、並びに放電制御回路
９を介して接地電位点へと流れる電流経路が切断される
が、この第２の実施の形態ではその経路が常に形成され
ており、この経路に貫通電流が流れるため低消費電力化
や放電の効率化という点では多少低下するが、センス増
幅動作については第１の実施の形態と同様の効果があ
る。

【００５４】図５（Ａ），（Ｂ）は本発明の第３の実施
の形態を示す放電制御回路部分の回路図である。

【００５５】図１に示された第１の実施の形態では、放
電制御回路９のトランジスタＱ９１〜Ｑ９ｎ，Ｑ９ｒの
オン，オフ制御をタイミング信号ＡＴ２により行ってい
るが、この第３の実施の形態では、図５（Ａ）に示すよ
うに、トランジスタＱ９１〜Ｑ９ｎのオン，オフ制御
を、タイミング信号ＡＴ２とこれらトランジスタそれぞ
れと対応するＹ選択信号との論理積で行っている。すな
わち、選択ディジット線及びリファレンスディジット線
ＤＲ以外のディジット線のトランジスタのオン，オフ制
御は行なわないようにし、オン，オフ制御するトランジ
スタ数を必要最小限としている。

【００５６】また、図５（Ｂ）に示すように、トランジ
スタＱ９１〜Ｑ９ｎ，Ｑ９ｒのオン，オフ制御を、タイ
ミング信号ＡＴ２を遅延回路９１で所定時間遅延させた
信号で行っている。第１の実施の形態では、論理ゲート
Ｇ６１，Ｇ６２の活性化，非活性化制御と、トランジス
タＱ９１〜Ｑ９ｎ，Ｑ９ｒのオン，オフ制御とをタイミ
ング信号ＡＴ２により同時に行っており、選択ディジッ
ト線及びリファレンスディジット線ＤＲの放電時に貫通
電流が流れることも考えられるが、遅延回路９１を入れ
ることによりこの貫通電流を防止することができる。

【００５７】なお、第１の実施の形態では、タイミング
信号ＡＴ２立上りタイミングをＡＴ１より多少遅くして
いるが、同時立上り、又は同一信号とすることもでき、
このようにしても、ラッチ回路７のセンス増幅器６の出
力信号ＳＯのラッチ動作に影響することはない。

【００５８】

【発明の効果】以上説明したように本発明は、選択ディ
ジット線及びリファレンスディジット線のみを同時充電
（プリチャージ）し、かつセンス増幅器の出力信号のラ
ッチ後にこれらを同時に放電する構成とすることによ
り、従来例のような隣接ディジット線の放電によりプリ
チャージ期間が長くなることはなく、またセンス増幅動
作速度を制約するオフビットの読出しがプリチャージ期
間であっても可能となるので、センス増幅動作の高速化
をはかることができ、かつセンス増幅器のトランジスタ
の電流能力を必要以上に上げる必要がないので、オンビ
ット選択時のディジット線のレベルがリファレンスディ
ジット線の基準電圧を越えることもなく、安定したセン
ス増幅動作を得ることができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図であ
る。

【図２】図１に示された実施の形態の動作を説明するた
めの各部信号のタイミング図である。

【図３】図１に示された実施の形態の動作及び効果を説
明するための選択ディジット線及びリファレンスディジ
ット線の電圧波形図である。

【図４】本発明の第２の実施の形態の主要部分の回路図
である。

【図５】本発明の第３の実施の形態の放電制御回路部分
の回路図である。

【図６】従来の半導体記憶装置の第１の例の回路図であ
る。

【図７】数来の半導体記憶装置の第２の例の回路図であ
る。

【図８】図７に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。

【図９】図７に示された半導体記憶装置の動作及び課題
を説明するための選択ディジット線及びリファレンスデ
ィジット線の電圧波形図である。

【符号の説明】

１メモリセルマトリクス２Ｘデコーダ４Ｙデコーダ５Ｙセレクタ６センス増幅器７ラッチ回路９，９ａ，９ｂ，９ｈ放電制御回路１０制御信号バッファ回路１１アドレス遷移検出回路９１遅延回路Ｄ１〜Ｄｎディジット線ＤＡ差動増幅器ＤＲリファレンスディジット線Ｇ６１，Ｇ６２，Ｇ９１〜Ｇ９１ｎ論理ゲートＭ１１〜ＭｍｎメモリセルトランジスタＱ５１〜Ｑ５ｎ，Ｑ５ｒ，Ｑ６１〜Ｑ６４，Ｑ９１〜Ｑ
９ｒトランジスタＷＬ１〜ＷＬｌｍワード線

Claims

【特許請求の範囲】

【請求項１】複数行，複数列にマトリクス状に配置さ
れた複数のメモリセル、これら複数のメモリセルの複数
行それぞれと対応して設けられ対応する行を行単位で選
択する複数のワード線、及び前記複数のメモリセルの複
数列それぞれと対応して設けられ対応する列の選択され
たメモリセルの記憶情報を伝達する複数のディジット線
を含むメモリセルマトリクスと、列アドレス信号に従っ
て前記複数のディジット線のうちの１本を選択するディ
ジット線選択手段と、基準電圧を発生する基準電圧発生
素子、及び前記基準電圧を伝達するリファレンスディジ
ット線を含む基準電圧発生手段と、前記ディジット線選
択手段で選択されたディジット線を充電してこのディジ
ット線に伝達された記憶情報と対応する電圧を受けこの
電圧と前記リファレンスディジット線に伝達された基準
電圧とを比較して増幅し出力するセンス増幅器と、この
センス増幅器の出力信号のレベル確定後の第１のタイミ
ングでこの出力信号をラッチし出力するラッチ回路と、
前記第１のタイミング以後の第２のタイミングで前記複
数のディジット線を接地電位レベルとし前記ディジット
線選択手段により１本のディジット線が選択される以前
の所定のタイミングで前記複数のディジット線を前記接
地電位レベルに対し解放状態とする放電制御回路とを有
することを特徴とする半導体記憶装置。
【請求項２】放電制御回路を、複数のディジット線と
同時に、リファレンスディジット線を接地電位レベル及
びこの接地電位レベルに対し解放状態とする回路とした
請求項１記載の半導体記憶装置。
【請求項３】列アドレス信号を含むアドレス信号のア
ドレス値が変化したことを検出して所定のタイミングで
第１のレベルへと変化し第１のタイミングで第２のレベ
ルとなる第１のタイミング信号によりラッチ回路の動作
を制御し、前記所定のタイミングで第１のレベルへと変
化し第２のタイミングで第２のレベルとなる第２のタイ
ミング信号により放電制御回路の動作を制御するアドレ
ス遷移検出回路を設けた請求項１又は請求項２記載の半
導体記憶装置。
【請求項４】センス増幅器を、第２の制御信号の第１
のレベルで選択されたディジット線及びリファレンスデ
ィジット線を充電する回路を活性化し第２のレベルで非
活性化する回路とした請求項３記載の半導体記憶装置。
【請求項５】放電制御回路を、複数のディジット線そ
れぞれと対応するディジット線選択信号と第１のタイミ
ング信号との論理積の信号により前記複数のディジット
線それぞれを接地電位レベル及びこの接地電位レベルに
対し解放状態とする回路とした請求項３記載の半導体記
憶装置。
【請求項６】放電制御回路に第２のタイミング信号を
第２のタイミングのみ所定時間遅延させて第３のタイミ
ング信号とする遅延回路を設け、この第３のタイミング
信号により複数のディジット線及びリファレンスディジ
ット線を接地電位レベル及びこの接地電位レベルに対し
解放状態とするようにした請求項３記載の半導体記憶装
置。