JPH09265792A

JPH09265792A - 半導体記憶装置

Info

Publication number: JPH09265792A
Application number: JP8264944A
Authority: JP
Inventors: Junichi Karasawa; 純一唐澤; Takashi Kumagai; 敬熊谷; Yasunobu Tokuda; 泰信徳田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1995-11-06
Filing date: 1996-10-04
Publication date: 1997-10-07
Anticipated expiration: 2016-10-04
Also published as: JP3758251B2

Abstract

(57)【要約】【課題】半導体記憶装置、例えばスタティックＲＡＭに
関し、メモリセル電源線を介して流れるモードの電流不
良の救済により歩留まりの向上を図る。【解決手段】正規メモリセル群毎にメモリセル電源線及
び複数のビット線に電源を供給するための電源線を電気
的に共通接続し、且つ正規メモリセル群間でメモリセル
電源線を電気的に分離し、さらに正規メモリセル群毎に
設けた前記共通接続線と電源ＰＡＤより供給された電源
線とを電気的に切り離す手段を設ける。例えばメモリセ
ル２１にメモリセル電源線を介して電流が流れる不良が
あった場合、不良メモリセルを含むサブブロック８１を
予備サブブロックに置き換えると同時に、電源切り離し
回路２を非導通にすることにより、不要となったサブブ
ロックを構成する全てのメモリセルの電源線及びビット
線負荷回路に電源を供給する電源線がフローティングと
なり、リーク電流経路は遮断される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらには歩留まり向上を図るための技術に係わり、例え
ば、スタティックＲＡＭ（スタティック・ランダム・ア
クセス・メモリ）に適用して有効な技術に関する。

【０００２】

【従来の技術】チップ内に冗長性を導入して半導体記憶
装置の歩留まりを向上させる技術は、メモリセル領域内
の欠陥救済に有効であり、一般的に利用されている技術
である。

【０００３】以下、簡単に冗長構成を説明する。

【０００４】従来、不良ビットを代替する予備エレメン
トは、予備行もしくは予備行群（スペア・ロー）及び予
備列もしくは予備列群（スペア・カラム）をメモリセル
アレイの一部に含めて構成されていた。欠陥救済を行な
う場合には、ウエハープローブテストで不良セルの位置
（アドレス）を検出する。検出されたアドレスに従って
不良ビットを欠陥救済ビットに置き換えるための冗長プ
ログラムが行なわれる。そして、冗長プログラムが施さ
れた半導体記憶装置に救済すべきアドレスが供給される
と、正規のアドレスデコーダによるメモリセルの選択動
作を禁止した後に、予備行または予備列に含まれる欠陥
救済ビットのアドレシングを予備デコーダで行うように
なっている。尚、冗長構成については、１９８０年７月
２１日発行の「日経エレクトロニクス」１８９頁〜２０
１頁などに記載されている。

【０００５】この一般的方式を用いることにより、ファ
ンクションは救済可能となる。しかし、例えば、ビット
線負荷ＭＯＳトランジスタを介して接地線への電流経路
が形成されている様な電流不良モードについては、その
電流不良を救済することはできないので、直流リーク電
流が流れ続けることになり、特にバッテリーバックアッ
プ機能を有するデバイスではスタンバイ時の電源電流が
問題となる。

【０００６】そのような問題を解決するための技術とし
て、たとえば特開昭５９−２０１２９８号公報に記載さ
れており（図１７）、この従来例は、ビット線３１〜３
４とビット線プリチャージトランジスタ１１〜１４との
経路に電力の供給を遮断し得る電気的導通手段２０１〜
２０４を設け、ファンクション不良が発見された場合
に、この経路を遮断することによって、電流救済を図ろ
うとしたものである。また、この従来例において、２０
１〜２０４は、ポリシリコンで作られたヒューズであ
り、レーザなどの手段で切断するものであった。

【０００７】また、他の従来例として、特開平５−６２
４９６号公報に記載された技術（図１８）があり、この
従来例では、冗長置き換え単位であるサブブロック（８
１、８２等）毎に、電源パッドより電位供給された電源
線１とビット線プリチャージトランジスタ１１〜１４と
の経路に電力の供給を遮断し得る電気的導通手段２を設
け、該当サブブロック内にファンクション不良が発見さ
れた場合に、この経路を遮断することによって、電流不
良からの救済を図ろうとしたものである。そして、この
従来例において、電気的導通手段２は、最上位導電層も
しくはパッドエッチングによって表面をむき出しにでき
る導電層とされ、ＦＩＢ装置などを用いたエッチング処
理により切断するようにしたものであった。

【０００８】

【発明が解決しようとする課題】図１７にて説明した従
来の技術においては、ビット線負荷トランジスタを介し
て電流が流れるモードに対しては有効であったが、メモ
リセルノード間ショートや、メモリセル電源とセルノー
ド間ショート、さらにはメモリセルノードとバルク（接
地電位）間リークなど、メモリセルの電源線を介して電
流が流れる不良モードについては救済できないという問
題点があった。

【０００９】また、電気的導通手段は、具体的にはビッ
ト線毎に設けられたヒューズであったが、その様にビッ
ト線毎のヒューズを設けるのは、レイアウト上非常に困
難であった。たとえレイアウトできたとしてもレイアウ
ト面積が非常に大きくなる、レーザーによるヒュ−ズカ
ットに超高精度が必要になるなどの問題があった。

【００１０】さらに、ヒューズをビット線と直列に設け
るため、寄生抵抗がビット線に付加されたのと同等とな
り、ライトリカバリ時間など諸特性に悪影響を及ぼすと
いう問題点もあった。

【００１１】図１８にて説明した従来の技術において
は、図１７従来例と同様メモリセルの電源線を介して電
流が流れる不良モードについては救済できないという問
題点があった。

【００１２】また、電気的導通手段は、最上位配線層も
しくはウエハープローブテストが可能とされる配線層と
され、ＦＩＢ装置などを用いたエッチング処理により切
断し、その後絶縁膜をデポジションしているため、量産
を行なう上では、スループットが悪い、工程が複雑にな
るなどの問題点があった。

【００１３】

【課題を解決するための手段】本発明の請求項１記載の
半導体記憶装置は、複数個のメモリセルをマトリクス状
に配置した複数の正規メモリセル群と、予備メモリセル
群と、前記正規メモリセル群単位で該予備メモリセル群
と切り換える手段とを有する半導体記憶装置において、
前記正規メモリセル群毎にメモリセル電源線を電気的に
共通接続し、且つ該正規メモリセル群間でメモリセル電
源線を電気的に分離し、さらに該正規メモリセル群毎に
設けたメモリセル電源供給線と電源パッドから電位供給
された電源線とを電気的に切り離す手段を設けてなる。

【００１４】請求項１記載の半導体記憶装置によれば、
メモリセル電源供給線と電源パッドより電位供給された
電源線とを電気的に切り離す手段を設ける構成としたた
め、従来不可能であったメモリセルの電源を介して流れ
るモードの電流不良の救済ができるようになるという効
果を有する。

【００１５】また、複数のビット線対を有するサブブロ
ック単位での冗長置き換えとし、サブブロック単位でメ
モリセル電源供給線を遮断する構成としたため、図１７
の従来例で示した様な、レイアウト面積が非常に大きく
なる、ヒューズカットに超高精度が必要となるなどの問
題を回避できるという効果がある。

【００１６】本発明の請求項２記載の半導体記憶装置
は、請求項１記載の半導体記憶装置において、前記正規
メモリセル群毎に設けられたメモリセル電源供給線に、
さらに複数のビット線負荷回路に電源を供給するための
ビット線負荷回路電源供給線を電気的に共通接続し、前
記正規メモリセル群毎に設けたメモリセル電源供給線お
よび該複数のビット線負荷回路に電源を供給するための
ビット線負荷回路電源供給線との共通接続線と電源パッ
ドから電位供給された電源線とを電気的に切り離す手段
を設けてなる。

【００１７】請求項２記載の半導体記憶装置によれば、
メモリセル電源供給線および複数のビット線負荷回路に
電源を供給するためのビット線負荷回路電源供給線とを
共通接続する構成としたため、ビット線プリチャージ回
路を介して流れるモードの電流不良も同時に救済ができ
るという効果を有する。

【００１８】本発明の請求項３記載の半導体記憶装置
は、請求項１又は請求項２記載の半導体記憶装置におい
て、前記切り離し手段は、ヒューズ素子を含んで構成さ
れるプログラム回路と、該プログラム回路出力により制
御されるスイッチ回路とを含む。

【００１９】請求項３記載の半導体記憶装置によれば、
電源切り離し回路をヒューズ素子およびＭＯＳトランジ
スタ等を用いた電子回路で実現したため、図１８従来例
の様にウエハープロセスのスループットが低下したり、
工程が複雑になるという問題を回避できるという効果を
有する。

【００２０】本発明の請求項４記載の半導体記憶装置
は、請求項３記載の半導体記憶装置において、前記スイ
ッチ回路が、第一導電型のトランジスタと第二導電型の
トランジスタとを並列に接続してなるトランスミッショ
ンゲートを含むことを特徴とする。

【００２１】請求項４記載の半導体記憶装置によれば、
スイッチ回路をトランスミッションゲートを用いた構成
をとるため、電源電圧の変動に対して、３（第二の実施
例の場合、メモリセル電源供給線３は４に相当する）の
電位が高速に応答することができ電源立ち上げ時の動作
が安定する、またバンプアクセス遅れなどを防ぐことが
できるという効果を有する。そして、最終的には、ファ
ンクション救済に加えて、電流救済が可能となるため歩
留まり向上が図れるという効果を有する。

【００２２】本発明の請求項５記載の半導体記憶装置
は、複数個のメモリセルをマトリクス状に配置した複数
の正規メモリセル群と、予備メモリセル群と、前記正規
メモリセル群単位で予備メモリセル群と切り換える手段
とを有する半導体記憶装置であって、前記正規メモリセ
ル群毎にメモリセル電源線を電気的に共通接続し、且つ
該正規メモリセル群間で該メモリセル電源線を電気的に
分離し、さらに前記正規メモリセル群毎に設けたメモリ
セル電源供給線と電源パッドから電位供給された電源線
とを電気的に切り離す手段を設けてなる半導体記憶装
置、もしくは、前記正規メモリセル群毎にビット線負荷
回路に電源を供給するためのビット線負荷回路電源供給
線を電気的に共通接続し、さらに電源パッドから電位供
給された電源線から電気的に切り離す手段を設けてなる
半導体記憶装置、又は、前記正規メモリセル群毎に設け
られたメモリセル電源供給線に、さらに複数のビット線
負荷回路に電源を供給するためのビット線電源供給線を
電気的に共通接続し、該正規メモリセル群毎に設けたメ
モリセル電源供給線および複数のビット線負荷回路に電
源を供給するためのビット線負荷回路電源供給線との共
通接続線と電源パッドから電位供給された電源線とを電
気的に切り離す手段を設けてなる半導体記憶装置におい
て、該メモリセル群、該ビット線負荷回路群、該電源切
り離し回路群の順に隣接して配置されてなることを特徴
とする。

【００２３】請求項５記載の半導体記憶装置によれば、
電源切り離し回路、ビット線負荷回路、メモリセルを隣
接してかつこの順番に配置する構成にしたことにより、
電源切り離し回路からビット線負荷回路、メモリセル電
源線へのインピーダンスを最小にすることができ、電源
線の余計な電位降下による実効的メモリセル電源電位の
低下を防止できるという効果を有する。また、冗長部に
は電源切り離し回路を設けないことにより、余計な歩留
まりの低下を防げるという効果を有する。また冗長部の
電源線に電源切り離し回路を構成するスイッチのインピ
ーダンスが付加されるのを防げ、冗長部での電源線の余
計な電位降下による実効的メモリセル電源電位の低下を
防止できるという効果を有する。

【００２４】本発明の請求項６記載の半導体記憶装置
は、請求項１記載の半導体記憶装置において、前記正規
メモリセル群の中央又は略中央に前記メモリセル電源線
を電気的に共通接続する第一の領域を設け、さらに前記
正規メモリセル群間にメモリセル電源線を分離する第二
の領域を設けてなることを特徴とする半導体記憶装置。

【００２５】請求項６記載の半導体記憶装置によれば、
正規メモリセル群の中央にメモリセル電源線を電気的に
共通接続する第一の領域を設け、さらに正規メモリセル
群間にメモリセル電源線を分離する第二の領域を設ける
レイアウト構成をとるため、請求項１記載の回路構成が
実現できると同時に、メモリセルＶＤＤ線を束ねた配線
領域をサブブロックの中央に配置することで、左右のメ
モリセルアレイのＶＤＤ線の抵抗を同じにし、かつ配線
領域４０６のレイアウト配置が影響をおよぼすＶＤＤ線
の抵抗を最小にできるという効果を有する。

【００２６】本発明の請求項７記載の半導体記憶装置
は、請求項６記載の半導体記憶装置において、前記第一
の領域内で、メモリセル接地線をメモリセル接地線より
低抵抗の接地線に電気的に共通接続したことを特徴とす
る。

【００２７】請求項７記載の半導体記憶装置によれば、
請求項６記載の半導体記憶装置において、メモリセルＶ
ＳＳ線の裏打ちを、メモリセルＶＤＤ線を束ねた配線領
域４０６で兼ねる構成をとるため、レイアウト面積の増
加（チップ面積の増加）なく、低電圧動作マージンの確
保を同時に実現できるという効果を有する。

【００２８】本発明の請求項８記載の半導体記憶装置
は、請求項６記載の半導体記憶装置において、前記第一
の領域内で、メモリセル領域のサブ電位を与えることを
特徴とする。

【００２９】請求項８記載の半導体記憶装置によれば、
請求項６記載の半導体記憶装置において、サブ電位の確
保をＶＤＤ線を束ねた配線領域で兼ねる構成をとるた
め、レイアウト面積の増加なく、サブ電位の安定化によ
る、バックゲート効果の防止およびラッチアップの防止
を同時に実現できるという効果を有する。

【００３０】本発明の請求項９記載の半導体記憶装置
は、請求項６記載の半導体記憶装置において、前記第一
の領域内で、メモリセル接地線をメモリセル接地線より
低抵抗の接地線に電気的に共通接続し、且つ、メモリセ
ルが形成されるウエル領域の電位を与えることを特徴と
する。

【００３１】請求項９記載の半導体記憶装置によれば、
請求項６記載の半導体記憶装置において、メモリセルＶ
ＳＳ線の裏打ち及びサブ電位の確保を、メモリセルＶＤ
Ｄ線を束ねた配線領域で兼ねる構成をとるため、レイア
ウト面積の増加なく、低電圧動作マージンの確保および
サブ電位の安定化によるバックゲート効果の防止および
ラッチアップの防止を同時に実現できるという効果を有
する。

【００３２】本発明の請求項１０記載の半導体記憶装置
は、請求項７記載の半導体記憶装置において、前記メモ
リセル電源線とメモリセル群毎に設けられた前記メモリ
セル電源供給線とが、前記メモリセル接地線と前記第一
の領域内で該メモリセル接地線を電気的に共通接続した
メモリセル接地線より低抵抗の接地線とより上層の導電
層で構成されること、もしくは、該メモリセル電源線と
メモリセル群毎に設けられた該メモリセル電源供給線と
が、該メモリセル接地線と該第一の領域内でメモリセル
接地線を電気的に共通接続したメモリセル接地線より低
抵抗の接地線とより下層の導電層で構成されることを特
徴とする。

【００３３】請求項１０記載の半導体記憶装置によれ
ば、請求項７記載の半導体記憶装置において、メモリセ
ルＶＤＤ線を束ねた配線共通メモリセル電源（ＶＤＤ）
供給線４１０をメモリセルＶＳＳ線を束ねた配線共通メ
モリセル接地線４１１の上もしくは下に配置する構成を
とるため、４０６領域のレイアウト面積を小さくするこ
とができるという効果を有する。

【００３４】本発明の請求項１１記載の半導体記憶装置
は、請求項８記載の半導体記憶装置において、前記メモ
リセル電源線とメモリセル群毎に設けられた前記メモリ
セル電源供給線とが、前記第一の領域内で前記メモリセ
ル接地線を電気的に共通接続したメモリセル接地線より
低抵抗の接地線とより上層の導電層で構成されることを
特徴とする。

【００３５】請求項１１記載の半導体記憶装置によれ
ば、請求項８記載の半導体記憶装置において、メモリセ
ルＶＤＤ線を束ねた配線である共通メモリセル電源供給
線４１０を、メモリセルＶＳＳ線を束ねた配線である共
通メモリセル接地線４１１の上に配置する構成をとるた
め、配線領域４０６のレイアウト面積を小さくすること
ができるという効果を有する。

【００３６】本発明の請求項１２記載の半導体記憶装置
は、請求項９記載の半導体記憶装置において、前記メモ
リセル電源線とメモリセル群毎に設けられた前記メモリ
セル電源供給線とが、前記メモリセル接地線と第一の領
域内でメモリセル接地線を電気的に共通接続したメモリ
セル接地線より低抵抗の接地線とより上層の導電層で構
成されることを特徴とする。

【００３７】請求項１２記載の半導体記憶装置によれ
ば、請求項９記載の半導体記憶装置において、メモリセ
ルＶＤＤ線を束ねた配線である共通メモリセル電源供給
線４１０をメモリセルＶＳＳ線を束ねた配線である共通
メモリセル接地線４１１の上に配置する構成をとるた
め、配線領域４０６のレイアウト面積を小さくすること
ができるという効果を有する。

【００３８】本発明の請求項１３記載の半導体記憶装置
は、請求項７もしくは８又は９記載の半導体記憶装置に
おいて、前記メモリセル群毎に設けられたメモリセル電
源供給線と、前記第一の領域内でメモリセル接地線を電
気的に共通接続したメモリセル接地線より低抵抗の接地
線とが別の導電層で形成されることを特徴とする。

【００３９】請求項１３記載の半導体記憶装置によれ
ば、請求項７〜９記載の半導体記憶装置において、共通
メモリセル電源供給線４１０と共通メモリセル接地線４
１１を別層で構成するため、レイアウト面積の縮小が図
れると同時に、パーティクルなどによる同層間ショート
を防止でき歩留まりの向上が図れるという効果を有す
る。

【００４０】本発明の請求項１４記載の半導体記憶装置
は、請求項１３記載の半導体記憶装置において、前記第
一の領域内でメモリセル接地線を電気的に共通接続した
メモリセル接地線より低抵抗の接地線のシート抵抗値
が、メモリセル群毎に設けられたメモリセル電源供給線
のシート抵抗値より小さいことを特徴とする。

【００４１】請求項１４記載の半導体記憶装置によれ
ば、請求項１３記載の半導体記憶装置において、メモリ
セル接地線の抵抗を優先に落とす構成をとるため、低電
圧動作マージンの確保ができるという効果がある。

【００４２】本発明の請求項１５記載の半導体記憶装置
は、請求項１４記載の半導体記憶装置において、前記第
一の領域内でメモリセル接地線を電気的に共通接続した
メモリセル接地線より低抵抗の接地線が金属の層であ
り、メモリセル群毎に設けられたメモリセル電源供給線
が多結晶シリコン層もしくは高融点金属を含む多結晶シ
リコン層であることを特徴とする。

【００４３】請求項１５記載の半導体記憶装置によれ
ば、請求項１４記載の半導体記憶装置において、共通メ
モリセル接地線４１１を金属導電層で、共通メモリセル
電源供給線４１０をポリシリコンもしくはポリサイドで
構成することにより、あえて低抵抗の金属配線を共通メ
モリセル電源供給線４１０，共通メモリセル接地線４１
１の両方に用いなくても良いため、第二層目の金属配線
工程の付加がなく、低コスト半導体記憶装置を実現でき
るという効果を有する。また、金属二層配線プロセスが
前提の場合においても、第一層目の金属配線と第二層目
の金属配線が同一方向に走らないため、メモリセル領域
での配線の自由度が上がるという効果を有する。

【００４４】本発明の請求項１６記載の半導体記憶装置
は、請求項１５記載の半導体記憶装置であって、かつ薄
膜トランジスタを負荷として用いたスタティック型メモ
リセルを有する半導体記憶装置において、メモリセル群
毎に設けられたメモリセル電源供給線を、前記薄膜トラ
ンジスタのゲート電極を構成する導電層と同一導電層で
形成したことを特徴とする。

【００４５】請求項１６記載の半導体記憶装置によれ
ば、請求項１５記載の半導体記憶装置において、共通メ
モリセル電源供給線４１０の配線層がメモリセルを構成
するポリシリコン層もしくはポリサイド層と兼ねる構成
をとるため、付加的な工程の追加なく低コストの半導体
記憶装置が実現できるという効果を有する。

【００４６】本発明の請求項１７記載の半導体記憶装置
は、請求項１６記載の半導体記憶装置であって、かつ前
記薄膜トランジスタのソース電極およびドレイン電極が
第一導電型であり、ゲートが第二導電型のメモリセルを
有する半導体記憶装置において、メモリセル群毎に設け
られたメモリセル電源供給線が第二導電型の多結晶シリ
コン層で構成されたことを特徴とする。

【００４７】請求項１７記載の半導体記憶装置によれ
ば、請求項１６記載の半導体記憶装置において、メモリ
セル電源線に直列に寄生した逆方向ダイオードを回避す
る構成とすることで、実効的なメモリセル電源電圧を確
保でき、良好なリテンション特性を得られるという効果
を有する。

【００４８】本発明の請求項１８記載の半導体記憶装置
は、請求項６記載の半導体記憶装置において、前記第二
の領域内で、メモリセル接地線をメモリセル接地線より
低抵抗の接地線に電気的に共通接続したことを特徴とす
る。

【００４９】請求項１８記載の半導体記憶装置によれ
ば、請求項６記載の半導体記憶装置において、メモリセ
ルＶＳＳ線の裏打ちを、メモリセルＶＤＤ線の分離領域
サブブロック間分離領域４０５で兼ねる構成をとるた
め、レイアウト面積の増加（チップ面積の増加）なく、
低電圧動作マージンの確保を同時に実現できるという効
果を有する。

【００５０】本発明の請求項１９記載の半導体記憶装置
は、請求項６記載の半導体記憶装置において、前記第二
の領域内で、メモリセル領域のサブ電位を与えることを
特徴とする。

【００５１】請求項１９記載の半導体記憶装置によれ
ば、請求項６記載の半導体記憶装置において、サブ電位
の確保をメモリセルＶＤＤ線の分離領域で兼ねる構成を
とるため、レイアウト面積の増加なく、サブ電位の安定
化による、バックゲート効果の防止およびラッチアップ
の防止を同時に実現できるという効果を有する。

【００５２】本発明の請求項２０記載の半導体記憶装置
は、請求項６記載の半導体記憶装置において、前記第二
の領域内で、メモリセル接地線をメモリセル接地線より
低抵抗の接地線に電気的に共通接続し、且つ、メモリセ
ル領域のサブ電位を与えることを特徴とする。

【００５３】請求項２０記載の半導体記憶装置によれ
ば、請求項６記載の半導体記憶装置において、メモリセ
ルＶＳＳ線の裏打ち及びサブ電位の確保を、メモリセル
ＶＤＤ線の分離領域で兼ねる構成をとるため、レイアウ
ト面積の増加なく、低電圧動作マージンの確保およびサ
ブ電位の安定化によるバックゲート効果の防止およびラ
ッチアップの防止を同時に実現できるという効果を有す
る。

【００５４】

【発明の実施の形態】図７には、本発明の実施の形態に
係わるスタティックＲＡＭの一部が示されている。同図
において３０１は複数個のメモリセルをマトリクス状に
配置した複数のメモリセル群からなる正規メモリセルア
レイ、３０２は正規メモリセルアレイ３０１のロウおよ
びカラム選択のための正規デコーダ回路、３０３はアド
レス信号を取り込むためのアドレスバッファである。３
０４は予備メモリセル群、３０５は予備メモルセル選択
手段としての予備デコーダ、３０６は欠陥ビットを欠陥
救済ビットに置き換えるために冗長プログラムを行なう
ための予備プログラム回路である。

【００５５】上記構成において、ウエハープローブテス
トなどによって正規メモリセルアレイ１に不良箇所が発
見されると、予備プログラム回路３０６に設けたヒュー
ズを不良アドレスに対応するように切断することによ
り、それ以降は不良箇所を含むメモリセル群に代えて予
備メモリセル群が選択される構成とする。

【００５６】＜半導体記憶装置について＞＜半導体記憶装置の第１の実施の形態＞図１を用いて、
本発明の半導体記憶装置の第一の実施に形態について説
明する。図１は、図７に示される正規メモリセルアレイ
３０１の一部を示した図である。サブブロック８１〜８
３の構成を説明する。メモリセルアレイ部は、マトリク
ス状に配置された複数のメモリセル２１〜２４と、各メ
モリセル列毎に配線された相補ビット線３１〜３４と、
各メモリセル行毎に設けられたワード線（６１，６２）
とを含む。メモリセル２１〜２４はスタティック型のセ
ルとする。

【００５７】各ビット線にはデータを転送するためのカ
ラムゲートトランジスタ４１〜４４が設けられる。ま
た、各ビット線にはビット線プリチャージトランジスタ
１１〜１４が結合され、該ビット線プリチャージトラン
ジスタ１１〜１４によりビット線負荷回路が構成され
る。

【００５８】１は主電源線、すなわち電源パッドより電
位供給された電源線であり、特に制限されないが、アル
ミニウム配線層等で形成される。メモリセル電源線５
１，５２は、同一ブロック内でメモリセル電源供給線３
に電気的に共通接続されると同時に、他のサブブロック
のメモリセル電源線とは電気的に分離している。主電源
線１とメモリセル電源供給線３の間には、電力の供給を
遮断し得る電気的導通手段である電源切り離し回路２が
設けられる。

【００５９】本発明の特徴とするところは、サブブロッ
ク単位でメモリセル電源線５１、５２を束ね、この束ね
た線をメモリセル電源供給線３とし、該メモリセル電源
供給線３を電源切り離し回路２を介して主電源線１に接
続する構成としたことにある。

【００６０】サブブロック８２，８３も８１と同様の構
成とされる。尚、このサブブロックが冗長の切り替え単
位である。したがって、例えばメモリセル２１にメモリ
セル電源線５１を介して電流が流れる不良があった場合
を考える。不良メモリセルを含むサブブロック８１を予
備サブブロックに置き換えると同時に、電源切り離し手
段２を非導通にする。電源切り離し手段２を非導通にす
ることにより不要となったサブブロックを構成するすべ
てのメモリセルの電源がフローティングとなり、リーク
電流経路は遮断される。

【００６１】＜半導体記憶装置の第２の実施の形態＞図
２を用いて、本発明の半導体記憶装置の第２の実施の形
態について説明する。図２は、図７に示される正規メモ
リセルアレイ３０１の一部を示した図である。

【００６２】サブブロック８１〜８３の構成を説明す
る。メモリセルアレイ部は、マトリクス状に配置された
複数のメモリセル２１〜２４と、各メモリセル列毎に配
線された相補ビット線３１〜３４と、各メモリセル行毎
に設けられたワード線６１，６２とからなる。メモリセ
ル２１〜２４はスタティック型とされる。

【００６３】各ビット線にはデータを転送するためのカ
ラムゲートトランジスタ４１〜４４が設けられる。ま
た、各ビット線にはビット線プリチャージトランジスタ
１１〜１４が結合される。主電源線１は電源パッドより
電位供給された電源線であり、特に制限されないが、ア
ルミニウム配線層等で形成される。

【００６４】メモリセル電源線５１，５２は、同一ブロ
ック内で電気的に共通接続されたメモリセル電源供給線
とトランジスタ１１〜１４とから構成されるビット線負
荷回路の電源供給線との共通接続線４に、電気的に共通
接続されると同時に、他のサブブロックのメモリセル電
源線とは電気的に分離している。またビット線負荷回路
に電源を供給する電源線も共通接続線４に電気的に共通
接続される。主電源線１と共通接続線４の間には電源切
り離し回路２が設けられる。

【００６５】本発明の特徴とするところは、サブブロッ
ク単位でメモリセル電源およびビット線負荷回路に電位
を供給する電源線を束ね、束ねた共通接続線４を、電源
線を切り離す手段２を介して主電源線１に接続する構成
としたことにある。

【００６６】サブブロック８２，８３も８１と同様の構
成とされる。尚、このサブブロックが冗長の切り替え単
位である。例えばメモリセル２１にメモリセル電源線５
１を介して電流が流れる不良があった場合を考える。不
良メモリセルを含むサブブロック８１を予備サブブロッ
クに置き換えると同時に、電源切り離し手段２を非導通
にする。電源切り離し手段２を非導通にすることにより
不要となったサブブロックを構成するすべてのメモリセ
ルの電源線及びビット線負荷回路に電源を供給する電源
線がフローティングとなり、リーク電流経路は遮断され
る。

【００６７】＜電源切り離し手段について＞＜電源切り離し手段の第１の実施の形態＞次に電源線を
切り離す手段である電源切り離し手段２について図３〜
６を用いて説明する。電源切り離し手段２は、ヒューズ
素子を含んで構成されるプログラム回路１１０と、プロ
グラム回路出力により制御されるスイッチ回路１１１と
を含み構成される。

【００６８】まず、電源切り離し手段の第１の実施の形
態を図３を用いて説明する。プログラム回路１１０は、
ヒューズ素子１０１、１０２及びＰチャンネルＭＯＳＦ
ＥＴ１０３とＮチャンネルＭＯＳＦＥＴ１０４から構成
されるラッチ回路１１２と、インバータ１０５、１０６
から構成されるスイッチ駆動回路とから構成される。ま
たスイッチ回路は、ＰチャンネルＭＯＳＦＥＴ１０７で
構成される。

【００６９】ラッチ回路１１２のヒューズ１０１、１０
２の抵抗値がＰチャンネルＭＯＳＦＥＴ１０３及びＮチ
ャンネルＭＯＳＦＥＴ１０４のオン抵抗値より十分に低
くなるように構成する。このような構成により、例え
ば、ヒューズが切断されていない状態では、ラッチノー
ド１２０，１２１は各々ハイレベル電位，ロウレベル電
位となる。

【００７０】該当する正規メモリセル群中に不良がない
時には、ヒューズ１０１、１０２は切断しない。ノード
１２１はロウ電位となり、ＰチャンネルＭＯＳＦＥＴ１
０７のゲート１２２はロウ電位とされる。従ってＰチャ
ンネルＭＯＳＦＥＴ１０７はオン状態となり、図１に示
した半導体記憶装置の第１の実施の形態の場合には、メ
モリセル電源供給線３には主電源線１から電源電位が供
給される。図２に示した半導体記憶装置の第２の実施の
形態の場合には、主電源線１から共通接続線４に電源電
位が供給される。説明の都合上、以降は、半導体記憶装
置の第１の実施の形態の場合を用いて説明するが、半導
体記憶装置の第２の実施の形態の場合にはメモリセル電
源供給線３を共通接続線４に置き替えれば、同様に発明
を実施できる。

【００７１】該当する正規メモリセル群中に不良がある
場合には、前記した様に予備メモリセル群に置き換える
と同時に、ヒューズ１０１，１０２を切断する。ノード
１２１はハイレベル電位となり、ＰチャンネルＭＯＳＦ
ＥＴ１０７のゲート１２２はハイレベル電位となる。従
ってＰチャンネルＭＯＳＦＥＴ１０７はオフ状態とな
り、主電源線１からメモリセル電源供給線３への電位供
給は遮断される。

【００７２】＜電源切り離し手段の第２の実施の形態＞
図４は、電源切り離し手段の第２の実施の形態を示す。
この形態では、プログラム部の構成を単純にした例を示
す。プログラム回路１１０は、抵抗１０９と、ヒューズ
１０２と、スイッチ駆動インバータ１０５，１０６とか
ら構成される。ヒューズ１０２の抵抗値は抵抗１０９よ
り十分低くなるように構成する。例えばヒューズが切断
されていない状態では、ノード１２１はロウレベル電位
となる。

【００７３】該当する正規メモリセル群中に不良がない
時には、ヒューズ１０２は切断しない。ノード１２１は
ロウレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０
７のゲート１２２はロウレベル電位とされる。従ってＰ
チャンネルＭＯＳＦＥＴ１０７はオン状態となり、メモ
リセル電源供給線３には主電源線１から電源電位が供給
される。

【００７４】該当する正規メモリセル群中に不良がある
場合には、前記した様に予備メモリセル群に置き換える
と同時に、ヒューズ１０２を切断する。ノード１２１は
ハイレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０
７のゲート１２２はハイレベル電位とされる。従ってＰ
チャンネルＭＯＳＦＥＴ１０７はオフ状態となり、主電
源線１からメモリセル電源供給線３への電位供給は遮断
される。

【００７５】＜電源切り離し手段の第３の実施の形態＞
図５は、電源切り離し手段の第３の実施の形態を示す。
この形態では、プログラム回路１１０は図３と同じであ
り、スイッチ回路１１１をＰチャンネルＭＯＳＦＥＴ１
０７とＮチャンネルＭＯＳＦＥＴ１０８とから構成され
るトランスミッションゲートとした例である。プログラ
ム回路１１０の動作は図３と同じである。

【００７６】該当する正規メモリセル群に不良がない
時、ノード１２１がロウレベル電位となることにより、
ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２がロウ
レベル電位，ＮチャンネルＭＯＳＦＥＴ１０８のゲート
１２３がハイレベル電位となり、ＰチャンネルＭＯＳＦ
ＥＴ１０７及びＮチャンネルＭＯＳＦＥＴ１０８は共に
オンし、主電源線１からメモリセル電源供給線３への電
源電位が供給される。

【００７７】該当する正規メモリセル群に不良がある場
合には、ノード１２１がハイレベル電位となることによ
り、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２が
ハイレベル電位，ＮチャンネルＭＯＳＦＥＴ１０８のゲ
ート１２３はロウレベル電位となり、ＰチャンネルＭＯ
ＳＦＥＴ１０７及びＮチャンネルＭＯＳＦＥＴ１０８は
共にオフし、主電源線１からメモリセル電源供給線３へ
の電源供給は遮断される。

【００７８】トランスミッションゲートを用いたことに
より、電源投入時や低電圧から高電圧への電源変動時
に、駆動能力のあるＮチャンネルＭＯＳＦＥＴ１０８に
より（ＶＤＤ−Ｖｔｈ）電位まで高速に立ち上げたうえ
で、比較的駆動能力の低いＰチャンネルＭＯＳＦＥＴ１
０７によってＶＤＤまで引き上げることができる。逆に
高電圧から低電圧への電源変動時には、主に能力のある
Ｎチャンネルトランジスタ１０８で放電することができ
る。なお、ＶＤＤとは主電源の電位を示し、Ｖｔｈはト
ランジスタのスレッシュホールド電圧を示す。

【００７９】＜電源切り離し手段の第４の実施の形態＞
図６は、電源切り離し手段の第４の実施の形態を示す。
この形態では、プログラム回路１１０は図４と同じであ
り、スイッチ回路１１１は図５と同様トランスミッショ
ンゲートを使用した例である。

【００８０】＜レイアウトについて＞次にレイアウトに
関する実施の形態について図８を用いて説明する。４０
０は正規メモリセル領域、４０４は冗長メモリセル領域
である。４０３はワード線駆動回路領域である。ビット
線負荷回路４０１（図１等のトランジスタ１１乃至１４
に相当する。）は、正規メモリセル領域４００及び冗長
メモリセル領域４０４に隣接して設けられ、さらに電源
切り離し回路４０２はビット線負荷回路領域４０１に隣
接して設けられる。本発明の特徴とするところは、正規
メモリセル領域４００及び冗長メモリセル領域４０４と
ビット線負荷回路領域４０１と電源切り離し回路領域４
０２が、この順番に隣接して配置されたことが特徴であ
る。尚、冗長部には電源切り離し回路は不必要であり設
けられていない。

【００８１】図９は、図１等にある８１乃至８４に相当
するサブブロックに係るレイアウトの実施の形態を示
す。冗長切り換え単位であるサブブロック０、サブブロ
ック１は、メモリセルアレイ領域４０７とサブブロック
の中央もしくは略中央に配置されたメモリセル電源線を
束ねた配線領域４０６とから成る。また、サブブロック
間には分離領域４０５が設けられる。配線領域４０６を
サブブロックの中央に配置したことにより、左右のメモ
リセルアレイの電源線への電流供給をバランス良くして
いる。また、サブブロック間にはメモリセル電源線の分
離領域４０５が設けられている。

【００８２】＜電源又は接地用配線について＞＜電源又は接地用配線の第１の実施の形態＞図１０を用
いて電源又は接地用配線の第１の実施の形態を説明す
る。本発明は、図９の配線領域４０６の領域内で、メモ
リセルＶＳＳ線（接地線）４０９を低抵抗層に電気的に
接続している。メモリセル電源線４０８は、共通メモリ
セル電源（ＶＤＤ）供給線４１０に、メモリセル電源線
４０８と共通メモリセル電源供給線４１０とを接続する
接続穴４１３を介して接続される。また、メモリセル接
地（ＶＳＳ）線４０９が共通メモリセル接地（ＶＳＳ）
線４１１に、メモリセル接地線４０９と共通メモリセル
接地線４１１を接続する接続穴４１２を介して接続され
る。ところで、メモリセルのワード線が配線領域４０６
の領域内を通過することになるが、ここでは本発明に直
接関係ないので省略する。

【００８３】半導体記憶装置では、低電圧動作マージン
を確保するためにＶＳＳ線のインピーダンスを下げる工
夫をしている。その一つとしてメモリセルアレイ内にお
いて一定間隔で、メモリセルＶＳＳ線を抵抗の低い導電
層に接続し低インピーダンスにする手法（以下、「ＶＳ
Ｓ裏打ち」という）が一般的である。この実施の形態で
は、ＶＳＳ裏打ちを配線領域４０６内で兼ねる構成とし
ている。

【００８４】また、図１０において、メモリセル電源線
４０８及び共通メモリセル電源供給線４１０をメモリセ
ル接地線４０９及び共通メモリセル接地線４１１より上
層に形成するか、もしくはメモリセル電源線４０８及び
共通メモリセル電源供給線４１０をメモリセル接地線４
０９及び共通メモリセル接地線４１１より下層に形成し
ても良い。この様な層の構成をとることにより、図１０
中の共通メモリセル電源供給線４１０と接続孔４１２と
の距離Ｌ１もしくは共通メモリセル接地線４１１と接続
孔４１３との距離Ｌ２を気にせずにレイアウトすること
ができる。つまり、メモリセル電源線４０８及び共通メ
モリセル電源供給線４１０をメモリセル接地線４０９及
び共通メモリセル接地線４１１より上層に形成した場合
には、共通メモリセル接地線４１１を共通メモリセル電
源供給線４１０の下に配置可能である。また、メモリセ
ル電源線４０８及び共通メモリセル電源供給線４１０を
メモリセル接地線４０９及び共通メモリセル接地線４１
１より下層に形成した場合には、共通メモリセル電源供
給線４１０を共通メモリセル接地線４１１の下に配置可
能となる。

【００８５】＜電源又は接地用配線の第２の実施の形態
＞図１１を用いて電源又は接地用配線の第２の実施の形
態を説明する。図１１は、配線領域４０６領域内で、メ
モリセルが形成された比較的不純物濃度の低いＰ型半導
体領域（以下、「Ｐウェル領域」または「サブ領域」と
いう）の電位を採ったものを示す。メモリセル電源線４
０８は、共通メモリセル電源供給線４１０に、メモリセ
ル電源線４０８と共通メモリセル電源供給線４１０を接
続する接続穴４１３を介して接続される。また、Ｐウェ
ル領域内には、Ｐウェルに比べて比較的不純物濃度の高
いＰ型半導体領域（以下、「Ｐ＋ｓｔ領域」という）４
１５が設けられ、共通メモリセル接地線４１１からＰ＋
ｓｔ領域４１５と共通メモリセル接地線４１１を接続す
る接続穴４１４を介して接地電位が供給される。半導体
記憶装置では、メモリセルトランジスタのバックゲート
効果やラッチアップを防ぐために、メモリセルアレイ内
において一定間隔でサブ領域の電位を採るのが一般的で
ある。本実施の形態はサブ電位を落とすのを配線領域４
０６内で兼ねる構成としている。

【００８６】また、図１１では、メモリセル電源線４０
８及び共通メモリセル電源供給線４１０は、共通メモリ
セル接地線４１１より上層に形成して良い。この様な構
成をとることにより、図１１中の共通メモリセル電源供
給線４１０と４１４との距離Ｌ３を気にせずにレイアウ
トすることができる。つまり、共通メモリセル接地線４
１１を共通メモリセル電源供給線４１０の下に配置可能
となる。

【００８７】＜電源又は接地用配線の第３の実施の形態
＞図１２を用いて電源又は接地用配線の第３の実施の形
態を説明する。図１２は、配線領域４０６領域内で、メ
モリセル接地線４０９を低抵抗層に電気的に接続し、か
つサブ電位を採ったものを示す。メモリセル電源線４０
８は、共通メモリセル電源供給線４１０に、メモリセル
電源線４０８と共通メモリセル電源供給線４１０を接続
する接続穴４１３を介して接続される。また、メモリセ
ル接地線４０９は、共通メモリセル接地線４１１に、メ
モリセル接地線４０９と共通メモリセル接地線４１１を
接続する接続穴４１２を介して接続される。さらに、Ｐ
ウェル領域内にはＰ＋ｓｔ領域４１５が設けられ、接続
穴４１４を介して接地電位が供給されている。

【００８８】また、図１２に示すように、メモリセル電
源線４０８及び共通メモリセル電源（ＶＤＤ）供給線４
１０は、メモリセル接地線４０９及び共通メモリセル接
地線４１１より上層に形成しても良い。この様な構成を
とることにより、図１２中のＬ１及びＬ３を気にせずに
レイアウトをすることができる。つまり共通メモリセル
接地線４１１を共通メモリセル電源供給線４１０の下に
配置可能となる。

【００８９】さらに、図１０乃至図１２の実施の形態に
おいて、共通メモリセル電源供給線４１０と共通メモリ
セル接地線４１１とをそれぞれ別の層で形成して良い。

【００９０】また、共通メモリセル接地線４１１のシー
ト抵抗を共通メモリセル電源供給線４１０のシート抵抗
より低く設定してもよい。一般にスタティックＲＡＭに
おいてＶＳＳ線の抵抗は、低電圧動作マージンを決める
重要な要因であり、これを優先的に低抵抗にすることに
よりチップトータルの性能が上がる。一方、メモリセル
ＶＤＤ線（電源線）には、スタティックＲＡＭで一般的
な仕様であるリテンションモードからの復帰で電流が流
れるが、例えば一つのメモリセルの片側のノード容量が
２０ｆＦ、共通接続されたメモリセルＶＤＤ線につなが
るメモリセル数を１６３８４個としても、リテンション
からの復帰５ｍｓを実現するためには、共通接続された
メモリセル電源線の抵抗値として１５ＭΩ以下であれば
良く、抵抗値としてはＶＳＳ線程厳しくない。

【００９１】なお、共通メモリセル接地線４１１にはア
ルミニュウム（以下、「ＡＬ」という）などの金属層
を、共通メモリセル電源供給線４１０には多結晶シリコ
ン層（以下、「ポリシリコン層」という）もしくは高融
点金属を含む多結晶シリコン層（以下、「ポリサイド
層」という）を用いることができる。共通接続されたメ
モリセルＶＤＤ線は多少の抵抗がついてもかまわないた
め、ポリシリコン層もしくはポリサイド層にすることに
よってメモリセルの構成層で兼ねることが可能である。

【００９２】＜電源又は接地用配線の第４の実施の形態
＞図１４を用いて電源又は接地用配線の第４の実施の形
態を説明する。ただし、以下の説明は、上述の配線領域
４０６内に関するものではなく、サブブロック間分離領
域４０５の領域内に関する。

【００９３】図１４は、サブブロック間分離領域４０５
の領域内で、メモリセルＶＳＳ線（接地線）を低抵抗層
に電気的に接続したものを示す。サブブロック間分離領
域４０５内でサブブロックの左右のメモリセル電源線４
０８は分離されている。

【００９４】また、メモリセル接地線４０９は、共通メ
モリセル接地線４１１に、メモリセル接地線４０９と共
通メモリセル接地線４１１を接続する接続穴４１２を介
して接続される。すでに説明したように、半導体記憶装
置では低電圧動作マージンを確保するためにＶＳＳ線の
インピーダンスを下げる工夫をしている。その一つとし
てメモリセルアレイ内において一定間隔で、ＶＳＳを裏
打ちするのが一般的である。本発明はＶＳＳ裏打ちをサ
ブブロック間分離領域４０５内で兼ねる構成としてい
る。

【００９５】＜電源又は接地用配線の第５の実施の形態
＞図１５を用いて電源又は接地用配線の第５の実施の形
態を説明する。図１５は、サブブロック間分離領域４０
５領域内で、メモリセルが形成されたＰウェル領域の電
位を採ったことが特徴である。サブブロック間分離領域
４０５内でサブブロックの左右のメモリセル電源線は分
離されている。また、Ｐウェル領域内には、Ｐ＋ｓｔ領
域４１５が設けられ、共通メモリセル接地線４１１か
ら、Ｐ＋ｓｔ領域４１５と共通メモリセル接地線４１１
を接続する接続穴４１４を介して接地電位が供給され
る。

【００９６】すでに説明したように、半導体記憶装置で
はメモリセルトランジスタのバックゲート効果やラッチ
アップを防ぐために、メモリセルアレイ内において一定
間隔でサブ領域の電位を採るのが一般的である。本発明
は、サブ電位を落とすのをサブブロック間分離領域４０
５内で兼ねる構成としている。

【００９７】＜電源又は接地用配線の第６の実施の形態
＞図１６を用いて電源又は接地用配線の第６の実施の形
態を説明する。図１６は、サブブロック間分離領域４０
５領域内で、メモリセルＶＳＳ線を低抵抗層に電気的に
接続し、かつサブ電位を採ったものを示す。サブブロッ
ク間分離領域４０５内でサブブロックの左右のメモリセ
ル電源線４０８は分離されている。この様なレイアウト
を採ることにより本発明の実施が容易となる。

【００９８】また、メモリセル接地線４０９が、共通メ
モリセル接地線４１１に、メモリセル接地線４０９と共
通メモリセル接地線４１１を接続する接続穴４１２を介
して接続される。さらに、Ｐウェル領域内にはＰ＋ｓｔ
領域が設けられ、接続穴４１４を介して接地電位が供給
されている。

【００９９】＜メモリセルについて＞メモリセルの実施
の形態を説明する、スタティックＲＡＭでは、低電圧動
作を実現する方法として、駆動ＮチャネルＭＯＳトラン
ジスタと相補のＰチャンネルＭＯＳトランジスタを負荷
トランジスタとして用いる方法がある。特に最近では、
Ｐチャンネルの薄膜トランジスタ（以下、「ＴＦＴ」と
いう）を使ったメモリセルが、その高集積性という利点
から、一般的に用いられる様になった。

【０１００】本発明は、ＴＦＴメモリセル負荷を用いた
スタティック型メモリセルを有し、共通メモリセル電源
供給線４１０がＴＦＴのゲート電極と同一の層で形成さ
れている。

【０１０１】ＴＦＴメモリセル負荷を用いたスタティッ
ク型メモリセルの一例を図１３に示す。図１３（ａ）は
転送ＭＯＳトランジスタ及び駆動ＭＯＳトランジスタの
構成示す図であり、図１３（ｂ）はメモリセル負荷のＴ
ＦＴの構成を示す図である。

【０１０２】図１３（ａ）についてまず説明する。アク
ティブフィールド（以下、「Ｆ」という）５００と第一
層目のポリシリコン層もしくはポリサイド層（以下、
「ＰＬＹＡ」という）５１０及び５１１とにより、転送
ＭＯＳトランジスタＴ１，Ｔ２及び駆動ＭＯＳトランジ
スタＴ３，Ｔ４が形成される。ワード線５３０は、第二
層目のポリシリコン層もしくはポリサイド層（以下、
「ＰＬＹＢ」という）により構成され、転送ＭＯＳトラ
ンジスタのゲート電極には、ＰＬＹＢとＰＬＹＡもしく
はＰＬＹＢとＦとを接続する接続穴（以下、「ＴＨＬ
Ａ」という）を介して接続されている。メモリセル接地
線５３１はワード線５３０と同様にＰＬＹＢで構成さ
れ、ＴＨＬＡ５２１を介してＦに接続される。蓄積ノー
ドとフリップフロップを形成する逆側インバータのゲー
トとの接続は、第三層目のポリシリコン層もしくはポリ
サイド層（以下、「ＰＬＹＣ」という）とＦもしくはＰ
ＬＹＡとを接続する接続穴（以下、「ＴＨＬＢ」とい
う）５４０を用いて行われる。

【０１０３】次に図１３（ｂ）について説明する。Ｎ型
のＰＬＹＣと第四層目のポリシリコン層（以下、「ＰＬ
ＹＤ」という）５６０とよりＴＦＴであるＴ５，Ｔ６が
形成される。Ｔ５のゲートＰＬＹＣとＴ６のドレインＰ
ＬＹＤの接続は、ＰＬＹＣとＰＬＹＤの接続穴（以下、
「ＴＨＬＣ」という）５７０を用いて行われる。尚、Ｐ
ＬＹＤに選択的にＰ型不純物をドープすることによりＴ
ＦＴのソース，ドレイン及びＶＤＤ配線を形成する。

【０１０４】そして、図１０中の共通メモリセル電源供
給線４１０を構成する層としては、ＰＬＹＡ，ＰＬＹ
Ｂ，ＰＬＹＣ，ＰＬＹＤの４層が考えられる。ＰＬＹＤ
は通常数十ＫΩのシート抵抗であり、その高いインピー
ダンスの為、共通メモリセル電源供給線として用いるに
はあまり好ましくない。ＰＬＹＢはワード線、メモリセ
ルＶＳＳ供給線として用いるので共通メモリセル電源供
給線４１０と垂直方向に配線される。従ってＰＬＹＢ
は、ＰＬＹＢを共通メモリセル電源供給線として用いる
と短絡してしまうため、使用することができない。また
メモリセルの図１３ａ）に示す様に、メモリセルアレイ
の端部で発生した半欠けコンタクトやＦ、ＰＬＹＡを４
０６領域内で処理しなければいけないので、この領域内
にＦ、ＰＬＹＡが食い込んでレイアウトされる。従っ
て、これを避けてＰＬＹＡで共通メモリセル電源供給線
４１０を構成するには配線領域４０６の面積が大きくな
って好ましくない。その点、ＰＬＹＣ（ＴＦＴのゲート
層）は、以上述べた様なＰＬＹＡ，ＰＬＹＢ，ＰＬＹＣ
を用いた場合の様な問題もなく、共通メモリセル電源供
給線４１０としてはふさわしい層と言える。

【０１０５】図１３に示すメモリセルでは、バルクトラ
ンジスタのソース，ドレインおよびゲート電極が比較的
濃度の高いＮ型不純物層で形成されるため、ＰＬＹＣと
の接触領域においてダイオードが形成されるのを防ぐ必
要があり、ＰＬＹＣをＮ型とする必要がある（メモリセ
ルのＰＬＹＣの導電型はＮ型である必要がある）。共通
メモリセル電源供給線（ＰＬＹＣ）４１０をメモリセル
と同じ導電型であるＮ型にした場合、共通メモリセル電
源供給線（ＰＬＹＣ）４１０とＰ型ＶＤＤ配線（ＰＬＹ
Ｄ）４０８の接続部４１３でＰＮダイオードが形成され
てしまう。このダイーオードはメモリセルＶＤＤ線に直
列に寄生するかたちになるため、メモリセルの実効的な
電源電圧の下降になり、特にリテンション電圧の上昇を
招く。本発明は、この寄生ダイオードを回避したもの
で、メモリセルＰＬＹＣをＮ型に、共通メモリセル電源
供給線４１０ＰＬＹＣをＰ型に選択的に形成したことが
特徴である。選択的不純物打ち分けはフォト２工程とイ
オン注入１工程の追加で簡単に実現できる。

【０１０６】

【発明の効果】以上のように、本発明によれば、半導体
記憶装置の電流不良の救済ができ、歩留まりが向上する
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１の実施の形態を
示す図。

【図２】本発明の半導体記憶装置の第２の実施の形態を
示す図。

【図３】本発明の電源切り離し回路の第１の実施の形態
を示す図。

【図４】本発明の電源切り離し回路の第２の実施の形態
を示す図。

【図５】本発明の電源切り離し回路の第３の実施の形態
を示す図。

【図６】本発明の電源切り離し回路の第４の実施の形態
を示す図。

【図７】本発明の半導体記憶装置の一部のブロック図。

【図８】本発明の半導体記憶装置のレイアウト図。

【図９】本発明の半導体記憶装置内のサブブロックのレ
イアウト図。

【図１０】本発明の半導体記憶装置の電源又は接地配線
の第１の実施の形態を示す図。

【図１１】本発明の半導体記憶装置の電源又は接地配線
の第２の実施の形態を示す図。

【図１２】本発明の半導体記憶装置の電源又は接地配線
の第３の実施の形態を示す図。

【図１３】本発明の半導体記憶装置のメモリセルの実施
の形態を示す図。

【図１４】本発明の半導体記憶装置の電源又は接地配線
の第４の実施の形態を示す図。

【図１５】本発明の半導体記憶装置の電源又は接地配線
の第５の実施の形態を示す図。

【図１６】本発明の半導体記憶装置の電源又は接地配線
の第６の実施の形態を示す図。

【図１７】本発明に係わる、第一の従来例を示す図。

【図１８】本発明に係わる、第二の従来例を示す図。

【符号の説明】

１・・・主電源配線２，２０１〜２０４・・・電源切り離し手段３・・・メモリセル電源供給線４・・・共通接続線１１〜１４・・・ビット線プリチャージトラン
ジスタ２１〜２４・・・メモリセルトランジスタ３１〜３４・・・ビット線４１〜４４・・・カラムゲートトランジスタ５１，５２・・・メモリセル電源線６１，６２・・・ワード線８１〜８４・・・サブブロック１０１，１０２・・・ヒューズ１０３・・・ＰチャンネルＭＯＳＦＥＴ１０４・・・ＮチャンネルＭＯＳＦＥＴ１０５，１０６・・・インバータ１０７・・・ＰチャンネルＭＯＳＦＥＴ１０８・・・ＮチャンネルＭＯＳＦＥＴ１１０・・・プログラム回路１１１・・・スイッチ回路１１２・・・ラッチ回路１２０〜１２３・・・ノード３０１・・・正規メモリセルアレイ３０２・・・正規デコーダ３０３・・・アドレスバッファ３０４・・・予備メモリセルアレイ３０５・・・予備デコーダ３０６・・・予備プログラム回路４００・・・正規メモリセル領域４０１・・・ビット線負荷回路領域４０２・・・電源切り離し回路領域４０３・・・ワード線駆動回路領域４０４・・・冗長メモリセル領域４０５・・・サブブロック間分離領域４０６・・・共通メモリセル電源供給線配
線領域４０７・・・メモリセルアレイ領域４０８・・・メモリセル電源線４０９・・・メモリセル接地（ＶＳＳ）線４１０・・・共通メモリセル電源（ＶＤ
Ｄ）供給線４１１・・・共通メモリセル接地線４１２・・・メモリセル接地線と共通メモ
リセル接地線とを接続する第一の接続穴４１３・・・メモリセル電源線と共通メモ
リセル電源供給線とを接続する第二の接続穴Ｌ１・・・第一の接続穴と共通メモリセ
ル電源供給線との距離４１４・・・高濃度サブ拡散領域と共通メ
モリセル接地線とを接続する第三の接続穴４１５・・・高濃度サブ拡散領域Ｌ２・・・第三の接続穴と共通メモリセ
ル電源供給線との距離５００・・・アクティブフィールド領域５１０，５１１・・・第一層目のポリシリコンもし
くはポリサイド層（ＰＬＹＡ）５２０，５２１・・・第一層目のポリシリコンもし
くはポリサイド層と第二層目のポリシリコンもしくはポ
リサイド層とを接続する接続穴（ＴＨＬＡ）５３０，５３１・・・第一層目のポリシリコンもし
くはポリサイド層（ＰＬＹＢ）５４０・・・第三層目のポリシリコンもし
くはポリサイド層と、アクティブフィールド領域もしく
は第一層目のポリシリコンもしくはポリサイド層とを接
続する接続穴（ＴＨＬＢ）Ｔ１，Ｔ２・・・転送ＭＯＳトランジスタＴ３，Ｔ４・・・駆動ＭＯＳトランジスタ５５０・・・ビット線コンタクト５６０・・・第三層目のポリシリコンもし
くはポリサイド層５７０・・・第四層目のポリシリコン層と
第三層目のポリシリコンもしくはポリサイド層とを接続する接続穴（ＴＨＬ
Ｃ）５８０・・・第四層目のポリシリコン層Ｔ５，Ｔ６・・・薄膜トランジスタ（ＴＦＴ）

Claims

【特許請求の範囲】

【請求項１】複数個のメモリセルをマトリクス状に配置
した複数の正規メモリセル群と、予備メモリセル群と、
前記正規メモリセル群単位で該予備メモリセル群と切り
換える手段とを有する半導体記憶装置において、前記正
規メモリセル群毎にメモリセル電源線を電気的に共通接
続し、且つ該正規メモリセル群間でメモリセル電源線を
電気的に分離し、さらに該正規メモリセル群毎に設けた
メモリセル電源供給線と電源パッドから電位供給された
電源線とを電気的に切り離す手段を設けてなることを特
徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置において、
前記正規メモリセル群毎に設けられたメモリセル電源供
給線に、さらに複数のビット線負荷回路に電源を供給す
るためのビット線負荷回路電源供給線を電気的に共通接
続し、前記正規メモリセル群毎に設けたメモリセル電源
供給線および該複数のビット線負荷回路に電源を供給す
るためのビット線負荷回路電源供給線との共通接続線と
電源パッドから電位供給された電源線とを電気的に切り
離す手段を設けてなることを特徴とする半導体記憶装
置。
【請求項３】請求項１又は請求項２記載の半導体記憶装
置において、前記切り離し手段は、ヒューズ素子を含ん
で構成されるプログラム回路と、該プログラム回路出力
により制御されるスイッチ回路とを含むことを特徴とす
る半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置において、
前記スイッチ回路が、第一導電型のトランジスタと第二
導電型のトランジスタとを並列に接続してなるトランス
ミッションゲートを含むことを特徴とする半導体記憶装
置。
【請求項５】複数個のメモリセルをマトリクス状に配置
した複数の正規メモリセル群と、予備メモリセル群と、
前記正規メモリセル群単位で予備メモリセル群と切り換
える手段とを有する半導体記憶装置であって、前記正規
メモリセル群毎にメモリセル電源線を電気的に共通接続
し、且つ該正規メモリセル群間で該メモリセル電源線を
電気的に分離し、さらに前記正規メモリセル群毎に設け
たメモリセル電源供給線と電源パッドから電位供給され
た電源線とを電気的に切り離す手段を設けてなる半導体
記憶装置、もしくは、前記正規メモリセル群毎にビット
線負荷回路に電源を供給するためのビット線負荷回路電
源供給線を電気的に共通接続し、さらに電源パッドから
電位供給された電源線から電気的に切り離す手段を設け
てなる半導体記憶装置、又は、前記正規メモリセル群毎
に設けられたメモリセル電源供給線に、さらに複数のビ
ット線負荷回路に電源を供給するためのビット線電源供
給線を電気的に共通接続し、該正規メモリセル群毎に設
けたメモリセル電源供給線および複数のビット線負荷回
路に電源を供給するためのビット線負荷回路電源供給線
との共通接続線と電源パッドから電位供給された電源線
とを電気的に切り離す手段を設けてなる半導体記憶装置
において、該メモリセル群、該ビット線負荷回路群、該
電源切り離し回路群の順に隣接して配置されてなること
を特徴とする半導体記憶装置。
【請求項６】請求項１記載の半導体記憶装置において、
前記正規メモリセル群の中央又は略中央に前記メモリセ
ル電源線を電気的に共通接続する第一の領域を設け、さ
らに前記正規メモリセル群間にメモリセル電源線を分離
する第二の領域を設けてなることを特徴とする半導体記
憶装置。
【請求項７】請求項６記載の半導体記憶装置において、
前記第一の領域内で、メモリセル接地線をメモリセル接
地線より低抵抗の接地線に電気的に共通接続したことを
特徴とする半導体記憶装置。
【請求項８】請求項６記載の半導体記憶装置において、
前記第一の領域内で、メモリセル領域のサブ電位を与え
ることを特徴とする半導体記憶装置。
【請求項９】請求項６記載の半導体記憶装置において、
前記第一の領域内で、メモリセル接地線をメモリセル接
地線より低抵抗の接地線に電気的に共通接続し、且つ、
メモリセルが形成されるウエル領域の電位を与えること
を特徴とする半導体記憶装置。
【請求項１０】請求項７記載の半導体記憶装置におい
て、前記メモリセル電源線とメモリセル群毎に設けられ
た前記メモリセル電源供給線とが、前記メモリセル接地
線と前記第一の領域内で該メモリセル接地線を電気的に
共通接続したメモリセル接地線より低抵抗の接地線とよ
り上層の導電層で構成されること、もしくは、該メモリ
セル電源線とメモリセル群毎に設けられた該メモリセル
電源供給線とが、該メモリセル接地線と該第一の領域内
でメモリセル接地線を電気的に共通接続したメモリセル
接地線より低抵抗の接地線とより下層の導電層で構成さ
れることを特徴とする半導体記憶装置。
【請求項１１】請求項８記載の半導体記憶装置におい
て、前記メモリセル電源線とメモリセル群毎に設けられ
た前記メモリセル電源供給線とが、前記第一の領域内で
前記メモリセル接地線を電気的に共通接続したメモリセ
ル接地線より低抵抗の接地線とより上層の導電層で構成
されることを特徴とする半導体記憶装置。
【請求項１２】請求項９記載の半導体記憶装置におい
て、前記メモリセル電源線とメモリセル群毎に設けられ
た前記メモリセル電源供給線とが、前記メモリセル接地
線と第一の領域内でメモリセル接地線を電気的に共通接
続したメモリセル接地線より低抵抗の接地線とより上層
の導電層で構成されることを特徴とする半導体記憶装
置。
【請求項１３】請求項７もしくは８又は９記載の半導体
記憶装置において、前記メモリセル群毎に設けられたメ
モリセル電源供給線と、前記第一の領域内でメモリセル
接地線を電気的に共通接続したメモリセル接地線より低
抵抗の接地線とが別の導電層で形成されることを特徴と
する半導体記憶装置。
【請求項１４】請求項１３記載の半導体記憶装置におい
て、前記第一の領域内でメモリセル接地線を電気的に共
通接続したメモリセル接地線より低抵抗の接地線のシー
ト抵抗値が、メモリセル群毎に設けられたメモリセル電
源供給線のシート抵抗値より小さいことを特徴とする半
導体記憶装置。
【請求項１５】請求項１４記載の半導体記憶装置におい
て、前記第一の領域内でメモリセル接地線を電気的に共
通接続したメモリセル接地線より低抵抗の接地線が金属
の層であり、メモリセル群毎に設けられたメモリセル電
源供給線が多結晶シリコン層もしくは高融点金属を含む
多結晶シリコン層であることを特徴とする半導体記憶装
置。
【請求項１６】請求項１５記載の半導体記憶装置であっ
て、かつ薄膜トランジスタを負荷として用いたスタティ
ック型メモリセルを有する半導体記憶装置において、メ
モリセル群毎に設けられたメモリセル電源供給線を、前
記薄膜トランジスタのゲート電極を構成する導電層と同
一導電層で形成したことを特徴とする半導体記憶装置。
【請求項１７】請求項１６記載の半導体記憶装置であっ
て、かつ前記薄膜トランジスタのソース電極およびドレ
イン電極が第一導電型であり、ゲートが第二導電型のメ
モリセルを有する半導体記憶装置において、メモリセル
群毎に設けられたメモリセル電源供給線が第二導電型の
多結晶シリコン層で構成されたことを特徴とする半導体
記憶装置。
【請求項１８】請求項６記載の半導体記憶装置におい
て、前記第二の領域内で、メモリセル接地線をメモリセ
ル接地線より低抵抗の接地線に電気的に共通接続したこ
とを特徴とする半導体記憶装置。
【請求項１９】請求項６記載の半導体記憶装置におい
て、前記第二の領域内で、メモリセル領域のサブ電位を
与えることを特徴とする半導体記憶装置。
【請求項２０】請求項６記載の半導体記憶装置におい
て、前記第二の領域内で、メモリセル接地線をメモリセ
ル接地線より低抵抗の接地線に電気的に共通接続し、且
つ、メモリセル領域のサブ電位を与えることを特徴とす
る半導体記憶装置。