JPH09266259A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPH09266259A JPH09266259A JP8076098A JP7609896A JPH09266259A JP H09266259 A JPH09266259 A JP H09266259A JP 8076098 A JP8076098 A JP 8076098A JP 7609896 A JP7609896 A JP 7609896A JP H09266259 A JPH09266259 A JP H09266259A
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Abstract
(57)【要約】
【課題】ＳＲＡＭセルの蓄積ノード容量及びセルレシオ
を改善すること。 【解決手段】ＳＯＩ基板の埋込酸化シリコン膜２下のＰ
型半導体層１にＮ型半導体層９−１，９−２を設け、駆
動トランジスタのＴ１，Ｔ２のゲート電極１２（ｇ
１），１２（ｇ２）に接続する。ボディ層３の厚さ、不
純物濃度をゲート電圧０で空乏化するように設定する。
を改善すること。 【解決手段】ＳＯＩ基板の埋込酸化シリコン膜２下のＰ
型半導体層１にＮ型半導体層９−１，９−２を設け、駆
動トランジスタのＴ１，Ｔ２のゲート電極１２（ｇ
１），１２（ｇ２）に接続する。ボディ層３の厚さ、不
純物濃度をゲート電圧０で空乏化するように設定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置とそ
の製造方法に関し、特にＳＲＡＭとその製造方法に関す
る。
の製造方法に関し、特にＳＲＡＭとその製造方法に関す
る。
【０００２】
【従来の技術】従来、ＬＳＩ中に使用されるＭＯＳトラ
ンジスタは、ＮチャネルＭＯＳトランジスタであればＰ
型半導体領域上に、ＰチャネルＭＯＳトランジスタであ
ればＮ型半導体領域上にゲート絶縁膜を介してゲート電
極を設け、その両側の半導体基板中にＮチャネルＭＯＳ
トランジスタであればＮ型のソース・ドレイン領域を、
ＰチャネルＭＯＳトランジスタであればＰ型のソース・
ドレイン領域を設けることによって形成されてきた。
ンジスタは、ＮチャネルＭＯＳトランジスタであればＰ
型半導体領域上に、ＰチャネルＭＯＳトランジスタであ
ればＮ型半導体領域上にゲート絶縁膜を介してゲート電
極を設け、その両側の半導体基板中にＮチャネルＭＯＳ
トランジスタであればＮ型のソース・ドレイン領域を、
ＰチャネルＭＯＳトランジスタであればＰ型のソース・
ドレイン領域を設けることによって形成されてきた。
【０００３】しかし、ＬＳＩの高速化が行われるにつ
れ、ＬＳＩ中の各素子の負荷容量をさらに低減する必要
が出てきた。すなわち、負荷容量が大きいと、その容量
に電荷を満たすのに時間がかかり、素子の高速化が阻害
される。
れ、ＬＳＩ中の各素子の負荷容量をさらに低減する必要
が出てきた。すなわち、負荷容量が大きいと、その容量
に電荷を満たすのに時間がかかり、素子の高速化が阻害
される。
【０００４】ＭＯＳトランジスタのソース・ドレインに
ついても負荷容量の低減が要求されるようになってき
た。すなわち、従来のＭＯＳトランジスタではソース・
ドレイン領域は逆導電型の半導体領域に回りを囲まれて
いるため、この回りの半導体領域とＰＮ接合を形成して
おり、このＰＮ接合容量が大きな負荷容量として働いて
しまう。そのため、ＭＯＳトランジスタで構成されるＬ
ＳＩの高速化が困難になるという問題があった。
ついても負荷容量の低減が要求されるようになってき
た。すなわち、従来のＭＯＳトランジスタではソース・
ドレイン領域は逆導電型の半導体領域に回りを囲まれて
いるため、この回りの半導体領域とＰＮ接合を形成して
おり、このＰＮ接合容量が大きな負荷容量として働いて
しまう。そのため、ＭＯＳトランジスタで構成されるＬ
ＳＩの高速化が困難になるという問題があった。
【０００５】この問題を解決する方法として、表面から
一定の深さ、通常ソース・ドレイン底面の接合深さに相
当するところから一定の厚みの絶縁層を埋め込んだ半導
体基板（ＳＯＩ基板）を用い、その基板上にＭＯＳトラ
ンジスタなどの素子を形成するものがある。このような
技術については、例えばアイ・イー・ディー・エム（Ｉ
ＥＤＭ）誌、１９９３年、第８１３頁などに記載されて
いる。この技術ではソース・ドレインの底面に絶縁層が
位置しているために、従来のＰＮ接合に比べて容量が軽
減される。そのため、素子の高速化が可能となる。
一定の深さ、通常ソース・ドレイン底面の接合深さに相
当するところから一定の厚みの絶縁層を埋め込んだ半導
体基板（ＳＯＩ基板）を用い、その基板上にＭＯＳトラ
ンジスタなどの素子を形成するものがある。このような
技術については、例えばアイ・イー・ディー・エム（Ｉ
ＥＤＭ）誌、１９９３年、第８１３頁などに記載されて
いる。この技術ではソース・ドレインの底面に絶縁層が
位置しているために、従来のＰＮ接合に比べて容量が軽
減される。そのため、素子の高速化が可能となる。
【０００６】次にＳＲＡＭ（スタティックメモリ）につ
いて説明する。ＳＲＡＭセルは２つの高抵抗負荷素子と
４つのエンハンスメント型のＮチャネルＭＯＳトランジ
スタとで構成されている。図１７に等価回路図を示す。
一対の駆動トランジスタＴ１及びＴ２のドレインがそれ
ぞれ他方のゲートに接続され、それぞれのドレインには
負荷抵抗Ｒ１，Ｒ２が接続されＴ１，Ｔ２のソースは接
地電位Ｖssに固定され、Ｒ１，Ｒ２の他端には電源電圧
Ｖccが与えられ、Ｔ１，Ｔ２，Ｒ１，Ｒ２からなるフリ
ップフロップ回路に微小な電流を供給している。さらに
このフリップフロップ回路の蓄積ノードＮ１及びＮ２に
はそれぞれ転送トランジスタＴ３及びＴ４が接続されて
いる。以上の４つのトランジスタと２つの負荷抵抗によ
り１ビットのセルが構成されている。なお、Ｗ１，Ｗ２
はワード線（同一の選択信号が印加される）、Ｄ１，Ｄ
２はデータ線である。
いて説明する。ＳＲＡＭセルは２つの高抵抗負荷素子と
４つのエンハンスメント型のＮチャネルＭＯＳトランジ
スタとで構成されている。図１７に等価回路図を示す。
一対の駆動トランジスタＴ１及びＴ２のドレインがそれ
ぞれ他方のゲートに接続され、それぞれのドレインには
負荷抵抗Ｒ１，Ｒ２が接続されＴ１，Ｔ２のソースは接
地電位Ｖssに固定され、Ｒ１，Ｒ２の他端には電源電圧
Ｖccが与えられ、Ｔ１，Ｔ２，Ｒ１，Ｒ２からなるフリ
ップフロップ回路に微小な電流を供給している。さらに
このフリップフロップ回路の蓄積ノードＮ１及びＮ２に
はそれぞれ転送トランジスタＴ３及びＴ４が接続されて
いる。以上の４つのトランジスタと２つの負荷抵抗によ
り１ビットのセルが構成されている。なお、Ｗ１，Ｗ２
はワード線（同一の選択信号が印加される）、Ｄ１，Ｄ
２はデータ線である。
【０００７】ＳＲＡＭにおいても、動作の高速化のため
に、上記のようにトランジスタのソース・ドレイン底面
の接合深さから一定の厚みの絶縁層を埋め込んだ半導体
基板（ＳＯＩ）上に素子を形成することが考えられる。
この場合、トランジスタのソース・ドレインの底面に絶
縁層が位置するので、ソース・ドレインの負荷容量が小
さくなり、ＳＲＡＭ周辺回路の動作速度向上や転送トラ
ンジスタの負荷容量軽減に効果がある。
に、上記のようにトランジスタのソース・ドレイン底面
の接合深さから一定の厚みの絶縁層を埋め込んだ半導体
基板（ＳＯＩ）上に素子を形成することが考えられる。
この場合、トランジスタのソース・ドレインの底面に絶
縁層が位置するので、ソース・ドレインの負荷容量が小
さくなり、ＳＲＡＭ周辺回路の動作速度向上や転送トラ
ンジスタの負荷容量軽減に効果がある。
【０００８】このように絶縁体層の埋め込まれた半導体
基板上に形成されるＳＲＡＭセルについて図１４〜図１
６を参照して説明する。以下の図において、単一のＳＲ
ＡＭセル領域を２点鎖線で区画して示す。左右方向（Ｘ
−Ｘ方向）には同一パターンのセルが設けられ、上下方
向には境界面に対して鏡映対称のパターンのセルが設け
られているものとする。図１４に示すように、まず、Ｐ
型シリコン基板の表面から一定の深さに均一に埋め込み
酸化層２が設けられている。この埋め込み酸化層に対し
て表面側のシリコン層内にフィールド酸化膜６からなる
素子分離領域が形成されている。この素子分離領域によ
り分離されたシリコン層（素子形成領域７−１，７−
２）上にはゲート酸化膜１０とゲート電極１２（ｇ
１），１２（ｇ２），１２（ｇ３），１２（ｇ４）が形
成され、このゲート電極を挟むようにしてシリコン層内
にソース・ドレインのＮ+ 型の拡散層１３が形成されて
いる。このようにして駆動トランジスタＴ１，Ｔ２およ
び転送トランジスタＴ３，Ｔ４が形成されている。更
に、図１５に示すように、層間絶縁膜１４が堆積され、
コンタクト孔Ｃ２で駆動トランジスタＴ１，Ｔ２のソー
ス領域に接続される接地配線１５（Ｖss）が設けられ、
又、図１６に示すように、層間絶縁膜１６が堆積され、
コンタクト孔Ｃ３で駆動トランジスタＴ１，Ｔ２のドレ
イン領域に接続される膜抵抗体１７（Ｒ１），１７（Ｒ
２）が設けられ、更に層間絶縁膜１８が堆積され、コン
タクト孔Ｃ４で転送トランジスタＴ３，Ｔ４に接続され
るデータ線１９（Ｄ１），１９（Ｄ２）が設けられてい
る。
基板上に形成されるＳＲＡＭセルについて図１４〜図１
６を参照して説明する。以下の図において、単一のＳＲ
ＡＭセル領域を２点鎖線で区画して示す。左右方向（Ｘ
−Ｘ方向）には同一パターンのセルが設けられ、上下方
向には境界面に対して鏡映対称のパターンのセルが設け
られているものとする。図１４に示すように、まず、Ｐ
型シリコン基板の表面から一定の深さに均一に埋め込み
酸化層２が設けられている。この埋め込み酸化層に対し
て表面側のシリコン層内にフィールド酸化膜６からなる
素子分離領域が形成されている。この素子分離領域によ
り分離されたシリコン層（素子形成領域７−１，７−
２）上にはゲート酸化膜１０とゲート電極１２（ｇ
１），１２（ｇ２），１２（ｇ３），１２（ｇ４）が形
成され、このゲート電極を挟むようにしてシリコン層内
にソース・ドレインのＮ+ 型の拡散層１３が形成されて
いる。このようにして駆動トランジスタＴ１，Ｔ２およ
び転送トランジスタＴ３，Ｔ４が形成されている。更
に、図１５に示すように、層間絶縁膜１４が堆積され、
コンタクト孔Ｃ２で駆動トランジスタＴ１，Ｔ２のソー
ス領域に接続される接地配線１５（Ｖss）が設けられ、
又、図１６に示すように、層間絶縁膜１６が堆積され、
コンタクト孔Ｃ３で駆動トランジスタＴ１，Ｔ２のドレ
イン領域に接続される膜抵抗体１７（Ｒ１），１７（Ｒ
２）が設けられ、更に層間絶縁膜１８が堆積され、コン
タクト孔Ｃ４で転送トランジスタＴ３，Ｔ４に接続され
るデータ線１９（Ｄ１），１９（Ｄ２）が設けられてい
る。
【０００９】
【発明が解決しようとする課題】上記のように絶縁層の
埋め込まれた半導体基板上に形成されるＳＲＡＭの問題
点として、ＳＲＡＭセルの蓄積ノードの容量が小さいと
いうことがあった。すなわち、ＳＲＡＭセルにおいて蓄
積ノードＮ１，Ｎ２として働くのは主に駆動トランジス
タのドレイン容量および転送トランジスタのソース・ド
レイン容量である。しかし、上述のようにＭＯＳトラン
ジスタのソース・ドレインの底面に絶縁層を位置させる
ことは、これら駆動トランジスタおよび転送トランジス
タのソース・ドレイン負荷容量も小さくしてしまうの
で、セルのノード容量を低減してしまう。ノード容量が
小さいと、読み出しのために転送トランジスタのチャネ
ルがオンしたときに、ノードの電位が定常値から変動し
やすくなる。そのためセルの安定性が悪くなりプロセス
マージンが小さくなるために歩留まりが低下する。ま
た、読み出しにかかる時間も長くなるという欠点があ
る。
埋め込まれた半導体基板上に形成されるＳＲＡＭの問題
点として、ＳＲＡＭセルの蓄積ノードの容量が小さいと
いうことがあった。すなわち、ＳＲＡＭセルにおいて蓄
積ノードＮ１，Ｎ２として働くのは主に駆動トランジス
タのドレイン容量および転送トランジスタのソース・ド
レイン容量である。しかし、上述のようにＭＯＳトラン
ジスタのソース・ドレインの底面に絶縁層を位置させる
ことは、これら駆動トランジスタおよび転送トランジス
タのソース・ドレイン負荷容量も小さくしてしまうの
で、セルのノード容量を低減してしまう。ノード容量が
小さいと、読み出しのために転送トランジスタのチャネ
ルがオンしたときに、ノードの電位が定常値から変動し
やすくなる。そのためセルの安定性が悪くなりプロセス
マージンが小さくなるために歩留まりが低下する。ま
た、読み出しにかかる時間も長くなるという欠点があ
る。
【００１０】また、別の問題点として、読み込みおよび
書き込み時のセルの安定性を確保し、動作マージンを大
きくするために転送トランジスタのオン電流に対する駆
動トランジスタのオン電流の大きさとして定義されるセ
ルレシオを大きくすると、セルの面積が増大してしまう
という問題があった。すなわち、セルレシオを大きくと
るために従来駆動トランジスタのチャネル幅を大きくと
ってきたが、この方法では駆動トランジスタが大きくな
り、ＳＲＡＭセルの面積が増大してしまう。このこと
は、ＳＲＡＭの集積度向上という要求と相反する。その
ため、セルの面積を増大せずに駆動トランジスタのオン
電流を増大させることが求められている。
書き込み時のセルの安定性を確保し、動作マージンを大
きくするために転送トランジスタのオン電流に対する駆
動トランジスタのオン電流の大きさとして定義されるセ
ルレシオを大きくすると、セルの面積が増大してしまう
という問題があった。すなわち、セルレシオを大きくと
るために従来駆動トランジスタのチャネル幅を大きくと
ってきたが、この方法では駆動トランジスタが大きくな
り、ＳＲＡＭセルの面積が増大してしまう。このこと
は、ＳＲＡＭの集積度向上という要求と相反する。その
ため、セルの面積を増大せずに駆動トランジスタのオン
電流を増大させることが求められている。
【００１１】本発明の第１の目的は蓄積ノード容量が大
きいＳＲＡＭセルの構造およびその製造方法を提供する
ことにある。
きいＳＲＡＭセルの構造およびその製造方法を提供する
ことにある。
【００１２】本発明の第２の目的は蓄積ノード容量が大
きく駆動トランジスタの占有面積当りのオン電流の大き
いＳＲＡＭセルの構造およびその製造方法を提供するこ
とにある。
きく駆動トランジスタの占有面積当りのオン電流の大き
いＳＲＡＭセルの構造およびその製造方法を提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型の第１の半導体層、第１の絶縁層及び第
１導電型の第２の半導体層の積層でなるＳＯＩ領域を含
む半導体基板と、前記第２の半導体層の表面から第１の
半導体層の一部に達する第１の素子分離領域で区画され
る前記第１の半導体層領域である第１の素子形成領域並
びに前記第１の素子分離領域及び第１の素子形成領域上
方の前記第２の半導体層の表面から前記第１の絶縁層に
達する第２の素子分離領域で区画された前記第２の半導
体層である第２の素子形成領域と、一の前記第２の素子
形成領域とゲート絶縁膜を介して交差する第１のゲート
電極並びに前記一の第２の素子形成領域に設けられた第
２導電型のソース領域及びドレイン領域を有する第１の
駆動トランジスタと、前記一の第２の素子形成領域に隣
接する二と第２の素子形成領域とゲート絶縁膜を介して
交差する第２のゲート電極並びに前記二の第２の素子形
成領域に設けられた第２導電型のソース領域及びドレイ
ン領域を有する第２の駆動トランジスタと、前記第１の
駆動トランジスタのドレイン領域に一方のソース・ドレ
イン領域が接続され前記一の第２の素子形成領域とゲー
ト絶縁膜を介して交差する第３のゲート電極を有する第
１の転送トランジスタと、前記第２の駆動トランジスタ
のドレイン領域に一方のソース・ドレイン領域が接続さ
れ前記二の第２の素子形成領域とゲート絶縁膜を介して
交差する第４のゲート電極を有する第２の転送トランジ
スタと、前記第１の駆動トランジスタのソース領域と第
２の駆動トランジスタのソース領域に接続される接地配
線並びに前記第１の駆動トランジスタの第１のゲート電
極及びドレイン領域をそれぞれ第２の駆動トランジスタ
のドレイン領域及び第２のゲート電極に接続する手段と
を有するフリップフロップ回路でなるメモリセルを有
し、前記一の第２の素子形成領域及び二の第２の素子形
成領域それぞれの下方の第１の素子形成領域に形成され
た第１の第２導電型半導体層及び第２の第２導電型半導
体層並びに前記第１のゲート電極及び第２のゲート電極
をそれぞれ第１の第２導電型半導体層及び第２の第２導
電型半導体層に接続する第１のコンタクト孔が設けられ
ているというものである。
は、第１導電型の第１の半導体層、第１の絶縁層及び第
１導電型の第２の半導体層の積層でなるＳＯＩ領域を含
む半導体基板と、前記第２の半導体層の表面から第１の
半導体層の一部に達する第１の素子分離領域で区画され
る前記第１の半導体層領域である第１の素子形成領域並
びに前記第１の素子分離領域及び第１の素子形成領域上
方の前記第２の半導体層の表面から前記第１の絶縁層に
達する第２の素子分離領域で区画された前記第２の半導
体層である第２の素子形成領域と、一の前記第２の素子
形成領域とゲート絶縁膜を介して交差する第１のゲート
電極並びに前記一の第２の素子形成領域に設けられた第
２導電型のソース領域及びドレイン領域を有する第１の
駆動トランジスタと、前記一の第２の素子形成領域に隣
接する二と第２の素子形成領域とゲート絶縁膜を介して
交差する第２のゲート電極並びに前記二の第２の素子形
成領域に設けられた第２導電型のソース領域及びドレイ
ン領域を有する第２の駆動トランジスタと、前記第１の
駆動トランジスタのドレイン領域に一方のソース・ドレ
イン領域が接続され前記一の第２の素子形成領域とゲー
ト絶縁膜を介して交差する第３のゲート電極を有する第
１の転送トランジスタと、前記第２の駆動トランジスタ
のドレイン領域に一方のソース・ドレイン領域が接続さ
れ前記二の第２の素子形成領域とゲート絶縁膜を介して
交差する第４のゲート電極を有する第２の転送トランジ
スタと、前記第１の駆動トランジスタのソース領域と第
２の駆動トランジスタのソース領域に接続される接地配
線並びに前記第１の駆動トランジスタの第１のゲート電
極及びドレイン領域をそれぞれ第２の駆動トランジスタ
のドレイン領域及び第２のゲート電極に接続する手段と
を有するフリップフロップ回路でなるメモリセルを有
し、前記一の第２の素子形成領域及び二の第２の素子形
成領域それぞれの下方の第１の素子形成領域に形成され
た第１の第２導電型半導体層及び第２の第２導電型半導
体層並びに前記第１のゲート電極及び第２のゲート電極
をそれぞれ第１の第２導電型半導体層及び第２の第２導
電型半導体層に接続する第１のコンタクト孔が設けられ
ているというものである。
【００１４】この場合、駆動トランジスタのドレイン領
域と転送トランジスタの一方のソース・ドレイン領域と
を分離して第２の半導体層の表面から第１の半導体層の
一部に達し、第１の絶縁膜及び第１の素子分離領域とと
もに第１の半導体層及び第２の第２導電型層をそれぞれ
区画する第３の素子分離領域と、前記第１の第２導電型
半導体層及び第２の半導体層の底面及び前記第３の素子
分離領域と接する第２の絶縁層とが設けられていてもよ
い。
域と転送トランジスタの一方のソース・ドレイン領域と
を分離して第２の半導体層の表面から第１の半導体層の
一部に達し、第１の絶縁膜及び第１の素子分離領域とと
もに第１の半導体層及び第２の第２導電型層をそれぞれ
区画する第３の素子分離領域と、前記第１の第２導電型
半導体層及び第２の半導体層の底面及び前記第３の素子
分離領域と接する第２の絶縁層とが設けられていてもよ
い。
【００１５】更に、駆動トランジスタ及び転送トランジ
スタの形成された半導体基板を被覆する第１の層間絶縁
膜に設けられた第２のコンタクト孔で前記駆動トランジ
スタのソース領域に接続され前記転送トランジスタとそ
の近傍の上方を避けて前記第１の層間絶縁膜を被覆して
接地配線が設けられ、前記接地配線の設けられた第１の
層間絶縁膜を被覆する第２の層間絶縁膜、これに設けら
れた第３のコンタクト孔で前記駆動トランジスタのドレ
イン領域に接続される膜抵抗体及びこれに連結する電源
配線と、前記膜抵抗体及び電源配線の設けられた前記第
２の層間絶縁膜を被覆する第３の層間絶縁膜及びこれに
設けられた第４のコンタクト孔で前記転送トランジスタ
の他方のソース・ドレイン領域に接続されるデータ線と
を有るようにしてもよい。
スタの形成された半導体基板を被覆する第１の層間絶縁
膜に設けられた第２のコンタクト孔で前記駆動トランジ
スタのソース領域に接続され前記転送トランジスタとそ
の近傍の上方を避けて前記第１の層間絶縁膜を被覆して
接地配線が設けられ、前記接地配線の設けられた第１の
層間絶縁膜を被覆する第２の層間絶縁膜、これに設けら
れた第３のコンタクト孔で前記駆動トランジスタのドレ
イン領域に接続される膜抵抗体及びこれに連結する電源
配線と、前記膜抵抗体及び電源配線の設けられた前記第
２の層間絶縁膜を被覆する第３の層間絶縁膜及びこれに
設けられた第４のコンタクト孔で前記転送トランジスタ
の他方のソース・ドレイン領域に接続されるデータ線と
を有るようにしてもよい。
【００１６】更に又、一の駆動トランジスタのソース領
域と二の駆動トランジスタのゲート電極とが第３のコン
タクト孔で相互に接続されるようにしてもよい。
域と二の駆動トランジスタのゲート電極とが第３のコン
タクト孔で相互に接続されるようにしてもよい。
【００１７】以上において、第１のゲート電極及び第２
のゲート電極がゲート絶縁膜を被覆する第２導電型シリ
コン膜を有しているのが好ましい。
のゲート電極がゲート絶縁膜を被覆する第２導電型シリ
コン膜を有しているのが好ましい。
【００１８】又、第２の半導体層の厚さ及び不純物濃度
が、第１の駆動トランジスタ及び第２の駆動トランジス
タのゲート電圧を０にしたとき、ソース領域とドレイン
領域とで挟まれたボディ層の厚さ方向にほぼ空乏化され
る条件に設定することができる。
が、第１の駆動トランジスタ及び第２の駆動トランジス
タのゲート電圧を０にしたとき、ソース領域とドレイン
領域とで挟まれたボディ層の厚さ方向にほぼ空乏化され
る条件に設定することができる。
【００１９】本発明第１の半導体記憶装置の製造方法
は、第１導電型の第１の半導体層、第１の絶縁層及び第
１導電型の第２の半導体層の積層でなるＳＯＩ領域を含
む半導体基板を準備する工程と、前記第２の半導体層の
表面から第１の半導体層の一部に達する第１の素子分離
領域を形成して前記第１の半導体層に第１の素子形成領
域を区画し前記第１の素子形成領域上方の第２の半導体
層の表面から第１の絶縁層に達する第２の素子分離領域
を形成して第２の素子形成領域を区画する工程と、前記
第２の素子分離領域及びこれに隣接する第２の素子形成
領域部である駆動トランジスタ形成領域下方の第１の半
導体層の表面部にインオ注入を利用して第２導電型半導
体層を形成する工程と、一の前記第２の素子形成領域の
駆動トランジスタ形成領域とゲート絶縁膜を介して交差
し前記一の第２の素子形成領域に隣接する二の第２の素
子形成領域上に延在し前記一の第２の素子形成領域に接
する第２の素子分離領域下方の第２導電型半導体層と一
の第１のコンタクト孔で接続する第１のゲート電極及び
前記駆動トランジスタ形成領域に隣接する前記一の第２
の素子形成領域部である転送トランジスタ形成領域とゲ
ート絶縁膜を介して交差する第３のゲート電極並びに前
記二の第２の素子形成領域の駆動トランジスタ形成領域
とゲート絶縁膜を介して交差し前記一の第２の素子形成
領域上に延在し前記二の第２の素子形成領域に接する第
２の素子分離領域下方の第２導電型半導体層と二の第１
のコンタクト孔で接続する第２のゲート電極及び前記駆
動トランジスタ形成領域に隣接する他の第２の素子形成
領域である転送トランジスタ形成領域とゲート絶縁膜を
介して交差する第４のゲート電極を形成する工程と、前
記第１のゲート電極乃至第４のゲート電極と自己整合す
る第２導電型拡散層を前記第２の素子形成領域に形成す
る工程と、前記第１のゲート電極及び第２のゲート電極
とそれぞれ自己整合し前記第２の素子分離領域に接する
２つの第２導電型拡散層である第１の駆動トランジスタ
のソース領域及び第２の駆動トランジスタのソース領域
と接続する接地配線を形成する工程と、第２の層間絶縁
膜を堆積し前記第１のゲート電極及び第３のゲート電極
で挟まれた第２導電型拡散層並びに前記第２のゲート電
極及び第４のゲート電極で挟まれた第２導電型拡散層に
それぞれ達する２つの第２のコンタクト孔を形成し全面
に抵抗性膜を堆積してこれらの第２のコンタクト孔を埋
めた後パターニングすることにより前記第１の駆動トラ
ンジスタのドレイン領域及び第２のゲート電極に接続す
る第１の膜抵抗体並びに第２の駆動トランジスタのドレ
イン領域及び第１のゲート電極に接続する第２の膜抵抗
体を形成する工程とを有するというものである。
は、第１導電型の第１の半導体層、第１の絶縁層及び第
１導電型の第２の半導体層の積層でなるＳＯＩ領域を含
む半導体基板を準備する工程と、前記第２の半導体層の
表面から第１の半導体層の一部に達する第１の素子分離
領域を形成して前記第１の半導体層に第１の素子形成領
域を区画し前記第１の素子形成領域上方の第２の半導体
層の表面から第１の絶縁層に達する第２の素子分離領域
を形成して第２の素子形成領域を区画する工程と、前記
第２の素子分離領域及びこれに隣接する第２の素子形成
領域部である駆動トランジスタ形成領域下方の第１の半
導体層の表面部にインオ注入を利用して第２導電型半導
体層を形成する工程と、一の前記第２の素子形成領域の
駆動トランジスタ形成領域とゲート絶縁膜を介して交差
し前記一の第２の素子形成領域に隣接する二の第２の素
子形成領域上に延在し前記一の第２の素子形成領域に接
する第２の素子分離領域下方の第２導電型半導体層と一
の第１のコンタクト孔で接続する第１のゲート電極及び
前記駆動トランジスタ形成領域に隣接する前記一の第２
の素子形成領域部である転送トランジスタ形成領域とゲ
ート絶縁膜を介して交差する第３のゲート電極並びに前
記二の第２の素子形成領域の駆動トランジスタ形成領域
とゲート絶縁膜を介して交差し前記一の第２の素子形成
領域上に延在し前記二の第２の素子形成領域に接する第
２の素子分離領域下方の第２導電型半導体層と二の第１
のコンタクト孔で接続する第２のゲート電極及び前記駆
動トランジスタ形成領域に隣接する他の第２の素子形成
領域である転送トランジスタ形成領域とゲート絶縁膜を
介して交差する第４のゲート電極を形成する工程と、前
記第１のゲート電極乃至第４のゲート電極と自己整合す
る第２導電型拡散層を前記第２の素子形成領域に形成す
る工程と、前記第１のゲート電極及び第２のゲート電極
とそれぞれ自己整合し前記第２の素子分離領域に接する
２つの第２導電型拡散層である第１の駆動トランジスタ
のソース領域及び第２の駆動トランジスタのソース領域
と接続する接地配線を形成する工程と、第２の層間絶縁
膜を堆積し前記第１のゲート電極及び第３のゲート電極
で挟まれた第２導電型拡散層並びに前記第２のゲート電
極及び第４のゲート電極で挟まれた第２導電型拡散層に
それぞれ達する２つの第２のコンタクト孔を形成し全面
に抵抗性膜を堆積してこれらの第２のコンタクト孔を埋
めた後パターニングすることにより前記第１の駆動トラ
ンジスタのドレイン領域及び第２のゲート電極に接続す
る第１の膜抵抗体並びに第２の駆動トランジスタのドレ
イン領域及び第１のゲート電極に接続する第２の膜抵抗
体を形成する工程とを有するというものである。
【００２０】本発明第２の半導体記憶装置製造方法は、
第１導電型の第１の半導体層、第１の絶縁層及び第１導
電型の第２の半導体層の積層でなるＳＯＩ領域を含み、
前記ＳＯＩ領域の第１の半導体層に前記第１の絶縁層と
離れて埋め込まれた第２の絶縁層を設けた半導体基板を
準備する工程と、前記第２の半導体層の表面から第２の
絶縁層に達する第１の素子分離領域及び第３の素子分離
領域を形成して前記第１の半導体層に前記第３の素子分
離領域により第２導電型半導体層形成領域とダミー領域
とに分割される第１の素子形成領域を区画し前記第２導
電型半導体層形成領域上方の第２の半導体層の表面から
第１の絶縁層に達する第２の素子分離領域を形成して前
記第３の素子分離領域により駆動トランジスタ形成領域
と転送トランジスタ形成領域とに分割される第２の素子
形成領域を区画する工程と、イオン注入を利用して前記
第２導電型半導体形成領域に第２導電型半導体層を形成
する工程と、一の前記第２の素子形成領域の駆動トラン
ジスタ形成領域とゲート絶縁膜を介して交差し前記一の
第２の素子形成領域に隣接する二の第２の素子形成領域
の駆動トランジスタ形成領域及び転送トランジスタ形成
領域上に延在してこれらと直接接触し前記一の第２の素
子形成領域下方の第２導電型半導体層と一の第１のコン
タクト孔で接続する第１のゲート電極及び前記一の第２
の素子形成領域の転送トランジスタ形成領域とゲート絶
縁膜を介して交差する第３のゲート電極並びに前記二の
第２の素子形成領域の駆動トランジスタ形成領域ゲート
絶縁膜を介して交差し前記一の第２の素子形成領域の駆
動トランジスタ形成領域及び転送トランジスタ形成領域
上に延在してこれらと直接接触し前記二の第２の素子形
成領域下方の第２導電型半導体層と二の第１コンタクト
孔で接続する第２のゲート電極及び前記二の第２の素子
形成領域の転送トランジスタ形成領域とゲート絶縁膜を
介して交差する第４のゲート電極を形成する工程と、前
記第１のゲート電極乃至第４のゲート電極と自己整合す
る第２導電型拡散層を前記第２の素子形成領域に形成す
る工程とを有するというものである。
第１導電型の第１の半導体層、第１の絶縁層及び第１導
電型の第２の半導体層の積層でなるＳＯＩ領域を含み、
前記ＳＯＩ領域の第１の半導体層に前記第１の絶縁層と
離れて埋め込まれた第２の絶縁層を設けた半導体基板を
準備する工程と、前記第２の半導体層の表面から第２の
絶縁層に達する第１の素子分離領域及び第３の素子分離
領域を形成して前記第１の半導体層に前記第３の素子分
離領域により第２導電型半導体層形成領域とダミー領域
とに分割される第１の素子形成領域を区画し前記第２導
電型半導体層形成領域上方の第２の半導体層の表面から
第１の絶縁層に達する第２の素子分離領域を形成して前
記第３の素子分離領域により駆動トランジスタ形成領域
と転送トランジスタ形成領域とに分割される第２の素子
形成領域を区画する工程と、イオン注入を利用して前記
第２導電型半導体形成領域に第２導電型半導体層を形成
する工程と、一の前記第２の素子形成領域の駆動トラン
ジスタ形成領域とゲート絶縁膜を介して交差し前記一の
第２の素子形成領域に隣接する二の第２の素子形成領域
の駆動トランジスタ形成領域及び転送トランジスタ形成
領域上に延在してこれらと直接接触し前記一の第２の素
子形成領域下方の第２導電型半導体層と一の第１のコン
タクト孔で接続する第１のゲート電極及び前記一の第２
の素子形成領域の転送トランジスタ形成領域とゲート絶
縁膜を介して交差する第３のゲート電極並びに前記二の
第２の素子形成領域の駆動トランジスタ形成領域ゲート
絶縁膜を介して交差し前記一の第２の素子形成領域の駆
動トランジスタ形成領域及び転送トランジスタ形成領域
上に延在してこれらと直接接触し前記二の第２の素子形
成領域下方の第２導電型半導体層と二の第１コンタクト
孔で接続する第２のゲート電極及び前記二の第２の素子
形成領域の転送トランジスタ形成領域とゲート絶縁膜を
介して交差する第４のゲート電極を形成する工程と、前
記第１のゲート電極乃至第４のゲート電極と自己整合す
る第２導電型拡散層を前記第２の素子形成領域に形成す
る工程とを有するというものである。
【００２１】これらの場合、ゲート絶縁膜を形成し第１
のコンタクト孔を形成し全面に導電膜を堆積して前記第
１のコンタクト孔を充填した後パターニングして第１の
ゲート電極乃至第４のゲート電極を形成することができ
る。
のコンタクト孔を形成し全面に導電膜を堆積して前記第
１のコンタクト孔を充填した後パターニングして第１の
ゲート電極乃至第４のゲート電極を形成することができ
る。
【００２２】又、ゲート絶縁膜を形成しポリシリコン膜
を堆積し、第１のコンタクト孔を形成し、全面に導電膜
を堆積して前記第１のコンタクト孔を充填した後エッチ
バックを行ない、しかる後パターニングして第１のゲー
ト電極乃至第４のゲート電極を形成することができる。
を堆積し、第１のコンタクト孔を形成し、全面に導電膜
を堆積して前記第１のコンタクト孔を充填した後エッチ
バックを行ない、しかる後パターニングして第１のゲー
ト電極乃至第４のゲート電極を形成することができる。
【００２３】本発明のＳＲＡＭにおいては、駆動トラン
ジスタ領域の第１の絶縁層の下の第１の半導体層に形成
された第２導電型半導体層は、コンタクト孔を介して上
部の駆動トランジスタのゲート電極と接続されている。
そのため、第２導電型半導体層の持つ容量もＳＲＡＭセ
ルのノード容量の一部として働く。
ジスタ領域の第１の絶縁層の下の第１の半導体層に形成
された第２導電型半導体層は、コンタクト孔を介して上
部の駆動トランジスタのゲート電極と接続されている。
そのため、第２導電型半導体層の持つ容量もＳＲＡＭセ
ルのノード容量の一部として働く。
【００２４】さらに、本発明ではチャネル幅を大きくせ
ずに駆動トランジスタのオン電流を向上させることがで
きる。このことについて以下説明する。まず、駆動トラ
ンジスタのゲート電極直下のゲート絶縁膜と第１の絶縁
層に挟まれたボディ層に注目する。駆動トランジスタの
ゲート電極と第１の絶縁層下の第２導電型半導体層にバ
イアス電圧がかかってなくても、仕事関数差からボディ
層内には空乏層が広がっている。従って、あらかじめボ
ディ層を、この空乏層幅より薄く作っておけば、ゼロバ
イアス時でもボディ層内は完全に空乏層で満たされてい
ることになる。また、ゼロバイアス時に完全に空乏層で
満たされていなくても、ゲート電極と第２導電型半導体
層に電圧（Ｎチャネル型又はＰチャネル型に応じて正又
は負）がかかるとボディ層内に伸びる空乏層幅は大きく
なるので、このことを利用して、低いゲートバイアスで
ボディ層が完全に空乏層で満たされるようにすることが
できる。ボディ層内が完全に空乏層で満たされた場合、
ボディ層内の電位はゲート電極および第２導電型半導体
層の電位で決まるようになる。このような状況の下で仮
にゲート電極の電位と第２導電型半導体層の電位が独立
に変化させられるとする。第２導電型半導体層の電位を
変化させると、ボディ層内の電位が変化する。これはゲ
ート電極下にチャネルのできるゲート電圧として定義さ
れるしきい値電圧を変化させるように作用する。本発明
では、ゲート電極の電位と第２導電型半導体層の電位は
等しく、ゲート電位の絶対値が上がるほどしきい値電圧
の絶対値は低下する。
ずに駆動トランジスタのオン電流を向上させることがで
きる。このことについて以下説明する。まず、駆動トラ
ンジスタのゲート電極直下のゲート絶縁膜と第１の絶縁
層に挟まれたボディ層に注目する。駆動トランジスタの
ゲート電極と第１の絶縁層下の第２導電型半導体層にバ
イアス電圧がかかってなくても、仕事関数差からボディ
層内には空乏層が広がっている。従って、あらかじめボ
ディ層を、この空乏層幅より薄く作っておけば、ゼロバ
イアス時でもボディ層内は完全に空乏層で満たされてい
ることになる。また、ゼロバイアス時に完全に空乏層で
満たされていなくても、ゲート電極と第２導電型半導体
層に電圧（Ｎチャネル型又はＰチャネル型に応じて正又
は負）がかかるとボディ層内に伸びる空乏層幅は大きく
なるので、このことを利用して、低いゲートバイアスで
ボディ層が完全に空乏層で満たされるようにすることが
できる。ボディ層内が完全に空乏層で満たされた場合、
ボディ層内の電位はゲート電極および第２導電型半導体
層の電位で決まるようになる。このような状況の下で仮
にゲート電極の電位と第２導電型半導体層の電位が独立
に変化させられるとする。第２導電型半導体層の電位を
変化させると、ボディ層内の電位が変化する。これはゲ
ート電極下にチャネルのできるゲート電圧として定義さ
れるしきい値電圧を変化させるように作用する。本発明
では、ゲート電極の電位と第２導電型半導体層の電位は
等しく、ゲート電位の絶対値が上がるほどしきい値電圧
の絶対値は低下する。
【００２５】
【発明の実施の形態】次に本発明の第１の実施の形態に
ついてその製造工程に沿って説明する。
ついてその製造工程に沿って説明する。
【００２６】まず、図１（ａ），（ｂ）に示すように、
不純物濃度１×１０17ｃｍ-3のＰ型シリコン基板に酸化
シリコン層を例えばＳＩＭＯＸ法により形成する。こう
してＰ型の半導体層１，厚さ１５０ｍｍの酸化シリコン
層２，厚さ１１０ｍｍのＰ型の半導体層３でなるＳＯＩ
基板を準備する。
不純物濃度１×１０17ｃｍ-3のＰ型シリコン基板に酸化
シリコン層を例えばＳＩＭＯＸ法により形成する。こう
してＰ型の半導体層１，厚さ１５０ｍｍの酸化シリコン
層２，厚さ１１０ｍｍのＰ型の半導体層３でなるＳＯＩ
基板を準備する。
【００２７】次に、図２（ａ），（ｂ），（ｃ）に示す
ように、素子分離領域として酸化シリコン層２を貫通す
るフィールド酸化膜４を形成して半導体層１に素子形成
領域５−１，５−２を区画する。次に、フィールド酸化
膜６−１，６−２（フィールド酸化膜４に達する）を形
成して半導体層３に素子領域７−１，７−２を区画す
る。すなわち、素子形成領域７−１，７−２はフィール
ド酸化膜４及び６−１，６−２により区画される。続い
て、図３（ａ），（ｂ），（ｃ）に示すように、レジス
トマスク８−１，８−２を用いて駆動トランジスタが形
成される領域のみにリンをエネルギー１５０ｋｅＶ、注
入量１×１０14ｃｍ-2でイオン注入する。このイオン注
入により駆動トランジスタが形成される領域の埋め込み
酸化シリコン層２の下にＮ型半導体層９−１，９−２が
形成される。
ように、素子分離領域として酸化シリコン層２を貫通す
るフィールド酸化膜４を形成して半導体層１に素子形成
領域５−１，５−２を区画する。次に、フィールド酸化
膜６−１，６−２（フィールド酸化膜４に達する）を形
成して半導体層３に素子領域７−１，７−２を区画す
る。すなわち、素子形成領域７−１，７−２はフィール
ド酸化膜４及び６−１，６−２により区画される。続い
て、図３（ａ），（ｂ），（ｃ）に示すように、レジス
トマスク８−１，８−２を用いて駆動トランジスタが形
成される領域のみにリンをエネルギー１５０ｋｅＶ、注
入量１×１０14ｃｍ-2でイオン注入する。このイオン注
入により駆動トランジスタが形成される領域の埋め込み
酸化シリコン層２の下にＮ型半導体層９−１，９−２が
形成される。
【００２８】次に、図４（ａ），（ｂ），（ｃ）に示す
ように、ゲート酸化膜１０，ゲート電極１２（ｇ１）〜
１２（ｇ４）、埋込プラグ１１を形成する。この形成方
法の第１の例について説明すると、厚さ１５ｎｍのゲー
ト酸化膜１０を全面に堆積し、ポリシリコン膜１２を堆
積し表面を軽く酸化した後、Ｎ型半導体層９−１，９−
２に達するコンタクト孔Ｃ１を形成し、全面にタングス
テン膜を堆積してコンタクト孔Ｃ１を埋めた後エッチバ
ックを行いポリシリコン膜上のタングステン膜を除去す
る。次に、ポリシリコン膜１２をパターニングすること
により、素子形成領域７−１上を横断し素子形成領域７
−２上に達する第１のゲート電極１２（ｇ１）、素子形
成領域７−１上を横断する第３のゲート電極１２（ｇ
３）（ロード線Ｗ１を兼ねる）及び素子形成領域７−２
上を横断する第４のゲート電極１２（ｇ４）（ワード線
Ｗ２を兼ねる）を形成する。次に第２の例について説明
すると、ゲート酸化膜１０を形成し、Ｎ型半導体層９−
１，９−２に達するコンタクト孔を形成し、全面にポリ
シリコン膜を堆積してコンタクト孔を埋めた後パターニ
ングする。このようにして図４に示したものに準じた構
造を得ることができる。次に、ゲート電極をマスクとし
てヒ素を３×１０15ｃｍ-2程度、半導体層３に注入す
る。ソース，ドレイン領域であるＮ型拡散層１３を形成
するためである。
ように、ゲート酸化膜１０，ゲート電極１２（ｇ１）〜
１２（ｇ４）、埋込プラグ１１を形成する。この形成方
法の第１の例について説明すると、厚さ１５ｎｍのゲー
ト酸化膜１０を全面に堆積し、ポリシリコン膜１２を堆
積し表面を軽く酸化した後、Ｎ型半導体層９−１，９−
２に達するコンタクト孔Ｃ１を形成し、全面にタングス
テン膜を堆積してコンタクト孔Ｃ１を埋めた後エッチバ
ックを行いポリシリコン膜上のタングステン膜を除去す
る。次に、ポリシリコン膜１２をパターニングすること
により、素子形成領域７−１上を横断し素子形成領域７
−２上に達する第１のゲート電極１２（ｇ１）、素子形
成領域７−１上を横断する第３のゲート電極１２（ｇ
３）（ロード線Ｗ１を兼ねる）及び素子形成領域７−２
上を横断する第４のゲート電極１２（ｇ４）（ワード線
Ｗ２を兼ねる）を形成する。次に第２の例について説明
すると、ゲート酸化膜１０を形成し、Ｎ型半導体層９−
１，９−２に達するコンタクト孔を形成し、全面にポリ
シリコン膜を堆積してコンタクト孔を埋めた後パターニ
ングする。このようにして図４に示したものに準じた構
造を得ることができる。次に、ゲート電極をマスクとし
てヒ素を３×１０15ｃｍ-2程度、半導体層３に注入す
る。ソース，ドレイン領域であるＮ型拡散層１３を形成
するためである。
【００２９】次に、図５（ａ），（ｂ），（ｃ）に示す
ように、層間絶縁膜１４を堆積し駆動トランジスタＴ
１，Ｔ２のソース領域に達するコンタクト孔Ｃ２を形成
し、タングステン膜１５を堆積してコンタクト孔Ｃ２を
埋めパターニングして接地線１５（Ｖss）を形成する。
ように、層間絶縁膜１４を堆積し駆動トランジスタＴ
１，Ｔ２のソース領域に達するコンタクト孔Ｃ２を形成
し、タングステン膜１５を堆積してコンタクト孔Ｃ２を
埋めパターニングして接地線１５（Ｖss）を形成する。
【００３０】次に、図６（ａ），（ｂ），（ｃ）に示す
ように、層間絶縁膜１６を堆積し駆動トランジスタＴ
１，Ｔ２のドレイン領域に達するコンタクト孔Ｃ３を形
成しノンドープのポリシリコン膜１７を堆積してコンタ
クト孔Ｃ３を埋め全面に１×１０14ｃｍ-2程度のリンイ
オンを注入して抵抗性ポリシリコン膜を形成する。次に
窒化シリコン膜などのマスクを形成して１×１０16ｃｍ
-2程度のヒ素のイオン注入を行い熱処理を行なう。次に
パターニングを行ない膜抵抗体１７（Ｒ１），１７（Ｒ
２）および電源線１７ａ（Ｖcc）を形成する。次に、層
間絶縁膜１８を堆積し転送トランジスタの一対のソース
・ドレイン領域のうち駆動トランジスタに接続されてい
ない方に達するコンタクト孔Ｃ４を形成しアルミニウム
膜１９などを堆積してコンタクト孔Ｃ４を埋めパターニ
ングしてデータ線１９（Ｄ１），１９（Ｄ２）を形成す
る。
ように、層間絶縁膜１６を堆積し駆動トランジスタＴ
１，Ｔ２のドレイン領域に達するコンタクト孔Ｃ３を形
成しノンドープのポリシリコン膜１７を堆積してコンタ
クト孔Ｃ３を埋め全面に１×１０14ｃｍ-2程度のリンイ
オンを注入して抵抗性ポリシリコン膜を形成する。次に
窒化シリコン膜などのマスクを形成して１×１０16ｃｍ
-2程度のヒ素のイオン注入を行い熱処理を行なう。次に
パターニングを行ない膜抵抗体１７（Ｒ１），１７（Ｒ
２）および電源線１７ａ（Ｖcc）を形成する。次に、層
間絶縁膜１８を堆積し転送トランジスタの一対のソース
・ドレイン領域のうち駆動トランジスタに接続されてい
ない方に達するコンタクト孔Ｃ４を形成しアルミニウム
膜１９などを堆積してコンタクト孔Ｃ４を埋めパターニ
ングしてデータ線１９（Ｄ１），１９（Ｄ２）を形成す
る。
【００３１】なお、接地線（Ｖss）、電源線１７ａ（Ｖ
cc）は例えば１６個のメモリセル毎にそれぞれ別のアル
ミニウム配線（図示しない）に接続するものとする。
cc）は例えば１６個のメモリセル毎にそれぞれ別のアル
ミニウム配線（図示しない）に接続するものとする。
【００３２】以上の説明から明らかなように、第１の実
施の形態の半導体記憶装置は、Ｐ型の第１の半導体層
１、第１の絶縁層（２）及びＮ型の第２の半導体層３の
積層でなるＳＯＩ基板と、第２の半導体層３の表面から
第１の半導体層１の一部に達する第１の素子分離領域４
で区画される第１の素子形成領域５−１，５−２並びに
第１の素子分離領域４及び第１の素子形成領域５−１，
５−２上方の第２の半導体層３の表面から第１の絶縁層
（２）に達する第２の素子分離領域６−１，６−２で区
画された第２の素子形成領域７−１，７−２と、一の第
２の素子形成領域７−１とゲート絶縁膜（１０）を介し
て交差する第１のゲート電極１２（ｇ１）並びに一の第
２の素子形成領域７−１に設けられたＮ型のソース領域
及びドレイン領域を有する第１の駆動トランジスタＴ１
と、一の第２の素子形成領域７−１に隣接する二の第２
の素子形成領域７−２とゲート絶縁膜（１０）を介して
交差する第２のゲート電極１２（ｇ２）並びに二の第２
の素子形成領域７−２に設けられたＮ型のソース領域及
びドレイン領域を有する第２の駆動トランジスタＴ２
と、第１の駆動トランジスタＴ１のドレイン領域に一方
のソース・ドレイン領域が接続され一の第２の素子形成
領域７−１とゲート絶縁膜（１０）を介して交差する第
３のゲート電極１２（ｇ３）を有する第１の転送トラン
ジスタＴ３と、第２の駆動トランジスタＴ２のドレイン
領域に一方のソース・ドレイン領域が接続され二の第２
の素子形成領域７−２とゲート絶縁膜（１０）を介して
交差する第４のゲート電極１２（ｇ４）を有する第２の
転送トランジスタＴ４と、第１の駆動トランジスタＴ１
のソース領域と第２の駆動トランジスタＴ２のソース領
域に接続される接地配線１５（Ｖss）並びに第１の駆動
トランジスタＴ１の第１のゲート電極１２（ｇ１）及び
ドレイン領域をそれぞれ第２の駆動トランジスタＴ２の
ドレイン領域及び第２のゲート電極１２（ｇ２）に接続
する手段とを有するフリップフロップ回路でなるメモリ
セルを有し、一の第２の素子形成領域７−１及び二の第
２の素子形成領域７−２それぞれの下方の第１の素子形
成領域５−１，５−２に形成された第１のＮ型半導体層
９−１及び第２のＮ型半導体層９−２並びに第１のゲー
ト電極１２（ｇ１）及び第２のゲート電極１２（ｇ２）
をそれぞれ第１のＮ型半導体層９−１及び第２のＮ型半
導体層９−２に接続する第１のコンタクト孔Ｃ１が設け
られているというものである。
施の形態の半導体記憶装置は、Ｐ型の第１の半導体層
１、第１の絶縁層（２）及びＮ型の第２の半導体層３の
積層でなるＳＯＩ基板と、第２の半導体層３の表面から
第１の半導体層１の一部に達する第１の素子分離領域４
で区画される第１の素子形成領域５−１，５−２並びに
第１の素子分離領域４及び第１の素子形成領域５−１，
５−２上方の第２の半導体層３の表面から第１の絶縁層
（２）に達する第２の素子分離領域６−１，６−２で区
画された第２の素子形成領域７−１，７−２と、一の第
２の素子形成領域７−１とゲート絶縁膜（１０）を介し
て交差する第１のゲート電極１２（ｇ１）並びに一の第
２の素子形成領域７−１に設けられたＮ型のソース領域
及びドレイン領域を有する第１の駆動トランジスタＴ１
と、一の第２の素子形成領域７−１に隣接する二の第２
の素子形成領域７−２とゲート絶縁膜（１０）を介して
交差する第２のゲート電極１２（ｇ２）並びに二の第２
の素子形成領域７−２に設けられたＮ型のソース領域及
びドレイン領域を有する第２の駆動トランジスタＴ２
と、第１の駆動トランジスタＴ１のドレイン領域に一方
のソース・ドレイン領域が接続され一の第２の素子形成
領域７−１とゲート絶縁膜（１０）を介して交差する第
３のゲート電極１２（ｇ３）を有する第１の転送トラン
ジスタＴ３と、第２の駆動トランジスタＴ２のドレイン
領域に一方のソース・ドレイン領域が接続され二の第２
の素子形成領域７−２とゲート絶縁膜（１０）を介して
交差する第４のゲート電極１２（ｇ４）を有する第２の
転送トランジスタＴ４と、第１の駆動トランジスタＴ１
のソース領域と第２の駆動トランジスタＴ２のソース領
域に接続される接地配線１５（Ｖss）並びに第１の駆動
トランジスタＴ１の第１のゲート電極１２（ｇ１）及び
ドレイン領域をそれぞれ第２の駆動トランジスタＴ２の
ドレイン領域及び第２のゲート電極１２（ｇ２）に接続
する手段とを有するフリップフロップ回路でなるメモリ
セルを有し、一の第２の素子形成領域７−１及び二の第
２の素子形成領域７−２それぞれの下方の第１の素子形
成領域５−１，５−２に形成された第１のＮ型半導体層
９−１及び第２のＮ型半導体層９−２並びに第１のゲー
ト電極１２（ｇ１）及び第２のゲート電極１２（ｇ２）
をそれぞれ第１のＮ型半導体層９−１及び第２のＮ型半
導体層９−２に接続する第１のコンタクト孔Ｃ１が設け
られているというものである。
【００３３】また、駆動トランジスタＴ１，Ｔ２及び転
送トランジスタＴ２，Ｔ３の形成されたＳＯＩ基板を被
覆する第１の層間絶縁膜１４に設けられた第２のコンタ
クト孔Ｃ２で駆動トランジスタのソース領域に接続され
前記転送トランジスタとその近傍の上方を避けて第１の
層間絶縁膜１４を被覆して接地配線１５（Ｖss）が設け
られ、接地配線１５（Ｖss）の設けられた第１の層間絶
縁膜１４を被覆する第２の層間絶縁膜１６、これに設け
られた第３のコンタクト孔Ｃ３で駆動トランジスタのド
レイン領域に接続される膜抵抗体１７（Ｒ１），１７
（Ｒ２）及びこれに連結する電源配線１７ａ（Ｖcc）
と、膜抵抗体及び電源配線の設けられた第２の送還絶縁
膜１６を被覆する第３の層間絶縁膜１８及びこれに設け
られた第４のコンタクト孔Ｃ４で転送トランジスタの他
方のソース・ドレイン領域に接続されるデータ線１９
（Ｄ１），１９（Ｄ２）とを有している。
送トランジスタＴ２，Ｔ３の形成されたＳＯＩ基板を被
覆する第１の層間絶縁膜１４に設けられた第２のコンタ
クト孔Ｃ２で駆動トランジスタのソース領域に接続され
前記転送トランジスタとその近傍の上方を避けて第１の
層間絶縁膜１４を被覆して接地配線１５（Ｖss）が設け
られ、接地配線１５（Ｖss）の設けられた第１の層間絶
縁膜１４を被覆する第２の層間絶縁膜１６、これに設け
られた第３のコンタクト孔Ｃ３で駆動トランジスタのド
レイン領域に接続される膜抵抗体１７（Ｒ１），１７
（Ｒ２）及びこれに連結する電源配線１７ａ（Ｖcc）
と、膜抵抗体及び電源配線の設けられた第２の送還絶縁
膜１６を被覆する第３の層間絶縁膜１８及びこれに設け
られた第４のコンタクト孔Ｃ４で転送トランジスタの他
方のソース・ドレイン領域に接続されるデータ線１９
（Ｄ１），１９（Ｄ２）とを有している。
【００３４】更に、一の駆動トランジスタＴ１（又はＴ
２）のソース領域と二の駆動トランジスタＴ２（又はＴ
１）のゲートとがコンタクト孔Ｃ３でポリシリコンによ
り相互に接続されている。
２）のソース領域と二の駆動トランジスタＴ２（又はＴ
１）のゲートとがコンタクト孔Ｃ３でポリシリコンによ
り相互に接続されている。
【００３５】本実施の形態のＳＲＡＭセルにおいては埋
め込み酸化シリコン膜（２）下のＮ型の半導体層９−１
又は９−２がゲート電極１２（ｇ１）又は１２（ｇ２）
と電気的に接続されているため、このＮ型半導体層とＰ
型半導体層１との間に形成されるＰＮ接合の接合容量が
蓄積ノード容量の一部として作用する。従って蓄積ノー
ド容量が大きくなる。また、駆動トランジスタのしきい
値電圧Ｖt のＮ型半導体層の電圧Ｖgb依存性は図７に示
すようになる。実際にはゲート電極とＮ型半導体層は電
気的に接続されており同電位である。この場合、図７か
らゲート電位が０Ｖですでにボディ層内は空乏層で完全
に満たされており、ゲート電位が上がるに従ってしきい
値電圧が低下する。このため、Ｎ型半導体層が無くしき
い値電圧が一定の場合に比べ、ゲート電圧としきい値電
圧の差が大きくなり、オン電流が増加する。電源電圧Ｖ
ccを２．５Ｖとするときしきい値電圧Ｖt の低下は０．
２Ｖ程度であり、この低下のない従来例に比べ約１２％
オン電流が増加する。
め込み酸化シリコン膜（２）下のＮ型の半導体層９−１
又は９−２がゲート電極１２（ｇ１）又は１２（ｇ２）
と電気的に接続されているため、このＮ型半導体層とＰ
型半導体層１との間に形成されるＰＮ接合の接合容量が
蓄積ノード容量の一部として作用する。従って蓄積ノー
ド容量が大きくなる。また、駆動トランジスタのしきい
値電圧Ｖt のＮ型半導体層の電圧Ｖgb依存性は図７に示
すようになる。実際にはゲート電極とＮ型半導体層は電
気的に接続されており同電位である。この場合、図７か
らゲート電位が０Ｖですでにボディ層内は空乏層で完全
に満たされており、ゲート電位が上がるに従ってしきい
値電圧が低下する。このため、Ｎ型半導体層が無くしき
い値電圧が一定の場合に比べ、ゲート電圧としきい値電
圧の差が大きくなり、オン電流が増加する。電源電圧Ｖ
ccを２．５Ｖとするときしきい値電圧Ｖt の低下は０．
２Ｖ程度であり、この低下のない従来例に比べ約１２％
オン電流が増加する。
【００３６】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００３７】まず図８（ａ），（ｂ）に示すように、不
純物濃度１×１０17ｃｍ-3のＰ型シリコン基板にＳＩＭ
ＯＸ法などにより酸化シリコン層２，２０を形成するこ
とにより、厚さ１４０ｎｍのＰ型の半導体層１−２，厚
さ１５０ｎｍの酸化シリコン層２、厚さ１１０ｎｍのＰ
型の半導体層３、厚さ５０ｎｍの酸化シリコン層２０及
びＰ型の半導体層１−１でなるＳＯＩ基板を用意する。
純物濃度１×１０17ｃｍ-3のＰ型シリコン基板にＳＩＭ
ＯＸ法などにより酸化シリコン層２，２０を形成するこ
とにより、厚さ１４０ｎｍのＰ型の半導体層１−２，厚
さ１５０ｎｍの酸化シリコン層２、厚さ１１０ｎｍのＰ
型の半導体層３、厚さ５０ｎｍの酸化シリコン層２０及
びＰ型の半導体層１−１でなるＳＯＩ基板を用意する。
【００３８】次に、図９（ａ），（ｂ），（ｃ）に示す
ように、酸化シリコン層２０に達するフィールド酸化膜
４，４ａを形成してＮ型半導体層形成領域５−１ａ，５
−２ａ及びダミー領域５−１ｂ，５−２ｂを区画する。
次に酸化シリコン層２に達するフィールド酸化膜６−
１，６−２を形成する。こうして駆動トランジスタ形成
領域７−１ａ，７−２ａ及び転送トランジスタ形成領域
７−１ｂ，７−２ｂの区画が終る。
ように、酸化シリコン層２０に達するフィールド酸化膜
４，４ａを形成してＮ型半導体層形成領域５−１ａ，５
−２ａ及びダミー領域５−１ｂ，５−２ｂを区画する。
次に酸化シリコン層２に達するフィールド酸化膜６−
１，６−２を形成する。こうして駆動トランジスタ形成
領域７−１ａ，７−２ａ及び転送トランジスタ形成領域
７−１ｂ，７−２ｂの区画が終る。
【００３９】次に、図１０（ａ），（ｂ），（ｃ）に示
すように、レジストマスク８を用いてリンをエネルギー
１５０ｋｅＶ、注入量１×１０14ｃｍ-2程度で注入す
る。Ｎ型半導体層９−１，９−２を形成するためであ
る。
すように、レジストマスク８を用いてリンをエネルギー
１５０ｋｅＶ、注入量１×１０14ｃｍ-2程度で注入す
る。Ｎ型半導体層９−１，９−２を形成するためであ
る。
【００４０】次に、図１１（ａ），（ｂ），（ｃ）に示
すように、ゲート電極１２（ｇ１）〜１２（ｇ４）を形
成する。その形成方法は第１の実施の形態の製造方法で
説明したものに準じる。ただし、ポリシリコン膜を堆積
する前に、図１１（ａ）に２点鎖線で囲った領域のゲー
ト酸化膜１０を除去しておく。ゲート電極とソース，ド
レイン領域との直接コンタクトＤＣをとるためである。
次にヒ素を３×１０15ｃｍ-2程度注入する。Ｎ型拡散層
１３を形成するためである。
すように、ゲート電極１２（ｇ１）〜１２（ｇ４）を形
成する。その形成方法は第１の実施の形態の製造方法で
説明したものに準じる。ただし、ポリシリコン膜を堆積
する前に、図１１（ａ）に２点鎖線で囲った領域のゲー
ト酸化膜１０を除去しておく。ゲート電極とソース，ド
レイン領域との直接コンタクトＤＣをとるためである。
次にヒ素を３×１０15ｃｍ-2程度注入する。Ｎ型拡散層
１３を形成するためである。
【００４１】次に、図１２（ａ），（ｂ），（ｃ）に示
すように、層間絶縁膜１４を堆積し、コンタクト孔Ｃ２
を形成し、接地配線１５（Ｖss）を形成する。
すように、層間絶縁膜１４を堆積し、コンタクト孔Ｃ２
を形成し、接地配線１５（Ｖss）を形成する。
【００４２】次に、図１３（ａ），（ｂ），（ｃ）に示
すように、層間絶縁膜１６を堆積し、コンタクト孔Ｃ３
（直接コンタクトＤＣをなすゲート電極１２（ｇ１），
１２（ｇ２）に達している）を形成し、膜抵抗体１７
（Ｒ１），１７（Ｒ２），電源配線１７ａ（Ｖcc）を形
成し、層間絶縁膜１８を堆積し、コンタクト孔Ｃ４を形
成し、データ線１９（Ｄ１），１９（Ｄ２）を形成す
る。
すように、層間絶縁膜１６を堆積し、コンタクト孔Ｃ３
（直接コンタクトＤＣをなすゲート電極１２（ｇ１），
１２（ｇ２）に達している）を形成し、膜抵抗体１７
（Ｒ１），１７（Ｒ２），電源配線１７ａ（Ｖcc）を形
成し、層間絶縁膜１８を堆積し、コンタクト孔Ｃ４を形
成し、データ線１９（Ｄ１），１９（Ｄ２）を形成す
る。
【００４３】第１の実施の形態との相違は、酸化シリコ
ン層２０が設けられていること、駆動トランジスタ形成
領域と転送トランジスタ形成領域とが分離されているこ
と、一方の駆動トランジスタのゲート電極を他方の駆動
トランジスタのドレイン領域に接続するのに直接コンタ
クトを利用していることである。
ン層２０が設けられていること、駆動トランジスタ形成
領域と転送トランジスタ形成領域とが分離されているこ
と、一方の駆動トランジスタのゲート電極を他方の駆動
トランジスタのドレイン領域に接続するのに直接コンタ
クトを利用していることである。
【００４４】本実施の形態のＳＲＡＭセルにおいては酸
化シリコン膜２と酸化シリコン膜２０に挟まれたＮ型半
導体層がゲート電極と電気的に接続するため、このＮ型
半導体層と半導体層１−１（接地電位）との間の容量が
蓄積ノード容量の一部として作用する。このＮ型半導体
層は周りをすべて絶縁膜である酸化シリコン層に囲まれ
ているので、漏れ電流が少ないという利点がある。ま
た、駆動トランジスタのゲートが高レベルになると、こ
のＮ型半導体層も高電位になるため、第一の実施の形態
と同様にしきい値電圧が低下しオン電流が大きくなる。
化シリコン膜２と酸化シリコン膜２０に挟まれたＮ型半
導体層がゲート電極と電気的に接続するため、このＮ型
半導体層と半導体層１−１（接地電位）との間の容量が
蓄積ノード容量の一部として作用する。このＮ型半導体
層は周りをすべて絶縁膜である酸化シリコン層に囲まれ
ているので、漏れ電流が少ないという利点がある。ま
た、駆動トランジスタのゲートが高レベルになると、こ
のＮ型半導体層も高電位になるため、第一の実施の形態
と同様にしきい値電圧が低下しオン電流が大きくなる。
【００４５】以上の説明においてＮ型半導体層は駆動ト
ランジスタのドレイン領域下にも延びているが、必ずし
もそうしなくてもよい。又、第１の実施の形態で第２の
実施の形態と同様な直接コンタクトを用いることもでき
るし、第２の実施の形態で第１の実施の形態と同様にコ
ンタクト孔Ｃ３を埋めるポリシリコンでゲート・ソース
間の接続を行なってもよい。
ランジスタのドレイン領域下にも延びているが、必ずし
もそうしなくてもよい。又、第１の実施の形態で第２の
実施の形態と同様な直接コンタクトを用いることもでき
るし、第２の実施の形態で第１の実施の形態と同様にコ
ンタクト孔Ｃ３を埋めるポリシリコンでゲート・ソース
間の接続を行なってもよい。
【００４６】
【発明の効果】以上説明したように、本発明によれば第
一にＳＲＡＭセルの蓄積ノード容量が大きくなり、セル
動作の安定性を向上することができ、また、読み出しに
かかる時間を短縮することができる。これは、駆動トラ
ンジスタのゲート電極に接続される第２導電型半導体層
が蓄積ノード容量として働くためである。
一にＳＲＡＭセルの蓄積ノード容量が大きくなり、セル
動作の安定性を向上することができ、また、読み出しに
かかる時間を短縮することができる。これは、駆動トラ
ンジスタのゲート電極に接続される第２導電型半導体層
が蓄積ノード容量として働くためである。
【００４７】また、第二の効果として、セルの面積を増
大させずにセルレシオを大きくし、読み込みおよび書き
込み時のセルの安定性を向上し、動作マージンを大きく
することができる。この理由は、駆動トランジスタに
は、第１の絶縁膜の下に形成された第２導電型半導体層
が設けられていて上部のゲート電極と電気的に接続され
ているので、駆動トランジスタのゲート電圧が高レベル
になったとき、この第２導電型半導体層の電位も絶対値
が高くなり、しきい値電圧の絶対値が低下し、チャネル
幅を大きくしなくても駆動トランジスタのオン電流が大
きくなるからである。
大させずにセルレシオを大きくし、読み込みおよび書き
込み時のセルの安定性を向上し、動作マージンを大きく
することができる。この理由は、駆動トランジスタに
は、第１の絶縁膜の下に形成された第２導電型半導体層
が設けられていて上部のゲート電極と電気的に接続され
ているので、駆動トランジスタのゲート電圧が高レベル
になったとき、この第２導電型半導体層の電位も絶対値
が高くなり、しきい値電圧の絶対値が低下し、チャネル
幅を大きくしなくても駆動トランジスタのオン電流が大
きくなるからである。
【図１】本発明の第１の実施の形態について説明するた
めの平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断
面図（図１（ｂ））。
めの平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線断
面図（図１（ｂ））。
【図２】図１に続いて示す平面図（図２（ａ）），図２
（ａ）のＸ−Ｘ線断面図（図２（ｂ））及びＹ−Ｙ線断
面図（図２（ｃ））。
（ａ）のＸ−Ｘ線断面図（図２（ｂ））及びＹ−Ｙ線断
面図（図２（ｃ））。
【図３】図２に続いて示す平面図（図３（ａ））、図３
（ａ）のＸ−Ｘ線断面図（図３（ｂ））及びＹ−Ｙ線断
面図（図３（ｃ））。
（ａ）のＸ−Ｘ線断面図（図３（ｂ））及びＹ−Ｙ線断
面図（図３（ｃ））。
【図４】図３に続いて示す平面図（図４（ａ））、図４
（ａ）のＸ−Ｘ線断面図（図４（ｂ））及びＹ−Ｙ線断
面図（図４（ｃ））。
（ａ）のＸ−Ｘ線断面図（図４（ｂ））及びＹ−Ｙ線断
面図（図４（ｃ））。
【図５】図４に続いて示す平面図（図５（ａ））、図５
（ａ）のＸ−Ｘ線平面図（図５（ｂ））及びＹ−Ｙ線断
面図（図５（ｃ））。
（ａ）のＸ−Ｘ線平面図（図５（ｂ））及びＹ−Ｙ線断
面図（図５（ｃ））。
【図６】図５に続いて示す平面図に図６（ａ））、図６
（ａ）のＸ−Ｘ線平面図（図６（ｂ））及びＹ−Ｙ線断
面図（図６（ｃ））。
（ａ）のＸ−Ｘ線平面図（図６（ｂ））及びＹ−Ｙ線断
面図（図６（ｃ））。
【図７】第１の実施の形態について説明するためのグラ
フである。
フである。
【図８】本発明の第２の実施の形態について説明するた
めの平面図（図８（ａ））及び図８（ａ）のＸ−Ｘ線断
面図（図８（ｂ））。
めの平面図（図８（ａ））及び図８（ａ）のＸ−Ｘ線断
面図（図８（ｂ））。
【図９】図８に続いて示す平面図（図９（ａ））、図９
（ａ）のＸ−Ｘ線断面図（図（ｂ））及びＹ−Ｙ線断面
図（図９（ｃ））。
（ａ）のＸ−Ｘ線断面図（図（ｂ））及びＹ−Ｙ線断面
図（図９（ｃ））。
【図１０】図９に続いて示す平面図（図１０（ａ））、
図１０（ａ）のＸ−Ｘ線断面図（図１０（ｂ））及びＹ
−Ｙ線断面図（図１０（ｃ））。
図１０（ａ）のＸ−Ｘ線断面図（図１０（ｂ））及びＹ
−Ｙ線断面図（図１０（ｃ））。
【図１１】図１０に続いて示す平面図（図１１
（ａ））、図１１（ａ）のＸ−Ｘ線断面図（図１１
（ｂ））及びＹ−Ｙ線断面図（図１（１ｃ））。
（ａ））、図１１（ａ）のＸ−Ｘ線断面図（図１１
（ｂ））及びＹ−Ｙ線断面図（図１（１ｃ））。
【図１２】図１１に続いて示す平面図（図１２
（ａ））、図１２（ａ）のＸ−Ｘ線断面図（図１２
（ｂ））、及びＹ−Ｙ線断面図（図１２（ｃ））。
（ａ））、図１２（ａ）のＸ−Ｘ線断面図（図１２
（ｂ））、及びＹ−Ｙ線断面図（図１２（ｃ））。
【図１３】図１２に続いて示す平面図（図１３
（ａ））、図１３（ａ）のＸ−Ｘ線断面図（図１３
（ｂ））及びＹ−Ｙ線断面図（図１３（ｃ））。
（ａ））、図１３（ａ）のＸ−Ｘ線断面図（図１３
（ｂ））及びＹ−Ｙ線断面図（図１３（ｃ））。
【図１４】従来例について説明するための平面図（図１
４（ａ））及び図１４（ａ）のＸ−Ｘ線断面図（図１４
（ｂ））。
４（ａ））及び図１４（ａ）のＸ−Ｘ線断面図（図１４
（ｂ））。
【図１５】図１４に示す平面図（図１（ａ））及び図１
５（ａ）のＸ−Ｘ線断面図（図１５（ｂ））。
５（ａ）のＸ−Ｘ線断面図（図１５（ｂ））。
【図１６】図１５に続いて示す平面図（図１６（ａ））
及び図１６（ａ）のＸ−Ｘ線断面図（図１６（ｂ））。
及び図１６（ａ）のＸ−Ｘ線断面図（図１６（ｂ））。
【図１７】ＳＲＡＭセルの回路図。
１，１−１，１−２ Ｐ型の半導体層 ２ 酸化シリコン層 ３ Ｐ型の半導体層 ４，４ａ フィールド酸化膜 ５−１，５−２ 素子形成領域 ５−１ａ，５−２ａ Ｎ型半導体形成領域 ６−１，６−２ フィールド酸化膜 ７−１，７−２ 素子形成領域 ７−１ａ，７−２ａ 駆動トランジスタ形成領域 ７−１ｂ，７−２ｂ 転送トランジスタ形成領域 ８，８−１，８−２ レジスト膜 ９−１，９−２ Ｎ型半導体層 １０ ゲート酸化膜 １１ 埋込プラグ １２ ポリシリコン膜 １２（ｇ１）〜１２（ｇ４） ゲート電極 １３ Ｎ型拡散層 １４ 層間絶縁膜 １５ タングステン膜 １５（Ｖss） 接地線 １６ 層間絶縁膜 １７ ポリシリコン膜（膜抵抗体） １９ アルミニウム膜 １９（Ｄ１），１９（Ｄ２） データ線 ２０ 酸化シリコン膜 Ｃ１〜Ｃ４ コンタクト孔 Ｄ１，Ｄ２ データ線 Ｎ１，Ｎ２ 蓄積ノード Ｒ１，Ｒ２ 負荷抵抗 Ｔ１，Ｔ２ 駆動トランジスタ Ｔ３，Ｔ４ 転送トランジスタ Ｖcc 電源線 Ｖss 接地線 Ｗ１，Ｗ２ ワード線
Claims (10)
- 【請求項１】 第１導電型の第１の半導体層、第１の絶
縁層及び第１導電型の第２の半導体層の積層でなるＳＯ
Ｉ領域をむ半導体基板と、前記第２の半導体層の表面か
ら第１の半導体層の一部に達する第１の素子分離領域で
区画される前記第１の半導体層領域である第１の素子形
成領域並びに前記第１の素子分離領域及び第１の素子形
成領域上方の前記第２の半導体層の表面から前記第１の
絶縁層に達する第２の素子分離領域で区画された前記第
２の半導体層である第２の素子形成領域と、一の前記第
２の素子形成領域とゲート絶縁膜を介して交差する第１
のゲート電極並びに前記一の第２の素子形成領域に設け
られた第２導電型のソース領域及びドレイン領域を有す
る第１の駆動トランジスタと、前記一の第２の素子形成
領域に隣接する二の第２の素子形成領域とゲート絶縁膜
を介して交差する第２のゲート電極並びに前記二の第２
の素子形成領域に設けられた第２導電型のソース領域及
びドレイン領域を有する第２の駆動トランジスタと、前
記第１の駆動トランジスタのドレイン領域に一方のソー
ス・ドレイン領域が接続され、前記一の第２の素子形成
領域とゲート絶縁膜を介して交差する第３のゲート電極
を有する第１の転送トランジスタと、前記第２の駆動ト
ランジスタのドレイン領域に一方のソース・ドレイン領
域が接続され前記他の第２の素子形成領域とゲート絶縁
膜を介して交差する第４のゲート電極を有する第２の転
送トランジスタと、前記第１の駆動トランジスタのソー
ス領域と第２の駆動トランジスタのソース領域に接続さ
れる接地配線並びに前記第１の駆動トランジスタの第１
のゲート電極及びドレイン領域をそれぞれ第２の駆動ト
ランジスタのドレイン領域及び第２のゲート電極に接続
する手段とを有するフリップフロップ回路でなるメモリ
セルを有し、前記一の第２の素子形成領域及び二の第２
の素子形成領域それぞれの下方の第１の素子形成領域に
形成された第１の第２導電型半導体層及び第２の第２導
電型半導体層並びに前記第１のゲート電極及び第２のゲ
ート電極をそれぞれ第１の第２導電型半導体層及び第２
の第２導電型半導体層に接続する第１のコンタクト孔が
設けられていることを特徴とする半導体記憶装置。 - 【請求項２】 駆動トランジスタのドレイン領域と転送
トランジスタの一方のソース・ドレイン領域とを分離し
て第２の半導体層の表面から第１の半導体層の一部に達
し、第１の絶縁膜及び第１の素子分離領域とともに第１
の半導体層及び第２の第２導電型層をそれぞれ区画する
第３の素子分離領域と、前記第１の第２導電型半導体層
及び第２の半導体層の底面及び前記第３の素子分離領域
と接する第２の絶縁層とが設けられている請求項１記載
の半導体記憶装置。 - 【請求項３】 駆動トランジスタ及び転送トランジスタ
の形成された半導体基板を被覆する第１の層間絶縁膜に
設けられた第２のコンタクト孔で前記駆動トランジスタ
のソース領域に接続され前記転送トランジスタとその近
傍の上方を避けて前記第１の層間絶縁膜を被覆して接地
配線が設けられ、前記接地配線の設けられた第１の層間
絶縁膜を被覆する第２の層間絶縁膜、これに設けられた
第３のコンタクト孔で前記駆動トランジスタのドレイン
領域に接続される膜抵抗体及びこれに連結する電源配線
と、前記膜抵抗体及び電源配線の設けられた前記第２の
層間絶縁膜を被覆する第３の層間絶縁膜及びこれに設け
られた第４のコンタクト孔で前記転送トランジスタの他
方のソース・ドレイン領域に接続されるデータ線とを有
する請求項１又は２記載の半導体記憶装置。 - 【請求項４】 一の駆動トランジスタのソース領域と二
の駆動トランジスタのゲート電極とが第３のコンタクト
孔で相互に接続される請求項３記載の半導体記憶装置。 - 【請求項５】 第１のゲート電極及び第２のゲート電極
がゲート絶縁膜を被覆する第２導電型シリコン膜を有し
ている請求項１乃至４記載の半導体記憶装置。 - 【請求項６】 第２の半導体層の厚さ及び不純物濃度
が、第１の駆動トランジスタ及び第２の駆動トランジス
タのゲート電圧を０にしたとき、ソース領域とドレイン
領域とで挟まれたボディ層の厚さ方向にほぼ空乏化され
る条件に設定されている請求項１乃至５記載の半導体記
憶装置。 - 【請求項７】 第１導電型の第１の半導体層、第１の絶
縁層及び第１導電型の第２の半導体層の積層でなるＳＯ
Ｉ領域を含む半導体基板を準備する工程と、前記第２の
半導体層の表面から第１の半導体層の一部に達する第１
の素子分離領域を形成して前記第１の半導体層に第１の
素子形成領域を区画し前記第１の素子形成領域上方の第
２の半導体層の表面から第１の絶縁層に達する第２の素
子分離領域を形成して第２の素子形成領域を区画する工
程と、前記第２の素子分離領域及びこれに隣接する第２
の素子形成領域部である駆動トランジスタ形成領域下方
の第１の半導体層の表面部にイオン注入を利用して第２
導電型半導体層を形成する工程と、一の前記第２の素子
形成領域の駆動トランジスタ形成領域とゲート絶縁膜を
介して交差し前記一の第２の素子形成領域に隣接する二
の第２の素子形成領域上に延在し前記一の第２の素子形
成領域に接する第２の素子分離領域下方の第２導電型半
導体層と一の第１のコンタクト孔で接続する第１のゲー
ト電極及び前記駆動トランジスタ形成領域に隣接する前
記一の第２の素子形成領域部である転送トランジスタ形
成領域とゲート絶縁膜を介して交差する第３のゲート電
極並びに前記二の第２の素子形成領域の駆動トランジス
タ形成領域とゲート絶縁膜を介して交差して前記一の第
２の素子形成領域上に延在し前記二の第２の素子形成領
域に接する第２の素子分離領域下方の第２導電型半導体
層と二の第１のコンタクト孔で接続する第２のゲート電
極及び前記駆動トランジスタ形成領域に接続する他第２
の素子形成領域である転送トランジスタ形成領域とゲー
ト絶縁膜を介して交差する第４のゲート電極を形成する
工程と、前記第１のゲート電極乃至第４のゲート電極と
自己整合する第２導電型拡散層を前記第２の素子形成領
域に形成する工程と、前記第１のゲート電極及び第２の
ゲート電極とそれぞれ自己整合し前記第２の素子分離領
域に接する２つの第２導電型拡散層である第１の駆動ト
ランジスタのソース領域及び第２の駆動トランジスタの
ソース領域と接続する接地配線を形成する工程と、第２
の層間絶縁膜を堆積し前記第１のゲート電極及び第３の
ゲート電極で挟まれた第２導電型拡散層並びに前記第２
のゲート電極及び第４のゲート電極で挟まれた第２導電
型拡散層にそれぞれ達する２つの第２のコンタクト孔を
形成し全面に抵抗性膜を堆積してこれらの第２のコンタ
クト孔を埋めた後パターニングすることにより前記第１
の駆動トランジスタのドレイン領域及び第２のゲート電
極に接続する第１の膜抵抗体並びに第２の駆動トランジ
スタのドレイン領域及び第１のゲート電極に接続する第
２の膜抵抗体を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項８】 第１導電型の第１の半導体層、第１の絶
縁層及び第１導電型の第２の半導体層の積層でなるＳＯ
Ｉ領域を含み、前記ＳＯＩ領域の第１の半導体層に前記
第１の絶縁層と離れて埋め込まれた第２の絶縁層を設け
た半導体基板を準備する工程と、前記第２の半導体層の
表面から第２の絶縁層に達する第１の素子分離領域及び
第３の素子分離領域を形成して前記第１の半導体層に前
記第３の素子分離領域により第２導電型半導体層形成領
域とダミー領域とに分割される第１の素子形成領域を区
画し前記第２導電型半導体層形成領域上方の第２の半導
体層の表面から第１の絶縁層に達する第２の素子分離領
域を形成して前記第３の素子分離領域により駆動トラン
ジスタ形成領域と転送トランジスタ形成領域とに分割さ
れる第２の素子形成領域を区画する工程と、イオン注入
を利用して前記第２導電型半導体層形成領域に第２導電
型半導体層を形成する工程と、一の前記第２の素子形成
領域の駆動トランジスタ形成領域とゲート絶縁膜を介し
て交差し前記一の第２の素子形成領域に隣接する二の第
２の素子形成領域の駆動トランジスタ形成領域及び転送
トランジスタ形成領域上に延在してこれらと直接接触し
前記一の第２の素子形成領域下方の第２導電型半導体層
と一の第１のコンタクト孔で接続する第１のゲート電極
及び前記一の第２の素子形成領域の転送トランジスタ形
成領域とゲート絶縁膜を介して交差する第３のゲート電
極並びに前記二の第２の素子形成領域の駆動トランジス
タ形成領域とゲート絶縁膜を介して交差し前記一の第２
の素子形成領域の駆動トランジスタ形成領域及び転送ト
ランジスタ形成領域上に延在してこれらと直接接触し前
記二の素子形成領域下方の第２導電型半導体層と二の第
１のコンタクト孔で接触する第２のゲート電極及び前記
二の第２の素子形成領域の転送トランジスタ形成領域と
ゲート絶縁膜を介して交差する第４のゲート電極を形成
する工程と、前記第１のゲート電極乃至第４のゲート電
極と自己整合する第２導電型拡散層を前記第２の素子形
成領域に形成する工程とを有することを特徴とする半導
体記憶装置の製造方法。 - 【請求項９】 ゲート絶縁膜を形成し第１のコンタクト
孔を形成し全面に導電膜を堆積して前記第１のコンタク
ト孔を充填した後パターニングして第１のゲート電極乃
至第４のゲート電極を形成する請求項７又は８記載の半
導体記憶装置の製造方法。 - 【請求項１０】 ゲート絶縁膜を形成しポリシリコン膜
を堆積し、第１のコンタクト孔を形成し、全面に導電膜
を堆積して前記第１のコンタクト孔を充填した後エッチ
バックを行ない、しかる後パターニングして第１のゲー
ト電極乃至第４のゲート電極を形成する請求項７又は８
記載の半導体記憶装置の製造方法。
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