JPH09266311A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH09266311A
JPH09266311A JP9004918A JP491897A JPH09266311A JP H09266311 A JPH09266311 A JP H09266311A JP 9004918 A JP9004918 A JP 9004918A JP 491897 A JP491897 A JP 491897A JP H09266311 A JPH09266311 A JP H09266311A
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JP
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region
type
drift
conductivity
semiconductor device
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JP9004918A
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English (en)
Inventor
Tatsuhiko Fujihira
龍彦 藤平
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/051—Forming charge compensation regions, e.g. superjunctions
    • H10D62/052—Forming charge compensation regions, e.g. superjunctions by forming stacked epitaxial layers

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 オフ状態で空乏化するドリフト領域の構造を
改良することにより、高耐圧で、オン抵抗の低減した半
導体装置を提供すること。 【解決手段】 ドレイン・ドリフト領域１９０は、短冊
状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域
２とが平面上で交互に繰り返し配列された構造である。
各ｎ型分割ドリフト経路域１の一方端はｐ型のチャネル
拡散層７にｐｎ接合し、他端はｎ+ 型のドレイン領域９
に接続している。並行ドリフト経路群１０の最側端の分
割ドリフト経路１の外側にはｐ型側端領域２ａが設けら
れており、すべての分割ドリフト経路域１が側面に沿っ
てｐ型領域２（２ａ）に挟まれている。各ｐ型仕切領域
２の一方端はｐ型のチャネル拡散層７に接続し、他端は
ｎ+ 型のドレイン領域９にｐｎ接合している。オフ時に
は一筋の第２導電型仕切領域の両側面から隣接する双方
の第１導電型分割ドリフト経路へ空乏端が進入する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ），ＩＧＢＴ（伝導度
変調型トランジスタ），バイポーラトランジスタ，ダイ
オード等に適用可能の高耐圧且つ大電流容量の半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】一般に半導体素子は片面に電極部を持つ
横型構造と両面に電極部を持つ縦型構造に大別できる。
例えば、図１０は横型構造のＳＯＩ（silicon on insul
ator)−ＭＯＳＦＥＴを示す。このＳＯＩ−ＭＯＳＦＥ
Ｔの構造はｎチャネルＭＯＳＦＥＴのオフセット・ゲー
ト構造であり、半導体基体５上の絶縁膜６の上に形成さ
れたｐ型のチャネル拡散層７と、チャネル拡散層７の上
にゲート絶縁膜１０を介して形成されたフィールドプレ
ート付きゲート電極１１と、チャネル拡散層７のうちゲ
ート電極１１の一端側に形成されたｎ+ 型のソース領域
８と、ゲート電極１１の他端から離間した位置に形成さ
れたｎ+ 型のドレイン領域９と、ドレイン・ゲート間に
延在するｎ型低濃度ドレイン領域（ドレイン・ドリフト
領域）９０と、この低濃度ドレイン領域９０上に形成さ
れた厚い絶縁膜１２とを有する。
【０００３】低濃度ドレイン領域９０の部分は、ＭＯＳ
ＦＥＴがオン状態のときはキャリアを電界によって流す
ドリフト領域として働き、オフ状態のときは空乏化して
電界強度を緩和し耐圧を高める。低濃度ドレイン領域９
０の不純物濃度を高くすることと、その領域９０の電流
経路長を短くすることは、ドリフト抵抗が低くなるので
ＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース抵
抗）を下げる効果に繋がるものの、逆に、ｐ型のチャネ
ル拡散層７とｎ型低濃度ドレイン領域９０とのｐｎ接合
Ｊａから進行するドレイン−チャネル間空乏層が広がり
難く、シリコンの最大（臨界）電界強度に早く達するた
め、耐圧（ドレイン−ソース電圧）が低下してしまう。
即ち、オン抵抗（電流容量）と耐圧間にはトレードオフ
関係がある。このトレードオフ関係はＩＧＢＴ，バイポ
ーラトランジスタ，ダイオード等の半導体素子において
も同様に成立することが知られている。
【０００４】図１１は横型構造のＭＯＳＦＥＴの別の構
造を示す。図１１（ａ）はｐチャネルＭＯＳＦＥＴであ
り、ｐ- 型半導体層４上に形成されたｎ型チャネル拡散
層３と、チャネル拡散層３の上にゲート絶縁膜１０を介
して形成されたフィールドプレート付きゲート電極１１
と、チャネル拡散層３のうちゲート電極１１の一端側に
形成されたｐ+ 型のソース領域１８と、ゲート電極１１
の他端側真下にウェル端が位置するｐ型低濃度ドレイン
領域（ドレイン・ドリフト領域）１４と、ゲート電極１
１の他端から離間した位置に形成されたｐ+ 型のドレイ
ン領域１９と、ｐ+ 型のソース領域１８に隣接するｎ+
型のコンタクト領域７１と、ｐ型低濃度ドレイン１４上
に形成された厚い絶縁膜１２とを有する。このような構
造においてもウェル状のｐ型低濃度ドレイン領域１４の
電流経路長さと不純物濃度とによりオン抵抗と耐圧がト
レードオフの関係で決定される。
【０００５】図１１（ｂ）は２重拡散型ｎチャネルＭＯ
ＳＦＥＴであり、ｐ- 型半導体層４上に形成されたｎ型
低濃度ドレイン層（ドレイン・ドリフト層）２２と、低
濃度ドレイン層２２の上にゲート絶縁膜１０を介して形
成されたフィールドプレート付きゲート電極１１と、低
濃度ドレイン層２２のうちゲート電極１１の一端側に形
成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型
チャネル拡散領域１７内にウェル状に形成されたｎ+ 型
のソース領域８と、ゲート電極１１とこれに離間したｎ
+ 型ドレイン領域９との間の表面層に形成されたウェル
状のｐ型トップ層２４と、ｎ+ 型のソース領域８に隣接
するｐ+ 型のコンタクト領域７２と、ｐ型トップ層２４
上に形成された厚い絶縁膜１２とを有する。このような
構造においてもｎ型低濃度ドレイン層域２２の電流経路
長さと不純物濃度とによりオン抵抗と耐圧がトレードオ
フの関係で決定される。
【０００６】ただし、図１１（ｂ）の構造では、ｎ型低
濃度ドレイン層２２が下側のｐ- 型半導体層４と上側の
ｐ型トップ層２４とに挟まれているので、ＭＯＳＦＥＴ
のオフ状態のときにはｐ型チャネル拡散領域１７とのｐ
ｎ接合Ｊａからだけでは無く、ｎ型低濃度ドレイン層２
２の上下のｐｎ接合Ｊｂ，Ｊｂからも空乏層が広がる。
このため、低濃度ドレイン層２２が早く空乏化するの
で、高耐圧構造となっている。その分、低濃度ドレイン
層２２の不純物濃度を高くでき、オン抵抗の低減により
電流容量の増大を図ることが可能である。
【０００７】他方、縦型構造の半導体素子としては、例
えば図１２に示すトレンチゲート型のｎチャネルＭＯＳ
ＦＥＴが知られている。この構造は、裏面電極（図示せ
ず）が導電接触したｎ+ 型ドレイン層２９の上に形成さ
れたｎ型低濃度ドレイン層３９と、低濃度ドレイン層３
９の表面側に堀り込まれたトレンチ溝内にゲート絶縁膜
１０を介して埋め込まれたトレンチゲート電極２１と、
低濃度ドレイン層３９の表層にトレンチゲート電極２１
の深さ程度に浅く形成されたｐ型チャネル拡散層２７
と、トレンチゲート電極２１の上縁に沿って形成された
ｎ+ 型ソース領域１８と、ゲート電極２１を覆う厚い絶
縁膜１２とを有する。なお、単層のｎ+ 型ドレイン層２
９に代えて、ｎ+ 型上層とｐ+ 型下層から成る２層構造
とすると、ｎ型のＩＧＢＴ構造を得ることができる。こ
のような縦型構造においても、低濃度ドレイン層３９の
部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリ
フト電流を成すドリフト領域として働き、オフ状態のと
きは空乏化して耐圧を高めるが、やはり、オン抵抗と耐
圧とは低濃度ドレイン層３９の厚さと不純物濃度の如何
に支配され、両者間にはトレードオフの関係にある。
【０００８】
【発明が解決しようとする課題】図１３はシリコンのｎ
チャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関
係を示すグラフである。理想耐圧は形状効果によるｐｎ
接合耐圧の低下がないと仮定した。理想オン抵抗は低濃
度ドレイン領域以外の部分の抵抗を無視できるほど小さ
いと仮定した。図１３のは図１２に示す縦型のｎチャ
ネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を
示す。縦型素子はオン時にドリフト電流が流れる方向と
オフ時の逆バイアスによる空乏層が延びて広がる方向と
が同じである。図１２の低濃度ドレイン層３９のみに着
目すると、オフ時の理想耐圧ＢＶは次式により近似的に
求まる。 ＢＶ＝Ｅc 2 ε0 εSiα（２−α）／２ｑＮD （１） Ｅc ：Ｅc （ＮD ），不純物濃度ＮD でのシリコンの最
大電界強度 ε0 ：真空の誘電率 εSi：シリコンの比誘電率 ｑ：単位電荷 ＮD ：低濃度ドレイン領域の不純物濃度 α：係数 （０＜α＜１） また、オン時の単位面積当たりの理想オン抵抗は次式に
より近似的に求まる。 Ｒ＝αＷ／μｑＮD μ：μ（ＮD ），不純物濃度ＮD での電子の移動度 ここで、Ｗ＝Ｅc ε0 εSi／ｑＮD であるので、Ｒは、 Ｒ＝Ｅc ε0 εSiα／μｑ2 ＮD 2 （２） となる。（１），（２）式よりｑＮD を消去し、αの最
適値として例えば２／３を用いると、 Ｒ＝ＢＶ2 （２７／８Ｅc 3 ε0 εSiμ） （３） が得られる。ここに、オン抵抗Ｒは耐圧ＢＶの二乗に比
例するように見えるが、Ｅc やμがＮD に依存している
ので、図１３のは実際にはＢＶの2.4 〜2.6 乗程度に
比例している。
【０００９】図１３のは図１１（ａ）に示す横型のＭ
ＯＳＦＥＴの構造をｎチャネル型に置き換えたＭＯＳＦ
ＥＴの理想耐圧と理想オン抵抗との関係を示す。このｎ
チャネル型のＭＯＳＦＥＴにおいて、オン時にドリフト
電流の流れる方向は横方向であるのに対し、オフ時に空
乏層の延びる方向はウェル端から横方向ではなく実質的
にウェル底から縦方向（上方向）の方が早い。縦方向に
延びる空乏層で高耐圧を得るには、低濃度ドレイン領域
１４とチャネル拡散層３とのｐｎ接合面（ウェル底）か
ら低濃度ドレイン層１４の表面（ウェル表面）まで空乏
化されなければならない。従って、低濃度ドレイン領域
１４のネットのドーピング量の最大値は、 ＳD ＝Ｅc ε0 εSi／ｑ （４） に制限される。低濃度ドレイン領域１４の横方向の長さ
をＬとしたとき、理想耐圧ＢＶは、 ＢＶ＝Ｅc Ｌβ （５） となる。ただし、βは未知の係数（０＜β＜１）であ
る。また、単位面積当たりの理想オン抵抗Ｒは、 Ｒ＝Ｌ2 ／μｑＳD （６） で近似的に求まる。従って、（５），（６）式からＬを
消去して（４）式を代入すると、 Ｒ＝ＢＶ2 ／β2 Ｅc 3 ε0 εSiμ （７） 図１３のは図１１（ｂ）に示す横型の２重拡散型のｎ
チャネルＭＯＳＦＥＴの構造の理想耐圧と理想オン抵抗
との関係を示す。図１１（ｂ）の構造においては、図１
１（ａ）の構造にｐ型トップ層２４が設けられており、
上下両側から延びる空乏層により低濃度ドレイン層２２
がピンチ的に早期空乏化する。低濃度ドレイン領域２２
のネットドーピング量ＳD は図１１（ａ）のそれに比し
て２倍程度まで高めることが可能である。 ＳD ＝２Ｅc ε0 εSi／ｑ （８） かかる場合の理想オン抵抗Ｒと理想耐圧ＢＶとの関係
は、 Ｒ＝ＢＶ2 ／２β2 Ｅc 3 ε0 εSiμ （９） となる。
【００１０】図１３のはに比べオン抵抗と耐圧のト
レードオフ関係が多少改善されているものの、高々２倍
の濃度にまでしか設定することができず、半導体素子の
電流容量と耐圧の設計自由度は依然として、低いものと
なっている。
【００１１】そこで、上記問題点に鑑み、本発明の第１
の課題は、ドリフト領域の構造を改善することにより、
オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させ
て、高耐圧でありながら、オン抵抗の低減化による電流
容量の増大が可能の半導体装置を提供することにある。
本発明の第２の課題をその半導体装置を量産性良く製造
し得る製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明の講じた手段は、例えばＭＯＳＦＥＴの低濃
度ドレイン領域の如く、オン状態でドリフト電流を流す
と共にオフ状態で空乏化するドリフト領域を有する半導
体装置において、そのドリフト領域を図１に模式的に示
す如く、層状構造，繊維状構造ないし蜂の巣構造等の並
行分割構造とすると共に、第１導電型分割ドリフト経路
域１の相隣る同士の側面間（境界）に介在してｐｎ接合
分離する第２導電型仕切領域２を設けたところにある。
【００１３】即ち、図１（ａ）に示す如く、ドリフト領
域は、少なくとも端部において互いに並列接続する２枚
以上のプレート状の第１導電型（例えばｎ型）分割ドリ
フト経路域１を持つ層状構造の並行ドリフト経路群（分
割ドリフト経路集合体）１００と、分割ドリフト経路域
１，１間に介在してｐｎ接合分離するプレート状の第２
導電型（例えばｐ型）仕切領域２とを有して成る。複数
枚の第２導電型仕切領域２は少なくとも端部において互
いに並列接続している。
【００１４】また、図１（ｂ）に示すドリフト領域の構
造は繊維状構造であり、筋状の第１導電型（ｎ型）分割
ドリフト経路域１と、筋状の第２導電型（ｐ型）仕切領
域２とは集合体断面で市松状に配置されている。
【００１５】更に、図１（ｃ）に示す第１導電型（ｎ
型）分割ドリフト経路域１は四隅に連結部位１ａを有し
ている。
【００１６】図１（ａ）で良く判るように、並行ドリフ
ト経路群１００の最側端（最上端又は最下端）の第１導
電型分割ドリフト経路域１の外側に沿ってｐｎ接合分離
する第２導電型側端領域２ａを設けても良い。
【００１７】半導体装置がオン状態のときは、複数の並
列接続した分割ドリフト経路域１，１を介してドリフト
電流が流れるが、他方、オフ状態のときは第１導電型分
割ドリフト経路域１と第２導電型仕切領域２とのｐｎ接
合からそれぞれ空乏層が第１導電型分割ドリフト経路１
内に広がってこれが空乏化される。一筋の第２導電型仕
切領域２の両側面から空乏端が側方へ広がるので空乏化
が非常に早まる。また第２導電型仕切領域２も同時に空
乏化される。このため、半導体装置は高耐圧となり、ｎ
型分割ドリフト経路域１の不純物濃度を高めることが可
能であるので、オン抵抗の低減を実現できる。特に、本
発明では、一筋の第２導電型仕切領域２の両側面から隣
接する第１導電型分割ドリフト経路域１，１の双方へ空
乏端が進入するようになっており、双方へ広がる空乏端
が分割ドリフト経路域１，１へ有効的に作用しているの
で、空乏層形成のための第２導電型仕切領域２の総占有
幅を半減でき、その分、第１導電型分割ドリフト経路域
１の断面積の拡大を図ることができ、従前に比してオン
抵抗が頗る低減する。第２導電型仕切領域２の占有幅は
僅少であることが好ましい。また、第２導電型仕切領域
２の不純物濃度は低い方が望ましい。第１導電型分割ド
リフト経路域１の単位面積当たりの本数（分割数）を増
やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大
幅に緩和できる。
【００１８】本発明において一筋の第１導電型分割ドリ
フト経路域１に関する理想オン抵抗ｒと理想耐圧ＢＶと
のトレードオフ関係式は、第２導電型仕切領域２の幅を
無限小と仮定すれば、一筋の理想オン抵抗ｒは（９）式
の理想オン抵抗ＲのＮ倍に相当しているので、 ｒ＝ＮＲ＝ＢＶ2 ／２β2 Ｅc 3 ε0 εSiμ （１０） であり、並行ドリフト経路群全体の理想オン抵抗Ｒと理
想耐圧ＢＶの関係は、 Ｒ＝ＢＶ2 ／２Ｎβ2 Ｅc 3 ε0 εSiμ （１１） となる。従って、ドリフト領域の分割数Ｎを多ければ多
い程、オン抵抗の頗る低減した半導体装置を実現できる
ことが判る。
【００１９】ＳＯＩや半導体層上に作り込んだ横型半導
体装置のように、半導体層又はその上の絶縁膜の上に形
成され、オン状態で横方向にドリフト電流を流すと共に
オフ状態で空乏化するドリフト領域を有する横型の半導
体装置において、上記ドリフト領域としては、短冊状の
第１導電型分割ドリフト経路域と短冊状の第２導電型仕
切領域とが平面上で交互に繰り返し配列されたストライ
プ状並行構造とすることができる。このような平面上の
ストライプ状のｐｎの繰り返し構造は１回のフォトリソ
グラフィーで形成可能であるので、製造プロセスの簡易
化により素子の低コスト化も図ることができる。
【００２０】また、横型半導体装置におけるドリフト領
域の別の構造としては、層状の第１導電型分割ドリフト
経路域と層状の第２導電型仕切領域とを交互に繰り返し
積み重ねて積層された重畳並行構造とすることができ
る。かかる構造では、ＭＯＣＶＤ（有機金属気相分解結
晶成長法）やＭＢＥ（分子線結晶成長法）を用いると、
層厚の微細化が可能であるので、オン抵抗と耐圧のトレ
ードオフ関係を大幅に緩和できる。
【００２１】なお、重畳並行構造にストライプ状並行構
造を加味した構造でも良い。
【００２２】Ｎ＝２の場合、並行ドリフト経路群として
は少なくとも２筋の分割ドリフト経路域から成る。本発
明におけるこの最も簡素な横型半導体装置のドリフト領
域としては、第２導電型半導体層上に形成された第１の
第１導電型分割ドリフト経路域と、この第１の第１導電
型分割ドリフト経路域の上に形成されたウェル状の第２
導電型仕切領域と、この第２導電型仕切領域の表層に形
成され、第１の第１導電型分割ドリフト経路に並列接続
した第２の第１導電型分割ドリフト経路域とを有して成
る。第２の第１導電型分割ドリフト経路域が並列に接続
している分、オン抵抗の低減を図ることができる。
【００２３】そして、このような最も簡素な横型半導体
装置の製造方法としては、シリコンのｐ型半導体層上に
リンをイオン注入して熱拡散により第１のｎ型分割ドリ
フト経路域を形成した後、この第１のｎ型分割ドリフト
経路域上に硼素を選択的にイオン注入して熱拡散により
ウェル状のｐ型仕切領域を形成し、しかる後、熱酸化処
理を施し、シリコン表面でのリンの偏析による高濃度化
と硼素の酸化膜中への偏析による低濃度化を利用して表
層に第２のｎ型分割ドリフト経路域を形成して成ること
を特徴とする。
【００２４】第２のｎ型分割ドリフト経路域の上層には
逆導電型層が隣接していないため、第２のｎ型分割ドリ
フト経路域を空乏化し易くするには薄層であればある程
よい。本発明の製造方法によれば、不純物のドーピング
工程を排除し、熱酸化処理工程だけで第２のｎ型分割ド
リフト経路域を形成できるので、工程数の削減に寄与
し、実用的な量産化が可能となる。
【００２５】更に、トレンチゲート等を用いた半導体装
置やＩＧＢＴ等の縦型半導体装置のように、半導体層の
上に形成され、オン状態で縦方向にドリフト電流を流す
と共にオフ状態で空乏化するドリフト領域を有する半導
体装置において、ドリフト領域としては、縦方向に層状
の第１導電型分割ドリフト経路域と縦方向に層状の第２
導電型仕切領域とを交互に繰り返し隣接した横並び並行
構造とすることができる。かかる構造の製造方法では深
い溝を形成するエッチング工程を必要とするが、縦型構
造でもオン抵抗と耐圧のトレードオフ関係を大幅に緩和
できる。
【００２６】
【発明の実施の形態】次に、本発明の実施形態を添付図
面に基づいて説明する。
【００２７】〔実施形態１〕図２（ａ）は本発明の実施
形態１に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平
面図、図２（ｂ）は図２（ａ）中のＡ−Ａ′線で切断し
た状態を示す切断図、図２（ｃ）は図２（ａ）中のＢ−
Ｂ′線で切断した状態を示す切断図である。
【００２８】本例のＳＯＩ−ＭＯＳＦＥＴの構造は、図
１０に示す構造と同様に、ｎチャネルＭＯＳＦＥＴのオ
フセット・ゲート構造であり、半導体基体５上の絶縁膜
６の上に形成されたｐ型のチャネル拡散領域７と、チャ
ネル拡散領域７の上にゲート絶縁膜１０を介して形成さ
れたフィールドプレート付きゲート電極１１と、チャネ
ル拡散領域７のうちゲート電極１１の一端側に形成され
たｎ+ 型のソース領域８と、ゲート電極１１の他端から
離間した位置に形成されたｎ+ 型のドレイン領域９と、
ドレイン・ゲート間に延在するドレイン・ドリフト領域
１９０と、このドレイン・ドリフト領域１９０上に形成
された厚い絶縁膜１２とを有する。
【００２９】本例におけるドレイン・ドリフト領域１９
０は、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ
型仕切領域２とが平面上で交互に繰り返し配列されたス
トライプ状並行構造となっている。複数のｎ型分割ドリ
フト経路域１の一方端はｐ型のチャネル拡散領域７にｐ
ｎ接合し、それらの他端はｎ+ 型のドレイン領域９に接
続しており、ｎ+ 型のドレイン領域９側から分岐して並
列接続のドリフト経路群１００を形成している。並行ド
リフト経路群１００の最側端の分割ドリフト経路域１の
外側にはストライプ状のｐ型側端領域２ａが設けられて
おり、すべての分割ドリフト経路域１が側面に沿ってｐ
型半導体領域２（２ａ）に挟まれている。また、複数の
ｐ型仕切領域２の一方端はｐ型のチャネル拡散領域７に
接続し、それらの他端はｎ+ 型のドレイン領域９にｐｎ
接合しており、ｐ型のチャネル拡散領域７側から分岐し
て並列接続となっている。
【００３０】ＭＯＳＦＥＴがオン状態のときは、ゲート
絶縁膜１０直下のチャネル反転層１３を介してｎ+ 型の
ソース領域８から複数のｎ型分割ドリフト経路域１にキ
ャリア（電子）が流れ込み、ドレイン・ソース間電圧に
よる電界でドリフト電流が流れる。他方、オフ状態のと
きはゲート絶縁膜１０直下のチャネル反転層１３が消失
し、ドレイン・ソース間電圧により、ｎ型分割ドリフト
経路域１とｐ型のチャネル拡散領域７とのｐｎ接合Ｊ
ａ，ｎ型分割ドリフト経路域１とｐ型仕切領域２とのｐ
ｎ接合Ｊｂからそれぞれ空乏層がｎ型分割ドリフト経路
域１内に広がってこれが空乏化される。ｐｎ接合Ｊａか
らの空乏端はｎ型分割ドリフト経路域１内の経路長さ方
向に広がるが、ｐｎ接合Ｊｂからの空乏端ｅはｎ型分割
ドリフト経路域１内の経路幅方向に広がり、しかも両側
面から空乏端が広がるので空乏化が非常に早まる。また
ｐ型仕切領域２も同時に空乏化される。このため、電界
強度が緩和され、高耐圧となり、その分、ｎ型分割ドリ
フト経路域１の不純物濃度を高めることが可能であるの
で、オン抵抗が低減する。特に、本例では、ｐ型仕切領
域２の両側面から隣接するｎ型分割ドリフト経路域１，
１の双方へ空乏端ｅが進入するようになっているので、
空乏層形成のためのｐ型仕切領域２の総占有幅を半減で
き、その分、ｎ型分割ドリフト経路域１の断面積の拡大
を図ることができ、従前に比してオン抵抗が低減する。
ｎ型分割ドリフト経路域１の単位面積当たりの本数（分
割数）Ｎを増やすにつれ、オン抵抗と耐圧とのトレード
オフ関係を大幅に緩和できる。２本より３本以上の方が
顕著となる。なお、ｐ型仕切領域２の占有幅は僅少であ
ることが好ましい。
【００３１】ここで、理想耐圧ＢＶを例えば100 Ｖと仮
定し、ｎ型分割ドリフト経路域１の不純物濃度ＮD ＝３
×1015（cm-3），シリコンの最大電界強度Ｅc ＝３×10
5 （Ｖ／cm），電子の移動度μ＝1000（cm2 ／Ｖ・sec
），真空の誘電率ε0 ＝8.8×10-12 （Ｃ／Ｖ・ｍ），
シリコンの比誘電率εSi＝12，単位電荷ｑ＝1.6 ×10
-19 （Ｃ）とする。図１０に示す低濃度ドレイン領域９
０では、長さ6.6 μm,厚さ１μm のとき、理想オン抵抗
Ｒは9.1 （ｍオーム・cm2 ）である。これに対して本例
では、ｎ型分割ドリフト経路域１とｐ型仕切領域２の幅
を例えば10μm,１μm,0.1 μm の値として理想オン抵抗
Ｒを計算すると（β＝２／３，ｎ型分割ドリフト経路域
１とｐ型仕切領域の長さを５μm と仮定）、 幅10μm,のとき、7.9 （ｍオーム・cm2 ） 幅１μm,のとき、0.8 （ｍオーム・cm2 ） 幅0.1 μm,のとき、0.08（ｍオーム・cm2 ） となり、幅１μm 以下になると劇的な低オン抵抗化が可
能である。ｐ型仕切領域２の幅をｎ型分割ドリフト経路
域１の幅よりも僅少にすれば、なおその効果が顕著とな
る。ｎ型分割ドリフト経路域１とｐ型仕切領域の幅はフ
ォトリソグラフィとイオン注入により現在0.5 μm 程度
までが量産レベルの限界であるが、微細加工技術の着実
な進展により今後更なる幅寸法の縮小化が可能となるの
で、オン抵抗を顕著に低減できる。
【００３２】特に、本例のドリフト領域の構造は、平面
上のストライプ状のｐｎの繰り返し構造であるため、１
回のフォトリソグラフィーで形成可能であるので、製造
プロセスの簡易化により素子の低コスト化も図ることが
できる。
【００３３】〔実施形態２〕図３（ａ）は本発明の実施
形態２に係る２重拡散型ｎチャネルＭＯＳＦＥＴを示す
平面図、図３（ｂ）は図３（ａ）中のＡ−Ａ′線で切断
した状態を示す切断図、図３（ｃ）は図３（ａ）中のＢ
−Ｂ′線で切断した状態を示す切断図である。
【００３４】本例の２重拡散型ｎチャネルＭＯＳＦＥＴ
の構造は図１１（ｂ）に示す構造を改善したものであ
り、ｐ- 型又はｎ- 型の半導体層４上に形成されたドレ
イン・ドリフト領域１２２と、ドレイン・ドリフト領域
１２２の上にゲート絶縁膜１０を介して形成されたフィ
ールドプレート付きゲート電極１１と、ドレイン・ドリ
フト領域１２２のうちゲート電極１１の一端側に形成さ
れたウェル状のｐ型チャネル拡散領域１７と、ｐ型チャ
ネル拡散領域１７内にウェル状に形成されたｎ+型のソ
ース領域８と、ゲート電極１１に離間したｎ+ 型ドレイ
ン領域９と、ドレイン・ドリフト領域１２２上に形成さ
れた厚い絶縁膜１２とを有する。
【００３５】本例におけるドレイン・ドリフト領域１２
２も、図２に示す実施例１と同様に、短冊状のｎ型分割
ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上
で交互に繰り返し配列されたストライプ状の並行構造と
なっている。そして、複数のｎ型分割ドリフト経路域１
の一方端はｐ型のチャネル拡散領域１７にｐｎ接合し、
それらの他端はｎ+ 型のドレイン領域９に接続してお
り、ｎ+ 型のドレイン９側から分岐して並列接続の並行
ドリフト経路群１００を形成している。並行ドリフト経
路群１００の最側端の分割ドリフト経路域１の外側には
これを挟み込むためのｐ型側端領域２ａが設けられてお
り、すべての分割ドリフト経路域１が側面に沿ってｐ型
領域２（２ａ）に挟まれている。また、複数のｐ型仕切
領域２の一方端はｐ型のチャネル拡散領域７に接続し、
それらの他端はｎ+ 型のドレイン領域９にｐｎ接合して
おり、ｐ型のチャネル拡散領域７側から分岐して並列接
続となっている。
【００３６】本例においても、オフ状態のときは、ｐｎ
接合Ｊｂからの空乏端がｎ型分割ドリフト経路域１内の
経路幅方向に広がり、しかも両側面から空乏端が広がる
ので空乏化が非常に早まる。また同時にｐ型仕切領域２
も空乏化される。このため、実施例１と同様に、高耐圧
となり、ｎ型分割ドリフト経路域１の不純物濃度を高め
ることが可能であるので、オン抵抗の低減を実現でき
る。
【００３７】ここで、図１１（ｂ）に示す従来構造と理
想耐圧100 Ｖで比較してみると、図１１（ｂ）に示す従
来構造ではオン抵抗が約0.5 （ｍオーム・cm2 ）である
のに対して、本例の構造では実施例１と同様に分割ドリ
フト経路域１とｐ型仕切領域２の厚さが１μｍ，幅が0.
5 μｍであるとき、オン抵抗が0.4 （ｍオーム・cm2）
である。分割ドリフト経路域１とｐ型仕切領域２の幅を
更に僅少化することによりオン抵抗の大幅低減が可能で
ある。なお、分割ドリフト経路域１とｐ型仕切領域２の
厚さを厚くすることで、分割ドリフト経路１の抵抗断面
積を大きくしてオン抵抗の低減を図ることができる。例
えば10μｍにすればオン抵抗は１／10、100 μｍにすれ
ばオン抵抗は１／100 にすることができる。このような
厚い領域のドーピングのためには、同じ部位に複数の
（若しくは連続的に異なる）エネルギーで不純物イオン
注入を行えば良い。
【００３８】〔実施形態３〕図４（ａ）は本発明の実施
形態３に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平
面図、図４（ｂ）は図４（ａ）中のＡ−Ａ′線で切断し
た状態を示す切断図、図４（ｃ）は図４（ａ）中のＢ−
Ｂ′線で切断した状態を示す切断図である。
【００３９】本例のＳＯＩ−ＭＯＳＦＥＴの構造は、半
導体基体５上の絶縁膜６の上に形成されたｐ型のチャネ
ル拡散層７７と、チャネル拡散層７７の側壁上にゲート
絶縁膜１０を介して形成されたトレンチゲート電極１１
１と、トレンチゲート電極１１１の上縁に沿って形成さ
れたｎ+ 型のソース領域８８と、トレンチゲート電極１
１１から離間した位置に形成されたｎ+ 型のドレイン領
域９９と、ドレイン・ゲート間に延在するドレイン・ド
リフト領域２９０と、このドレイン・ドリフト領域２９
０上に形成された厚い絶縁膜１２とを有する。
【００４０】本例におけるドレイン・ドリフト領域２９
０は、実施形態１の場合とは異なり、プレート状のｎ型
分割ドリフト経路域１とプレート状のｐ型仕切領域２と
が交互に繰り返し積み重ねて積層された重畳並行構造と
なっている。最下位のｎ型分割ドリフト経路域１の真下
にはｐ型側端領域２ａが形成されており、また最上位の
ｎ型分割ドリフト経路域１の上にもｐ型側端領域２ａが
形成されている。このｐ型側端領域２ａのネットドーピ
ング量は２×1012／cm2 以下とする。複数のｎ型分割ド
リフト経路域１の一方端はｐ型のチャネル拡散層７７に
ｐｎ接合し、それらの他端はｎ+ 型のドレイン領域９９
に接続しており、ｎ+ 型のドレイン９９側から分岐して
並列接続の並行ドリフト経路群１００を形成している。
また、複数のｐ型仕切領域２の一方端はｐ型のチャネル
拡散層７７に接続し、それらの他端はｎ+ 型のドレイン
領域９９にｐｎ接合しており、ｐ型のチャネル拡散層７
７側から分岐して並列接続となっている。
【００４１】この層状構造においても、理想オン抵抗は
前述の（１１）式で与えられ、Ｎはｎ型分割ドリフト経
路域１の積み重ね枚数である。理想耐圧100 Ｖとしたと
き、従来構造（Ｎ＝１）では、理想オン抵抗Ｒ＝0.5
（ｍオーム・cm2 ）であるが、本例ではＮ＝10の場合、
Ｒ＝0.05（ｍオーム・cm2 ）となり、分割数Ｎに逆比例
してオン抵抗が激減する。
【００４２】ところで、図２及び図３に示す実施形態の
キーテクノロジーはフォトリソグラフィーとイオン注入
であったのに対し、図４に示す本例のキーテクノロジー
は、プレート状のｎ型分割ドリフト経路域１とプレート
状のｐ型仕切領域２とを交互に繰り返し積層するための
結晶成長法である。積層数を増やして行くと総厚が厚く
なり、また結晶成長に要する時間が長くなるため、不純
物の拡散による不純物分布の乱れが無視できなくなる。
理想的には、ｎ型分割ドリフト経路域１とｐ型仕切領域
２を可能な限り薄く形成し、不純物分布の乱れが無視で
きる位の低温で結晶成長させることが好ましい。そのた
めには、シリコン技術で多用されているエピタキシャル
成長法よりも、ガリウム−砒素等の化合物半導体で用い
られるＭＯＣＶＤ（有機金属気相分解結晶成長法）やＭ
ＢＥ（分子線結晶成長法）が適している。これによれ
ば、層状のｎ型分割ドリフト経路域１と層状のｐ型仕切
領域２の層厚を微細化でき、オン抵抗の頗る低減が可能
となる。
【００４３】なお、本例の場合、ｎ型分割ドリフト経路
域１とｐ型仕切領域２を薄く形成し、不純物濃度を高め
ると、チャネル反転層１３が形成し難くなり、チャネル
抵抗が下げ難く、結果としてオン抵抗が下げ難い。これ
を改善するためには、ｎ型分割ドリフト経路域１とｐ型
仕切領域２のうちゲート絶縁膜１０に接する部分を局部
的に低濃度領域とすることが有効である。
【００４４】〔実施形態４〕図５（ａ）は本発明の実施
形態４に係る横型構造のＭＯＳＦＥＴを示す平面図、図
５（ｂ）は図５（ａ）中のＡ−Ａ′線で切断した状態を
示す切断図、図５（ｃ）は図５（ａ）中のＢ−Ｂ′線で
切断した状態を示す切断図である。
【００４５】本例のＭＯＳＦＥＴの構造は、ｐ- 型又は
ｎ- 型の半導体層４上に形成されたｐ型のチャネル拡散
層７７と、チャネル拡散層７７の側壁上にゲート絶縁膜
１０を介して形成されたトレンチゲート電極１１１と、
トレンチゲート電極１１１の上縁に沿って形成されたｎ
+ 型のソース領域８８と、トレンチゲート電極１１１か
ら離間した位置に形成されたｎ+ 型のドレイン領域９９
と、ドレイン・ゲート間に延在するドレイン・ドリフト
領域２９０と、このドレイン・ドリフト領域２９０上に
形成された厚い絶縁膜１２とを有する。
【００４６】本例におけるドレイン・ドリフト領域２９
０は、実施形態３の場合と同様であり、プレート状のｎ
型分割ドリフト経路域１とプレート状のｐ型仕切領域２
とが交互に繰り返し積層された並行構造となっている。
最下位のｎ型分割ドリフト経路域１の真下にはｐ型側端
領域２ａが形成されており、また最上位のｎ型分割ドリ
フト経路域１の上にもｐ型側端領域２ａが形成されてい
る。このｐ型側端領域２ａのネットドーピング量は２×
1012／cm2 以下とする。複数のｎ型分割ドリフト経路域
１の一方端はｐ型のチャネル拡散層７７にｐｎ接合し、
それらの他端はｎ+ 型のドレイン領域９９に接続してお
り、ｎ+ 型のドレイン９９側から分岐して並列接続の並
行ドリフト経路群１００を形成している。また、複数の
ｐ型仕切領域２の一方端はｐ型のチャネル拡散層７７に
接続し、それらの他端はｎ+ 型のドレイン領域９９にｐ
ｎ接合しており、ｐ型のチャネル拡散層７７側から分岐
して並列接続となっている。
【００４７】本例は実施形態３と同様にオン抵抗の低減
と高耐圧化を図ることができる。なお、本例と図４に示
す実施形態３との関係は、図３に示す実施形態２と図２
に示す実施形態１との関係に相当している。図２の実施
形態に対する図３の実施形態と同じく、本例はＳＯＩで
はない点で低コスト化を図ることができる。
【００４８】〔実施形態５〕図６（ａ）は本発明の実施
形態５に係る横型構造のｐチャネルＭＯＳＦＥＴを示す
断面図であり、図１１（ａ）の改善例に相当している。
【００４９】本例の構造は、ｐ- 型半導体層４上に形成
されたｎ型チャネル拡散層３と、チャネル拡散層３の上
にゲート絶縁膜１０を介して形成されたフィールドプレ
ート付きゲート電極１１と、チャネル拡散層３のうちゲ
ート電極１１の一端側に形成されたｐ+ 型のソース領域
１８と、ゲート電極１１の他端側真下にウェル端が位置
するｐ型ドレイン・ドリフト領域１４と、このｐ型ドレ
イン・ドリフト領域１４の表層に形成されたｎ型側端領
域２ｂと、ゲート電極１１の他端から離間した位置に形
成されたｐ+ 型のドレイン領域１９と、ｐ+ 型のソース
領域１８に隣接するｎ+ 型のコンタクト領域７１と、ｐ
型ドレイン・ドリフト１４上に形成された厚い絶縁膜１
２とを有する。
【００５０】本例の場合、ドレイン領域の分割数は１
で、ｐ型ドレイン・ドリフト領域１４は断面上では一筋
の分割ドレイン経路域１に相当している。このｐ型ドレ
イン・ドリフト領域１４の上のｎ型側端領域２ｂの厚さ
は空乏化を早めるため薄く形成されている。図１１
（ａ）の構造と比べると、本例ではｎ型側端領域２ｂが
形成されており、ｐ型ドレイン・ドリフト領域１４の下
側のチャネル拡散層３からの空乏層と上側のｎ型側端領
域２ａからの空乏層とで空乏化を促進するようにしてい
る。図１１（ａ）のドレイン・ドリフト領域１４のネッ
トドーピング量は１×1012／ｃｍ2 程度であるのに対
し、本例では約２×1012／ｃｍ2 程度と２倍になってい
る。従って、高耐圧化を実現できる分、ドレイン・ドリ
フト領域１４の不純物濃度を高めることができ、低オン
抵抗化が可能である。
【００５１】〔実施形態６〕図６（ｂ）は本発明の実施
形態６に係る横型構造のｎチャネルＭＯＳＦＥＴを示す
断面図であり、図１１（ｂ）の改善例に相当している。
【００５２】本例は２重拡散型ｎチャネルＭＯＳＦＥＴ
であり、ｐ- 型半導体層４（ｐ型側端領域２ａ）上に形
成されたドレイン・ドリフト領域２２（第１のｎ型分割
ドリフト経路域１）と、ゲート絶縁膜１０を介して形成
されたフィールドプレート付きゲート電極１１と、ドレ
イン・ドリフト領域２２のうちゲート電極１１の一端側
に形成されたウェル状のｐ型チャネル拡散領域１７と、
ｐ型チャネル拡散領域１７内にウェル状に形成されたｎ
+ 型のソース領域８と、ゲート電極１１とこれに離間し
たｎ+ 型ドレイン領域９との間の表面層に形成されたｐ
型トップ層２４（ｐ型仕切領域２）と、ｐ型仕切領域２
の表層に形成された第２のｎ型分割ドリフト経路域１
と、ｎ+ 型のソース領域８に隣接するｐ+ 型のコンタク
ト領域７２と、ｐ型仕切領域２上に形成された厚い絶縁
膜１２とを有する。
【００５３】下層のドレイン・ドリフト領域２２と上層
の分割ドリフト経路域１はｐ型仕切領域２を挟んで並列
接続している。図１１（ｂ）の構造と比べると、本例で
はｐ型仕切領域２の上に分割ドリフト経路域１を並設し
た点にある。前述したように、ｐ型仕切領域２から下層
のドレイン・ドリフト領域２２と上層の分割ドリフト経
路域１の双方に空乏層が広がるようになっているため、
高耐圧化を図ることができ、その分、オン抵抗を低減さ
せることができる。図１１（ｂ）のドリフト領域２２の
ネットドーピング量は２×1012／ｃｍ2 程度であるのに
対し、本例では下層のドレイン・ドリフト領域２２と上
層の分割ドリフト経路域１とのドーピング量を合わせ
て、約３×1012／ｃｍ2 程度と1.5 倍にすることができ
る。本例の構造によれば、図１３中のに示す理想耐圧
と理想オン抵抗とのトレードオフ関係を得ることができ
る。明らかに、従来構造に比して理想耐圧と理想オン抵
抗のトレードオフ関係を緩和できることが判明した。
【００５４】なお、実施形態５，６の構造を得るための
製造方法としては、まず、ｐ- 型半導体層４へのリンの
イオン注入と熱処理（熱拡散）によりｎ型半導体層３
（２２）を形成した後、このｎ型半導体層３（２２）表
面への選択的な硼素のイオン注入と熱処理（熱拡散）に
よってｐ型領域１４（２４）を形成し、しかる後、熱酸
化処理を施し、シリコン表面でのリンの偏析による高濃
度化と硼素の酸化膜中への偏析による低濃度化を利用し
て表層に薄いｎ型側端領域２ｂ（ｎ型分割ドリフト経路
域１）を形成する。ｎ型側端領域２ｂやｎ型分割ドリフ
ト経路域１の上層には逆導電型層が隣接していないた
め、空乏化し易くするには薄層であればある程よい。従
って、熱酸化処理工程だけでｎ型側端領域２ｂ（ｎ型分
割ドリフト経路１）を形成できる利益は、工程数の削減
に寄与し、量産化を可能とする。
【００５５】実施形態５においては、ｎ型側端領域２ｂ
がゲート絶縁膜１０とドレイン・ドリフト領域１４と隔
てているが、これは上記の製造方法を用いているため、
シリコン表層に全面的にｎ型側端領域２ｂが形成されて
しまうからである。しかし、ｎ型側端領域２ｂが薄けれ
ば、ゲート１０直下に形成されるチャネル反転層によっ
てドレイン・ドリフト領域１４が導通するので問題は起
こらない。
【００５６】〔実施形態７〕図７（ａ）は本発明の実施
形態７に係る縦型構造のトレンチゲート型のｎチャネル
ＭＯＳＦＥＴを示す平面図、図７（ｂ）は図７（ａ）中
のＡ−Ａ′線に沿って切断した状態を示す切断図、図８
（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切断した状
態を示す切断図、図８（ｂ）は図７（ｂ）中のＣ−Ｃ′
線に沿って切断した状態を示す切断図、図９（ａ）は図
７（ａ）中のＤ−Ｄ′線に沿って切断した状態を示す切
断図、図９（ｂ）は図７（ａ）中のＥ−Ｅ′線に沿って
切断した状態を示す切断図である。
【００５７】本例の構造は、裏面電極（図示せず）が導
電接触したｎ+ 型ドレイン層２９と、この上に形成され
たドレイン・ドリフト層１３９と、ドレイン・ドリフト
層１３９の表面側に堀り込まれたトレンチ溝内にゲート
絶縁膜１０を介して埋め込まれたトレンチゲート電極２
１と、ドレイン・ドリフト層１３９の表層にトレンチゲ
ート電極２１の深さ程度に浅く形成されたｐ型チャネル
層２７と、トレンチゲート電極２１の上縁に沿って形成
されたｎ+ 型ソース領域１８と、ゲート電極２１を覆う
厚い絶縁膜１２とを有する。なお、単層のｎ+ 型ドレイ
ン層２９に代えて、ｎ+ 型上層とｐ+ 型下層から成る２
層構造又はｐ型層とすると、ｎ型のＩＧＢＴ構造を得る
ことができる。
【００５８】本例におけるドレイン・ドリフト層１３９
は、図８（ｂ）及び図９に示す如く、縦方向にプレート
状のｎ型分割ドリフト経路域１と縦方向にプレート状の
ｐ型仕切領域２とが交互に繰り返し隣接した横並び並行
構造となっている。複数枚のｎ型分割ドリフト経路域１
の上端はｐ型のチャネル拡散層２７にｐｎ接合し、それ
らの下端はｎ+ 型のドレイン層２９に接続しており、ｎ
+ 型のドレイン層２９側から分岐して並列接続の並行ド
リフト経路群１００を形成している。図示されていない
が、並行ドリフト経路群１００の最側端の分割ドリフト
経路域１の外側にはｐ型側端領域が設けられており、す
べての分割ドリフト経路域１が側面に沿ってｐ型仕切領
域２又はｐ型側端領域に挟まれている。また、複数のｐ
型仕切領域２の上方端はｐ型のチャネル拡散層２７に接
続し、それらの下端はｎ+ 型のドレイン層２９にｐｎ接
合しており、ｐ型のチャネル拡散層２７側から分岐して
並列接続となっている。
【００５９】オフ状態のときはゲート絶縁膜１０直下の
チャネル反転層１３が消失し、ドレイン・ソース間電圧
により、ｎ型分割ドリフト経路域１とｐ型のチャネル拡
散層２７とのｐｎ接合Ｊａ，ｎ型分割ドリフト経路域１
とｐ型仕切領域２とのｐｎ接合Ｊｂからそれぞれ空乏層
がｎ型分割ドリフト経路域１内に広がってこれが空乏化
される。ｐｎ接合Ｊａからの空乏端はｎ型分割ドリフト
経路域１内の経路長さ方向に広がるが、ｐｎ接合Ｊｂか
らの空乏端はｎ型分割ドリフト経路域１内の経路幅方向
に広がり、しかも両側面から空乏端が広がるので空乏化
が非常に早まる。またｐ型仕切領域２も同時に空乏化さ
れる。特に、ｐ型仕切領域２の両側面から隣接するｎ型
分割ドリフト経路１，１の双方へ空乏端が進入するよう
になっているので、空乏層形成のためのｐ型仕切領域２
の総占有幅を半減でき、その分、ｎ型分割ドリフト経路
域１の断面積の拡大を図ることができ、従前に比してオ
ン抵抗が低減する。ｎ型分割ドリフト経路１の単位面積
当たりの本数（分割数）を増やすにつれ、オン抵抗と耐
圧とのトレードオフ関係を大幅に緩和できる。
【００６０】理想耐圧100 ＶのｎチャネルＭＯＳＦＥＴ
（図１２に示す従来構造）での理想オン抵抗と比較する
と、従来構造の場合、図１３のにより、理想オン抵抗
Ｒ＝約0.6 （ｍオーム・cm2 ）であるが、本例の場合
は、ｎ型分割ドリフト経路域１とｐ型仕切領域２の深さ
（経路長）を約５μm 、β＝２／３と仮定し、ｎ型分割
ドリフト経路域１とｐ型仕切領域２の積層方向の厚さを
例えば10μm,１μm,0.1μm の値として計算すると、 厚さ10μm,のとき、1.6 （ｍオーム・cm2 ） 厚さ１μm,のとき、0.16（ｍオーム・cm2 ） 厚さ0.1 μm,のとき、0.016 （ｍオーム・cm2 ） となり、μm オーダでも劇的な低オン抵抗化が可能であ
る。ｐ型仕切領域２の幅をｎ型分割ドリフト経路域１の
幅よりも僅少にすれば、なおその効果が顕著となる。ｎ
型分割ドリフト経路域１とｐ型仕切領域の幅はフォトリ
ソグラフィとイオン注入により現在0.5 μm 程度までが
量産レベルの限界であるが、微細加工技術の着実な進展
により今後更なる幅寸法の縮小化が可能となるので、オ
ン抵抗を顕著に低減できる。
【００６１】本例のように、縦方向に配列したｎ型分割
ドリフト経路域１とｐ型仕切領域２の繰り返し構造は、
横型半導体構造の場合に比して製法上難しい面もある
が、例えば、ドレイン層２９の上にエピタキシャル成長
によりｎ型層を形成した後、そのｎ型層をストライプ状
に間隔を空けてエッチング除去し、そのエッチング溝を
ｐ型のエピタキシャル成長によリ埋め、不要部分を研磨
除去する方法を採用することができる。また、中性子線
や飛程の大きい高エネルギー粒子の選択的打ち込みとこ
れによる核変換を利用して選択的に逆導電型領域を深く
形成する方法も考えられる。
【００６２】なお、本発明に係る構造は、ＭＯＳＦＥＴ
のドレイン・ドリフト領域に限らず、オン時にドリフト
領域となり、オフ時に空乏化領域となる半導体領域に適
用でき、ＩＧＢＴ，バイポラーラトランジスタ，ダイオ
ード，ＪＦＥＴ、サイリスタ，ＭＥＳＦＥＴ，ＨＥＭＴ
等の殆ど総ての半導体素子に適用可能である。また、導
電型は逆導電型に適宜変更できる。また、図１では並行
分割ドリフト群として層状、繊維状、網状又は蜂の巣状
を示してあるが、これに限らず、他の繰り返し形状を採
用可能である。
【００６３】
【発明の効果】以上説明したように、本発明は、オン状
態でドリフト電流を流すと共にオフ状態で空乏化する第
１導電型のドリフト領域を並行分割構造とすると共に、
第１導電型分割ドリフト経路域の相隣る同士の側面間
（境界）に介在してｐｎ接合分離する第２導電型仕切領
域を設けたことを特徴としている。従って、次の効果を
奏する。
【００６４】 一筋の第２導電型仕切領域の両側面か
ら隣接する双方の第１導電型分割ドリフト経路へ空乏端
がそれぞれ進入するようになっており、双方へ広がる空
乏端が双方の並列の分割ドリフト経路へ有効的に作用し
ているので、空乏層形成のための第２導電型仕切領域２
の総占有幅を半減でき、その分、第１導電型分割ドリフ
ト経路域の断面積の拡大を図ることができ、従前に比し
てオン抵抗が頗る低減する。第１導電型分割ドリフト経
路１の単位面積当たりの本数（分割数）を増やすにつ
れ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和
できる。
【００６５】 横型半導体装置におけるドリフト領域
としては、短冊状の第１導電型分割ドリフト経路域と短
冊状の第２導電型仕切領域とが平面上で交互に繰り返し
配列されたストライプ状並行構造とすることができる。
平面上のストライプ状のｐｎの繰り返し構造は１回のフ
ォトリソグラフィーで形成可能であるので、製造プロセ
スの簡易化により半導体装置の低コスト化も図ることが
できる。
【００６６】 横型半導体装置におけるドリフト領域
の別の構造としては、層状の第１導電型分割ドリフト経
路域と層状の第２導電型仕切領域とを交互に繰り返し積
み重ねて積層された重畳並行構造とすることができる。
かかる構造では、ＭＯＣＶＤやＭＢＥを用いると、層厚
の微細化が可能であるので、オン抵抗と耐圧のトレード
オフ関係を大幅に緩和できる。
【００６７】 横型半導体装置における最も簡素なド
リフト構造としては、第２導電型半導体層上に形成され
た第１の第１導電型分割ドリフト経路域と、この第１の
第１導電型分割ドリフト経路域の上に形成されたウェル
状の第２導電型仕切領域と、この第２導電型仕切領域の
表層に形成され、第１の第１導電型分割ドリフト経路に
並列接続した第２の第１導電型分割ドリフト経路域とを
有して成る構造を採用できるが、第２の第１導電型分割
ドリフト経路域が並列に接続している分、オン抵抗の低
減を図ることができる。この構造においては、第２の第
１導電型型分割ドリフト経路域の上層には逆導電型層が
隣接していないため、空乏化し易くするには薄層であれ
ばある程よい。
【００６８】 そして、本発明の製造方法によれば、
熱酸化処理工程だけで第２のｎ型分割ドリフト経路域を
形成できるので、工程数の削減に寄与し、実用的な量産
化が可能となる。
【００６９】 縦型半導体装置のドリフト領域として
は、縦方向に層状の第１導電型分割ドリフト経路域と縦
方向に層状の第２導電型仕切領域とを交互に繰り返し隣
接した横並び並行構造とすることができる。かかる構造
の製造方法では深い溝を形成するエンチング工程を必要
とするが、縦型構造でもオン抵抗と耐圧のトレードオフ
関係を大幅に緩和できる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｃ）は本発明に係る半導体装置に
おけるドリフト領域の構造をそれぞれ示す模式図であ
る。
【図２】（ａ）は本発明の実施形態１に係る横型構造の
ＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中
のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
【図３】（ａ）は本発明の実施形態２に係る２重拡散型
ｎチャネルＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）
中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
【図４】（ａ）は本発明の実施形態３に係る横型構造の
ＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中
のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
【図５】（ａ）は本発明の実施形態例４に係る横型構造
のＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−
Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中
のＢ−Ｂ′線で切断した状態を示す切断図である。
【図６】（ａ）は本発明の実施形態５に係る横型構造の
ｐチャネルＭＯＳＦＥＴを示す断面図、（ｂ）は本発明
の実施形態６に係る横型構造のｎチャネルＭＯＳＦＥＴ
を示す断面図である。
【図７】（ａ）は本発明の実施形態例７に係る縦型構造
のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す平
面図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って切断した
状態を示す切断図である。
【図８】（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切
断した状態を示す切断図、（ｂ）は図７（ｂ）中のＣ−
Ｃ′線に沿って切断した状態を示す切断図である。
【図９】（ａ）は図７（ａ）中のＤ−Ｄ′線に沿って切
断した状態を示す切断図、（ｂ）は図７（ａ）中のＥ−
Ｅ′線に沿って切断した状態を示す切断図である。
【図１０】（ａ）は従来の横型構造のＳＯＩ−ＭＯＳＦ
ＥＴを示す平面図、（ｂ）はその断面図である。
【図１１】（ａ）は従来の横型構造のＭＯＳＦＥＴの別
の構造を示す断面図、（ｂ）は従来の２重拡散型ｎチャ
ネルＭＯＳＦＥＴの構造を示す断面図である。
【図１２】従来のトレンチゲート型のｎチャネルＭＯＳ
ＦＥＴを示す断面図である。
【図１３】各種のシリコンｎチャネルＭＯＳＦＥＴの理
想耐圧と理想オン抵抗とのトレードオフ関係を示すグラ
フである。
【符号の説明】
１…ｎ型分割ドリフト経路域 １ａ…連結部位 ２…ｐ型仕切領域 ２ａ…ｐ型側端領域 ３…ｎ型チャネル拡散層 ４…ｐ- 型半導体層 ５…半導体基体 ６…絶縁膜 ７…ｐ型チャネル拡散層 ８…ｎ+ 型ソース領域 ９…ｎ+ 型ドレイン領域 １０…ゲート絶縁膜 １１…フィールドプレート付きゲート電極 １２…厚い絶縁膜 １３…チャネル反転層 １４…ｐ型低濃度領域 １７…ｐ型チャネル拡散領域 １８，２８…ｐ+ 型ソース領域 １９…ｐ+ 型ドレイン領域 ２１…トレンチゲート電極 ２２…ｎ型低濃度ドレイン層 ２４…ｐ型トップ層 ２７…ｐ型チャネル層 ２９…ｎ+ 型ドレイン層 ３９…ｎ型低濃度ドレイン層 ７１…ｎ+ 型コンタクト領域 ７２…ｐ+ 型コンタクト領域 ７７…ｐ型チャネル拡散層 ８８…ｎ+ 型ソース領域 ９０…ｎ型低濃度ドレイン領域（ドレイン・ドリフト領
域） ９９…ｐ型ドレイン領域 １００…並行ドリフト経路群 １１１…トレンチゲート電極 ９０，１２２，１３９，２９０…ドレイン・ドリフト領
域 ｅ…空乏端 Ｊａ，Ｊｂ…ｐｎ接合。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9447−4Ｍ Ｈ０１Ｌ 29/78 ６５３Ｃ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 オン状態でドリフト電流を流すと共にオ
    フ状態で空乏化するドリフト領域を有する半導体装置に
    おいて、前記ドリフト領域は、並列接続した複数の第１
    導電型分割ドリフト経路域を持つ並行ドリフト経路群
    と、前記第１導電型分割ドリフト経路域の相隣る同士の
    側面間に介在してｐｎ接合分離する第２導電型仕切領域
    とを有して成ることを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、
    前記並行ドリフト経路群の最側端の第１導電型分割ドリ
    フト経路域の外側に沿ってｐｎ接合分離する第２導電型
    側端領域を有して成ることを特徴とする半導体装置。
  3. 【請求項３】 半導体層又はその上の絶縁膜の上に形成
    されており、オン状態で横方向にドリフト電流を流すと
    共にオフ状態で空乏化するドリフト領域を有する半導体
    装置において、前記ドリフト領域は、短冊状の第１導電
    型分割ドリフト経路域と短冊状の第２導電型仕切領域と
    が平面上で交互に繰り返し配列されたストライプ状並行
    構造であることを特徴とする半導体装置。
  4. 【請求項４】 半導体層又はその上の絶縁膜の上に形成
    されており、オン状態で横方向にドリフト電流を流すと
    共にオフ状態で空乏化するドリフト領域を有する半導体
    装置において、前記ドリフト領域は、層状の第１導電型
    分割ドリフト経路域と層状の第２導電型仕切領域とを交
    互に繰り返し積み重ねて積層された重畳並行構造である
    ことを特徴とする半導体装置。
  5. 【請求項５】 第２導電型半導体層上に形成されてお
    り、オン状態で横方向にドリフト電流を流すと共にオフ
    状態で空乏化するドリフト領域を有する半導体装置にお
    いて、前記ドリフト領域は、前記第２導電型半導体層上
    に形成された第１の第１導電型分割ドリフト経路域と、
    この第１の第１導電型分割ドリフト経路域の上に形成さ
    れたウェル状の第２導電型仕切領域と、この第２導電型
    仕切領域の表層に形成され、第１の第１導電型分割ドリ
    フト経路に並列接続した第２の第１導電型分割ドリフト
    経路域とを有して成ることを特徴とする半導体装置。
  6. 【請求項６】 請求項５に規定する半導体装置の製造方
    法において、シリコンのｐ型半導体層上にリンをイオン
    注入して熱拡散により第１のｎ型分割ドリフト経路域を
    形成した後、この第１のｎ型分割ドリフト経路域上に硼
    素を選択的にイオン注入して熱拡散によりウェル状のｐ
    型仕切領域を形成し、しかる後、熱酸化処理を施し、シ
    リコン表面でのリンの偏析による高濃度化と硼素の酸化
    膜中への偏析による低濃度化を利用して表層に第２のｎ
    型分割ドリフト経路域を形成して成ることを特徴とする
    半導体装置の製造方法。
  7. 【請求項７】 半導体層の上に形成されており、オン状
    態で縦方向にドリフト電流を流すと共にオフ状態で空乏
    化するドリフト領域を有する半導体装置において、前記
    ドリフト領域は、縦方向に層状の第１導電型分割ドリフ
    ト経路域と縦方向に層状の第２導電型仕切領域とを交互
    に繰り返し隣接した横並び並行構造であることを特徴と
    する半導体装置。
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