JPH09266500A - マイクロ波位相検出器およびデータ分離化再生方法 - Google Patents

マイクロ波位相検出器およびデータ分離化再生方法

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JPH09266500A
JPH09266500A JP8335165A JP33516596A JPH09266500A JP H09266500 A JPH09266500 A JP H09266500A JP 8335165 A JP8335165 A JP 8335165A JP 33516596 A JP33516596 A JP 33516596A JP H09266500 A JPH09266500 A JP H09266500A
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phase
pulse
clock signal
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JP8335165A
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Anthony Kevin Dale Brown
アントニー・ケビン・デイル・ブラウン
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Nortel Networks Ltd
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Northern Telecom Ltd
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Publication date
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs

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  • Analogue/Digital Conversion (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

(57)【要約】 【課題】 本発明は、Ｎデータチャネルを含み、データ
速度Ｒを有する入力データストリームからデータを分離
化して再生するマイクロ波位相検出器を提供する。 【解決手段】 チャネルＭに対応してデータを再生する
ため、検出ユニットはデータストリームを受け取り、チ
ャネルＭでのデータ遷移に対応してサンプリング位相を
検出し、位相幅変調（ｐｗｍ）パルスを生成する。ディ
ジタル／アナログ（Ｄ／Ａ）変換ユニットはｐｗｍパル
スを制御電圧に変換する。位相検出器はＲ／Ｎの速度で
ローカルクロック信号のＮ変形クロックを供給する。バ
ランスユニットがチャネルについて設置される。ｐｗｍ
パルスが生成されると、そのパルスに対する電圧が反対
の振幅のバランスパルスで補償される。このようにして
各Ｍデータチャネルに対応したサンプリング位相をｐｗ
ｍパルスとバランスパルスの振幅間の比率を変えること
によって調節することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多位相・位相検出器
に関し、特に高周波データを分離化し再生する多位相・
位相検出器、およびデータ分離化再生方法に関する。
【０００２】
【従来の技術】情報時代の出現と家庭への広帯域データ
接続に対する今日の関心から、今日の集積回路技術の機
能をその限界まで押しやっている広帯域データ移送媒体
とインターフェイスするために低コスト、低出力データ
受信機が必要とされている。そのようなデータ受信機は
ディジタルデータを多メガヘルツ周波数で再生する必要
があり、低出力、集積クロック再生機構の問題がある。
【０００３】所定のシリコン技術でデータを受けること
のできるデータ速度を最大化するために使用されている
１つの手法は、チップデータ入力で１：２非多重回路を
使用することである。この解決方法はＩＥＥＥ１９９
２、バイポーラ回路技術会議におけるＪ．ハウエンスチ
ャイルドの論文７．４「シリコンバイポーラ技術で作成
した２２Ｇｂ／ｓ回路と３２Ｇｂ／ｓ再生デマルチプレ
クサＩＣ」に開示されている。例えば、データは、その
データ入力が入力データに接続された２つのＤタイプフ
リップフロップで再生できるが、そのクロック入力はそ
れぞれクロックの前後端に接続される。このように方法
によって、２Ｇｂ／ｓデータストリームを１Ｇｂ／ｓク
ロックで再生できる。
【０００４】
【発明が解決しようとする課題】本発明で扱う主要な目
的は、多位相データ再生を得るために利用する多位相電
圧制御発振器（ＶＣＯ）用の位相検出器を提供すること
である。
【０００５】本発明の他の目的は、周波数が関連入力デ
ータ速度以下の多位相ＶＣＯに関してデータストリーム
の位相検出を達成する、多位相電荷ポンプ回路を提供す
ることである。そのような回路では、データトランザク
ション数は所定の期間内のクロック遷移数を超過し、位
相ロックループ設計用の通常の手法は適用できない。
【０００６】米国特許５、１８５、５８１号（ブラウ
ン、ノーザンテレコム社に対して１９９３年２月９日発
行）は、直交位相出力を有するＶＣＯを構築するのに使
用する差動増幅器を開示している。この発明で開示され
たＶＣＯは本発明で多位相クロック信号を出すのに使用
できる。そのようなＶＣＯの４つの位相で４つのＤ型フ
リップフロップをクロッッキングしデータ入力を共通デ
ータストリームに接続することで、１：４分離化回路を
得ることができる。そのような構成により１ＧＨｚＶＣ
Ｏで４Ｇｂ／ｓデータストリームを再生する。
【０００７】従って、例えば、１０ＧＨｚのＦTを有す
るシリコンプロセスにより１ＧＨｚの最大保証周波数で
直交位相発振器の設計が可能になるならば、そのプロセ
スはそれにも関わらず完全に集積した回路を使用して４
Ｇｂ／ｓまでのデータ再生を支援する可能性がある。そ
のような回路はもちろん、過剰な位相ジッタおよび入力
データの過剰なジッタの存在によってその動作が制限さ
れる。
【０００８】更にＶＣＯを上記の発明に従って考えられ
る８つ以上の出力クロック位相で使用することも可能で
ある。８以上のクロック位相出力を有するＶＣＯによ
り、本発明により再生できる最大データ速度は、クロッ
ク周波数に使用可能なクロック位相数を乗じた数に等し
くなる。
【０００９】本発明の他の目的は、必要に応じてクロッ
ク遷移の位相をデータアイの中心の左右に調節してビッ
ト誤り率（ＢＥＲ）性能を向上をさせ、マイクロ波多位
相・位相検出器を提供することである。
【００１０】ＶＣＯのそれぞれのサイクルについて潜在
的に複数のデータ遷移があることから、次のデータ遷移
の直前のデータのバイナリ値は、クロック位相の直前の
ラッチ化データ出力の観察による以外は知られないこと
は明らかである。本発明では、クロック遷移の各位相は
データ遷移間の中心、すなわちデータアイの中間、に調
節するために、クロックのそれぞれの位相を位相関連デ
ータ遷移の出現と比較する。
【００１１】
【課題を解決するための手段】本発明は、Ｎデータチャ
ネルを含み、データ速度Ｒを有する入力データストリー
ムからＭ次のチャネルに対してデータを分離化して再生
するマイクロ波位相検出器において：速度Ｒ／Ｎを有
し、ローカルクロック信号のＮ変形クロック（各変形ク
ロック（Ｍ）は隣接する先の変形（Ｍ−１）から位相が
＋３６０°／Ｎ変位し、前記クロック信号の隣接する後
の変形（Ｍ＋１）から位相が−３６０°／Ｎ変位してい
る）を供給する端子手段と、前記データストリームを受
け取り、チャネルＭ上のデータ遷移に対応するサンプリ
ング位相を検出し、前記サンプリング位相で位相変調さ
れた位相幅変調（ｐｗｍ）パルスを生成する検出ユニッ
トと、前記ｐｗｍパルスを制御電圧に変換するディジタ
ル／アナログ（Ｄ／Ａ）変換ユニットと、前記（Ｍ）次
チャネルに対し再生データビットを供給するデータ再生
ユニットとから構成される。
【００１２】さらに、本発明は、データ速度Ｒを有する
入力データストリームからＮチャネルのデータを分離化
して再生するマイクロ波位相検出器において：各変形
（Ｍ）クロックは隣接する先の変形（Ｍ−１）から位相
が＋３６０°／Ｎ変位し、前記クロック信号の隣接する
後の変形（Ｍ＋１）から位相が−３６０°／Ｎ変位し
た、速度Ｒ／Ｎを有するローカルクロック信号のＮ変形
クロックを供給する端子手段と、前記データストリーム
を受け取り、前記チャネルＭ上のデータ遷移に対応する
サンプリング位相を検出し、位相が前記サンプリング位
相で変調された位相幅変調（ｐｗｍ）パルスを生成す
る、各々がデータチャネルＭ（Ｍは１とＮの間の整数）
用である複数（Ｎ）の検出ユニットと、前記ローカルク
ロック信号のすべての（Ｎ）変形クロックについて得ら
れる同様の複数のｐｗｍパルスを第１の端子で受け取
り、第２の端子が加算ノードに接続された同様の複数
（Ｎ）の第１の抵抗と、前記ローカルクロック信号のす
べての（Ｎ）変形クロックについて得られる複数のバラ
ンスパルスを第１の端子で受け取り、第２の端子が前記
加算ノードに接続された同様の複数（Ｎ）の第２の抵抗
と、前記加算ノードと接地間に接続され、前記ｐｗｍパ
ルスのそれぞれを積分して各制御電圧を生成し、前記の
各電圧を前記加算ノードで加えて制御電圧を得るキャパ
シタと、前記Ｎチャネルのそれぞれの再生データを供給
する同様の複数のデータ再生ユニットとから構成され
る。
【００１３】さらに、本発明は、データ速度Ｒを有する
入力データストリームからＮチャネルに対するデータを
分離化して再生する方法において：速度Ｒ／Ｎを有し、
各変形クロック（Ｍ）は隣接する先の変形（Ｍ−１）か
ら位相が＋３６０°／Ｎ変位し、前記クロック信号の隣
接する後の変形（Ｍ＋１）から位相が−３６０°／Ｎ変
位しているローカルクロック信号のＮ変形クロックを供
給し（ここで、各チャネルに対し、Ｍは集合［１，Ｎ］
の元である）、前記データストリームを受け取り、デー
タ遷移に対応するサンプリング位相を検出し、前記サン
プリング位相で位相変調された位相幅変調（ｐｗｍ）パ
ルスを生成し、前記のｐｗｍパルスの位相と所定の位相
関係を有し、前記のｐｗｍパルスの振幅と所定の振幅関
係を有するバランスパルスを生成し、前記のｐｗｍパル
スのアナログ変換と前記バランスパルスのアナログ変換
とを加算し、制御電圧を生成し、前記ローカルクロック
信号の前記（Ｍ）変形を用いて再生データストリームを
供給し、各前記チャネル（Ｍ）に対して得られた全ての
（Ｎ）制御電圧を加算し、前記制御電圧で前記ローカル
クロックを制御するように構成される。
【００１４】
【発明の実施の形態】図１（a）は、米国特許５、１８
５、５８１号（ブラウン）による直交位相ＶＣＯを示し
たものである。図１（a）に示す多位相ＶＣＯは、それ
ぞれのポートの出力とその反転を取ることによって直交
位相クロックを得るのに使用できる。ジャイレータ共振
器はポート１とポート２間で９０°の位相で発振する。
ＶＣＯは、共振回路として接続された２つの差動増幅器
Ａ１，Ａ２からなる。差動増幅器Ａ２の正と負の出力端
子はそれぞれ差動増幅器Ａ１の正と負の入力端子に接続
される。増幅器Ａ１の正と負の出力端子はそれぞれ差動
増幅器Ａ２の負と正の端子に接続される。
【００１５】図１（a）のＶＣＯは、増幅器Ａ１、Ａ２
の直列ゲインが１より大きく、増幅器Ａ１、Ａ２による
合計位相が１８０°の周波数で発振し、更なる１８０°
の位相は増幅器Ａ１、Ａ２の交差接続から生じる。増幅
器は同じバイアスにするので、それぞれは発振周波数で
９０°の位相が生じる。従ってクロック位相はちょうど
π／２ラジアン離れている。本発明の一実施の形態で
は、位相検出器はローカルクロック信号Φ１とΦ４を使
用し、それらは例えば図１（a）に示すタイプのジャイ
レータで生成できる。上述したように、２つの隣接クロ
ック間の位相は、図１（a）に示すように直交ＶＣＯに
ついては９０°である。
【００１６】より高いデータ速度については、多位相ジ
ャイレータを使用できる。以下の開示及び特許請求項の
範囲では、「Ｎ」を使用してデータストリーム内のチャ
ネル数を示す。Ｎ位相ジャイレータで分離化できる入力
データストリームの速度は、クロック周波数のＮ倍に等
しい。そこで本発明の多位相検出器ではＮのローカルク
ロック信号の変形クロックを有するジャイレータを使用
し、２つの隣接する変形クロック間の位相は３６０°／
Ｎとする。初めの隣接変形クロックを（Ｍ−１）で示
し、（Ｍ）変形クロック前に３６０°／Ｎで始まる。後
の隣接変形クロックは（Ｍ）変形クロック後に３６０°
／Ｎで始まる。
【００１７】本発明では、データサンプリング間隔は、
２つの連続したデータ遷移間で形成され、クロックアイ
をローカルクロック信号の２つの隣接変形クロック（Ｍ
−１）と（Ｍ）間で形成する。位相検出器はサンプリン
グ位相を判定し、データアイ内でいつデータ遷移が生じ
るかを示す。そしてサンプリング位相でデータ遷移パル
スをデータアイからクロックアイに転送することでｐｗ
ｍパルスを形成する。
【００１８】排他的ＯＲゲート（ＥＸＯＲ）を使用して
データ遷移の存在を判定する。クロックのそれぞれの位
相に対して１つが必要となる。図１（ｂ）は２つの入力
を有するＥＸＯＲ回路の出力のタイミング図で、１つの
入力は他のものの遅延バージョンである。ＥＸＯＲの出
力は、入力信号の１つがどちらかの極性の遷移を有する
時はいつでも固定極性の過渡パルスを示す。言い換えれ
ば、出力は、入力「Ａ」が極性を変える時はいつでも正
のパルスをもたらす。本発明のマイクロ波多位相検出器
はＮ部分からなり、それぞれはクロック位相の１つに対
応してデータを再生する。
【００１９】図２は、１クロック位相遷移である１デー
タ遷移の位相検出タイミング図であり、図３は１データ
遷移用の位相検出器のある区分の概略図である。Ｍ区分
はクロック位相Ｍ−１、Ｍ、Ｍ＋１を使用する。ただ
し、Ｍは１とＮ間の整数である。図３に示す区分につい
てはＭ＝２で、クロックΦ１−Φ３を入力してクロック
Φ２に対応するデータを再生する。
【００２０】検出ユニット１はデータサンプリングユニ
ット１００とｐｗｍパルス形成ユニット２００とからな
る。図３は更にデータ再生ユニット３００、ディジタル
ーアナログ（Ｄ／Ａ）変換ユニット４００とバランスユ
ニット５００を含む。
【００２１】検出ユニット１のデータサンプリングユニ
ット１００はデータストリーム及びクロックΦ１、Φ２
を受け取り、それらのクロックの前縁間で生じるデータ
遷移に関する位相情報（サンプリング位相）を供給す
る。この間隔をデータサンプリング間隔と定義し、図２
の陰影領域７に示す。サンプリング点８でこの間隔内で
データの遷移が生じれば、ｐｗｍパルス形成ユニット２
００はクロックアイ内のデータ遷移パルスを転送するこ
とでサンプリング位相（データ遷移の位相）で変調した
ｐｗｍパルス位相を生成する。図２のクロックアイ９
は、図３の実施の形態のΦ１、Φ２間の２つの連続した
クロック変形クロック間で形成される。ｐｗｍパルスは
Ｄ／Ａ変換ユニット４００、すなわち積分器、に入力し
てＶＣＯに対する制御電圧を生成する。すべての区分に
対する電圧は加算ノード１８で加算され、ＶＣＯに対す
る制御電圧を生じる。
【００２２】クロックＭ（図３に示す回路内のΦ２）に
ついて再生されたデータは、データ再生ユニット３００
で再生され、必要に応じて受信機で使用される。ＶＣＯ
の制御電圧は、ローカルクロック信号Φ１−ΦＮの周波
数を調整するのに必要で、従ってデータ遷移がデータサ
ンプリング間隔内で所定のサンプリング点内で生じる場
合には制御電圧をＶＣＯに印加すべきではない。このた
め、位相検出器は更にｐｗｍパルス形成ユニット２００
内でｐｗｍパルスが生じたときはいつでもバランスパル
スを印加するバランスユニット５００を含んでいる。バ
ランスパルスは更にＤ／Ａ変換ユニット４００にも加え
られ、遷移が所定のサンプリング点で生じる場合、ｐｗ
ｍパルスによって与えられる制御電圧を補償するように
選択された振幅と位相を有する。
【００２３】バランスユニット５００はクロックＭ、ク
ロックＭ及びＭ＋１、すなわち図３のΦ２、Φ３のｐｗ
ｍパルスを受け取る。バランスユニット５００はそれら
の図で示した場合にクロックΦ２に対応してＭ区分で生
成されたｐｗｍパルスを補償するバランスパルスを生成
する。
【００２４】データサンプリング間隔内でｐｗｍパルス
形成ユニット２００で形成されたｐｗｍパルスの位置
は、バランスパルスの振幅を変えることで調節できる。
従って位相検出器の１つ以上のバランスパルスの振幅の
調節により制御電圧が加算ノード１８に存在するなら
ば、ローカルクロック信号の周波数は増大または減少
し、サンプリング位置はそれに従って前後に移動する。
【００２５】図３に示すマイクロ波多位相検出器の各ブ
ロックを更に詳細に説明する。上述したように、次のデ
ータ遷移直前のデータのバイナリ値を決定するため、直
前のクロック位相上でラッチされたデータを現在データ
と比較する。それによりクロック遷移の位相をデータ遷
移間で中心に調節することができる。
【００２６】図３から分かるように、２つのＤラッチ１
１、１２を使用して１０で受けたデータ入力をサンプル
する。ラッチはＤラッチのそれぞれのクロック入力に加
える２つの隣接するクロックΦ１、Φ２でクロッキング
される。クロックが論理「１」ならば、ラッチは「読み
取り」モードで、１０に現れるデータは出力３、４に向
けて通過する。各Φ１ないしΦ２クロックパルス後のＤ
ラッチ１１、１２の出力３、４の状態は、それぞれのク
ロックパルス前の入力Ｄに等しい。Ｄラッチ１１、１２
は図３に示す実施の形態でそれぞれΦ１、Φ２の負の縁
上でラッチされているので、クロックパルスの後縁後
（次の前縁前）で出力に変化は生じない。
【００２７】Ｄラッチ１１、１２の出力は、排他的ＯＲ
ゲート１４を介して、ｐｗｍパルスをノード２で出すｐ
ｗｍパルス形成ユニット２００に入力される。排他的Ｏ
Ｒゲート１４は、Ｄラッチ１１、１２の出力３、４を受
け取り、入力４が極性を変えるときはいつでも出力５に
パルスを出すように構成される。
【００２８】図２では、データ遷移がクロックΦ１、Φ
２間の間隔、すなわちデータサンプリング間隔内で生じ
たならば、データ遷移パルスがＥＸＯＲ１４の出力に現
れることが明らかである。ラッチ１２の出力Ｑは、ラッ
チ１２の出力ＱがΦ２でラッチされる前にラッチ１１が
Φ１でラッチされる期間内にデータ遷移に関する位相情
報を供給する。
【００２９】位相情報から中間情報を除去するため、Ｅ
ＸＯＲ１４の出力５はゲート１５で信号６でＡＮＤが取
られる。この信号６は、ＡＮＤゲート１７でクロック信
号Φ１の反転信号にクロック信号Φ２を加えることによ
り得られる。これを図２で４段目に示す。
【００３０】ノード２で得られるｐｗｍパルスを図２の
５段目に示す。遷移がデータサンプリング間隔内で行わ
れ、生じたパルスは位相差情報を有することが分かる。
パルスは、ローカルクロック信号が再生データと同位相
ならばサンプリング位置に現れる。
【００３１】ｐｗｍパルスはＤ／Ａ変換ユニット４００
に印加され、そこで抵抗Ｒ１とキャパシタＣにより積分
され、Ｍ区分＝２に対する電圧が得られる。それは端子
１８上の制御電圧の断片である。この区分のｐｗｍパル
スにより与えられた断片を加算ノード１８で他の区分に
より与えれらた断片に加えて、ＶＣＯに対する制御電圧
が得られる。制御電圧は形成パルスの振幅と長さに依存
する。ある区分がサンプリング点前から始まるパルスを
生じるならば、高い電圧がその区分によりノード１８の
電圧に与えられ、制御電圧は増大する。区分がサンプリ
ング点後に始まるパルスを生成するならば、低い電圧が
その区分によりノード１８の電圧に与えられ、制御電圧
は減少する。このように、ローカルクロック信号の周波
数を入力データストリームの速度に対して調整する。
【００３２】ローカルクロック信号が再生データと同期
しているならば、加算ノード１８に信号が存在していな
いことが望ましい。従ってｐｗｍパルスが実際にノード
２で生成されるならば、バランスさせるバランスパルス
もｐｗｍパルスにより生成される電圧を補償するために
生成すべきである。バランスパルスは対応する区分によ
り生成されたｐｗｍパルスにより与えられる制御電圧を
中和するために選択された位相と振幅を有するので、再
生データがローカルクロック信号と同位相の場合、ＶＣ
Ｏはその現在作動モードを維持する。本発明の概略で
は、バランスパルスはクロック位相間隔の持続時間、す
なわち２つの連続クロックパルスΦ１、Φ２間の間隔
（３６０°／Ｎ）にちょうど等しく、ｐｗｍパルスの振
幅の半分の振幅を有する。
【００３３】バランスユニット５００はノード２でｐｗ
ｍパルスを受け取り、クロックΦ２でフリップフロップ
１９内でラッチされる。フリップフロップ１９のＱ出力
はΦ３でクロックされたフリップフロップ２０に入力す
る。フリップフロップ１９Ｑ出力およびフリップフロッ
プ２０の反転Ｑ出力をゲート２１でＮＡＮＤ演算して出
力２２でバランスパルスを得る。出力２２はハイで、ク
ロックパルスΦ２でノード２でｐｗｍパルスが検出され
た場合にローになり、クロックパルスΦ３でフリップフ
ロップ２０によりフリップフロップ１９の高出力が検出
されるときに再びハイになる。バランスパルスは更にＤ
／Ａ変換ユニット４００にも加えられ、そこでパルスは
出力１８で制御信号に加える電圧に変換される。
【００３４】図３のバランスユニット５００内で生成さ
れたバランスパルスは積分後、クロックΦ２（Ｍ＝２）
のデータを再生する隣接区分で生成されたｐｗｍパルス
により生成された電圧をちょうど補償する電圧をもたら
す。一般にＭ区分で生成されたｐｗｍパルスにより生成
された電圧は、Ｍ区分で生成されたバランスパルスによ
り相殺される。
【００３５】ゲート遅延を無視した最適位相関係では、
データサンプリング間隔の中心でのクロック遷移によ
り、２２でのバランスパルスのちょうど半分の長さの正
のパルスを２で生じる。それぞれ１：２の比率で適切に
重み付けした抵抗Ｒ１、Ｒ２を使用すると、それらの条
件下のｐｗｍパルスとバランスパルスからの加算積分電
荷はゼロとなる。Φ２についての再生データは、図３の
実施の形態で、Φ２の反転でクロッキングされるＤラッ
チを含むデータ再生ユニット３００で得られる。
【００３６】上述したように図３の回路は、ゲート遅延
を無視すれば理論的に正確である。しかしすべての超高
速設計では、ゲート遅延は回路性能を判定する上で重要
な役割を果たしている。ゲート遅延の作用を削減する１
つの方法は、ＣＭＬ（電流モード論理）のような平衡回
路スタイルまたは差分ＣＭＯＳを使用することであるの
で、信号の遅延とその反転はちょうど同一である。従っ
てΦ１は反転Φ１とちょうど同じ遅延を有する。ここで
も超高速設計の場合、ＥＸＯＲゲートの設計用の平衡乗
算器が好ましい。しかし平衡ギルバート乗算器の場合、
下部乗算器要素は上部のものよりも低速なので、ＥＸＯ
Ｒは出力へのその入力を通して対称的な遅延経路を持た
ない。この非対称性を克服する１つの方法は次のような
ものである。
【００３７】Ｄラッチ１１、１２は本質的に平衡ＣＭＬ
乗算器で、クロック入力がデータ入力よりも低速で、更
にＣＭＬ・ＡＮＤゲートは修正乗算器で、高速及び低速
入力を有すると仮定すると、図３を参照するとノード３
はＥＸＯＲゲート１４の高速入力である；ノード４はＥ
ＸＯＲゲート１４の低速入力である；変形クロックΦ２
はクロックしたラッチ１２の低速入力である；ノード１
０はラッチ１２の高速入力である；ノード５はＡＮＤゲ
ート１５の高速入力である；ノード６はＡＮＤゲート１
５の低速入力である；変形クロックΦ２はＡＮＤゲート
１７の低速入力である。
【００３８】ｐｗｍパルスの前縁は、入力１０、ラッチ
１２、ノード４、ノード５、ノード２の経路により定義
される。合計遅延は「高速」＋「低速」＋「高速」であ
る。ｐｗｍパルスの後縁は、ＡＮＤゲート１７のΦ２入
力、ノード６、ノード２の経路により定義される。合計
遅延は「低速」＋「低速」である。
【００３９】ＣＭＬゲートの標準設計は、低速経路は高
速経路の遅延の２倍となるようにする。その結果、２つ
の経路は正確に整合し、クロックΦ２に対するデータ入
力１０の位相関係は２のｐｗｍパルスの長さで正確に表
示される。
【００４０】その結果、データとクロック経路は一般に
ｆT＝１０ＧＨｚのバイポーラプロセスについては数十
ピコ秒内、典型的には３０ｐｓで非常に正確に整合す
る。これは１ｎｓクロック周期に関して３％の誤差とな
り、４Ｇｂ／ｓのデータ速度の４位相データ再生システ
ムについて２４％のｐｗｍパルスのパルス幅誤差に対応
し、１５ｐｓのクロック／データパルスアラインメント
誤差となる。このパルス幅変調誤差は比較的小さいが、
抵抗Ｒ１とＲ２の比率のパラメータ的な調整により補償
することができる。同一抵抗比をサンプリング点の正確
な調整に対して調整して最低ＢＥＲを得ることができ
る。なお、実際のシステムでは、最低ＢＥＲは、伝送媒
体の損失性故に、データサンプリング間隔の中心にしば
しば見られる。
【００４１】図４はＮ位相検出器の３つの隣接する検出
区分の概略図で、その相互接続を示している。入力デー
タは端子１０ですべてのデータサンプリングユニットに
印加し、再生、ローカルクロック信号の位相がずれてい
るかどうかを示す制御信号が出力１８で得られる。
【００４２】一般にＭ区分はＭについてｐｗｍパルスを
生成する検出ユニットと、Ｍクロックについて再生され
たデータを分離するデータ再生ユニットと、データ遷移
生成信号を制御電圧に変換する変換ユニットを含んでい
る。
【００４３】Ｍ区分は更に、バランスパルスをローカル
Ｍ及びＭ＋１クロックから生成して、再生したクロック
の位相が正確ならばＭ区分で生成したｐｗｍパルスを補
償するバランスユニットを含む。
【００４４】加算ノード１８は「Ｎ」出力を集めて、位
相調整のためにＶＣＯの入力に印加する制御信号を生成
する。Ｄ／Ａ変換ユニット４００はすべての部分の重み
づけ抵抗と、出力１８と接地間に接続された共通キャパ
シタとからなる。
【００４５】図５は再生・多位相・位相検出器と多位相
ＶＣＯを組み込んだ完全な位相ロックループのブロック
レベルの図である。入力データは１０で受け取り、出力
２３−３０のデータを分離化するために多位相クロック
パルスΦ１−Φ８を用いる。データの位相がローカルク
ロック信号の位相と異なる場合はいつでも制御信号が加
算ノード１８に存在する。この制御信号は、それに従っ
てローカルクロック信号の位相を調節するＶＣＯ６００
の入力に印加する。キャパシタＣは接地と加算ノード間
に接続する。
【００４６】
【発明の効果】本発明の利点は、位相検出器は、データ
から再生したクロックがデータ速度のほぼ数周波である
位相ロックループで作動するので、高速データを分離化
して再生できることにある。
【００４７】本発明の他の利点は、データアイサンプリ
ング点の正確な調節が可能であるから、ビット誤り率を
削減できることにある。好ましくは、サンプリング点は
データアイの中に配置する。
【００４８】更に本発明の位相検出器の設計により、デ
ータ及びクロックのパルスが保持するゲート遅延が適正
になり、データサンプリング点のデータアイ内での調節
を可能にして再生データのビット誤り率を最小にでき
る。
【図面の簡単な説明】
【図１】 （１）ポート１、２間の９０°位相を有する
従来の直交ジャイレータ共振器を示す図である。（２）
２つの入力を有するＥＸＯＲ回路の出力のタイミング図
を示し、１つの入力は他の入力を遅延したものである。
【図２】 １つのデータ遷移用の位相検出器のタイミン
グ図である。
【図３】 単一位相について示した多位相検出器回路の
概略図である。
【図４】 Ｎ位相検出器の３つの隣接位相検出器区分の
概略図である。
【図５】 本発明の多位相ＶＣＯを有する多位相ロック
ループを示す。
【符号の説明】 １・・・多位相・位相検出器、１１，１２・・・Ｄラッチ、
２，３，４，５，６，２２・・・ノード、１４・・・排他的Ｏ
Ｒ（ＥＸＯＲ）ゲート、１５・・・ＡＮＤゲート、１７・・・
ＡＮＤゲート、１８・・・加算ノード、１９，２０，２４・
・・フリップフロップ、２１・・・ＮＡＮＤゲート、２３−
３０・・・出力、１００・・・データサンプリングユニット、
２００・・・ｐｗｍパルス形成ユニット、３００・・・データ
再生ユニット、４００・・・Ｄ／Ａ変換ユニット、５００・
・・バランスユニット、６００・・・多位相ＶＣＯ、Φ１−
Φ８・・・多位相クロックパルス

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 Ｎデータチャネルを含み、データ速度Ｒ
    を有する入力データストリームからＭ次のチャネルに対
    してデータを分離化して再生するマイクロ波位相検出器
    において：速度Ｒ／Ｎを有し、ローカルクロック信号の
    Ｎ変形クロック（各変形クロック（Ｍ）は隣接する先の
    変形（Ｍ−１）から位相が＋３６０°／Ｎ変位し、前記
    クロック信号の隣接する後の変形（Ｍ＋１）から位相が
    −３６０°／Ｎ変位している）を供給する端子手段と、 前記データストリームを受け取り、チャネルＭ上のデー
    タ遷移に対応するサンプリング位相を検出し、前記サン
    プリング位相で位相変調された位相幅変調（ｐｗｍ）パ
    ルスを生成する検出ユニットと、 前記ｐｗｍパルスを制御電圧に変換するディジタル／ア
    ナログ（Ｄ／Ａ）変換ユニットと、 前記（Ｍ）次チャネルに対し再生データビットを供給す
    るデータ再生ユニットとからなることを特徴とするマイ
    クロ波位相検出器。
  2. 【請求項２】 前記ｐｗｍパルスの位相と所定の位相関
    係を有し、前記ｐｗｍパルスの振幅と所定の振幅関係を
    有するバランスパルスを生成するバランスユニットを更
    に有し、前記ローカルクロック信号と前記再生データが
    同位相の場合に前記制御電圧を補償することを特徴とす
    る請求項１のマイクロ波位相検出器。
  3. 【請求項３】 前記Ｄ／Ａユニットは、前記所定の振幅
    関係を変えることによって、前記Ｍ次チャネルに対応し
    て前記サンプリング位相を調節するための手段を有する
    ことを特徴とする請求項２記載のマイクロ波位相検出
    器。
  4. 【請求項４】 前記検出ユニットは、 前記ローカルクロック信号の前記の隣接する先の（Ｍ−
    １）変形クロックの前縁と前記ローカルクロック信号の
    前記（Ｍ）変形クロックの前縁間のデータサンプリング
    間隔を確立し、前記Ｍ次チャネル上の前記データ遷移に
    対応したデータ遷移パルスを形成するデータサンプリン
    グユニットと、 クロックアイを形成し、前記クロックアイ内の前記デー
    タ遷移パルスを転送して前記Ｍ次チャネルに対する前記
    ｐｗｍパルスを形成する手段とからなることを特徴とす
    る請求項２記載のマイクロ波位相検出器。
  5. 【請求項５】 前記データサンプリングユニットは、 前記ローカルクロック信号の前記隣接する先の（Ｍ−
    １）変形クロックの前縁直前に生じる（Ｍ−１）次チャ
    ネルのデータ遷移をラッチするために前記ローカルクロ
    ック信号の前記先の（Ｍ−１）変数上でクロックされる
    第１のＤラッチと、 前記ローカルクロック信号の前記（Ｍ）変形クロックの
    前縁の直前に生じる前記データ遷移をラッチするために
    前記ローカルクロック信号の前記（Ｍ）変形クロック上
    でクロックされる第２のＤラッチと、 前記第１と第２のＤラッチの出力に接続され、前記デー
    タサンプリング間隔内で前記データ転送パルスを形成す
    るＥＸＯＲゲートとからなることを特徴とする請求項４
    記載のマイクロ波位相検出器。
  6. 【請求項６】 前記形成手段は、 前記ローカルクロック信号の前記の隣接する先の（Ｍ−
    １）変形の後縁及び前記ローカルクロック信号の前記
    （Ｍ）変形の後縁間でクロックアイを確立する第１のＡ
    ＮＤゲートと、 前記クロックアイ内に前記データ遷移パルスを配置して
    前記ｐｗｍパルス信号を形成する第２のＡＮＤゲートと
    からなることを特徴とする請求項５記載のマイクロ波位
    相検出器。
  7. 【請求項７】 前記データ再生ユニットは、前記データ
    遷移パルスを受け取って、前記ローカルクロック信号の
    前記（Ｍ）変形クロックでラッチして、前記ローカルク
    ロック信号の前記（Ｍ）変形クロックに対するデータを
    再生する第３のＤラッチを含むことを特徴とする請求項
    １記載のマイクロ波位相検出器。
  8. 【請求項８】 前記バランスユニットは、 前記ｐｗｍパルスを受け取り、前記ローカルクロック信
    号の前記（Ｍ）変形クロック上で第１のパルスを生成
    し、前記バランスパルスの前縁を決定する第１のフリッ
    プフロップと、 前記第１のパルスを受け取り、前記ローカルクロック信
    号の前記隣接する後の（Ｍ＋１）変形クロックで第２の
    パルスを生成し、前記バランスパルスの後端を決定する
    第２のフリップフロップと、 前記第１と第２のパルスを加えて前記バランスパルスを
    形成するＮＡＮＤゲートとからなることを特徴とする請
    求項６記載のマイクロ波位相検出器。
  9. 【請求項９】 前記Ｄ／Ａ変換ユニットは、 前記制御電圧を加算して制御信号を作るための加算ノー
    ドと、 第１の端子で前記ローカルクロック信号の前記（Ｍ）変
    形クロックの前記ｐｗｍパルスを受け取り、第２の端子
    が前記加算ノードに接続された第１の抵抗と、第１の端
    子で前記バランスパルスを受け取り、第２の端子が前記
    加算ノードに接続された第２の抵抗と、 前記加算ノードと接地間に接続されたキャパシタとから
    なることを特徴とする請求項２記載のマイクロ波位相検
    出器。
  10. 【請求項１０】 前記第１乃至第３のＤラッチ、前記第
    １と第２のフリップフロップ、前記ＥＸＯＲゲート、前
    記第１と第２のＡＮＤゲート、前記ＮＡＮＤゲートは電
    流モード論理（ＣＭＬ）回路であることを特徴とする請
    求項８記載のマイクロ波位相検出器。
  11. 【請求項１１】 データ速度Ｒを有する入力データスト
    リームからＮチャネルのデータを分離化して再生するマ
    イクロ波多位相・位相検出器において：各変形（Ｍ）ク
    ロックは隣接する先の変形（Ｍ−１）から位相が＋３６
    ０°／Ｎ変位し、前記クロック信号の隣接する後の変形
    （Ｍ＋１）から位相が−３６０°／Ｎ変位した、速度Ｒ
    ／Ｎを有するローカルクロック信号のＮ変形クロックを
    供給する端子手段と、 前記データストリームを受け取り、前記チャネルＭ上の
    データ遷移に対応するサンプリング位相を検出し、位相
    が前記サンプリング位相で変調された位相幅変調（ｐｗ
    ｍ）パルスを生成する、各々がデータチャネルＭ（Ｍは
    １とＮの間の整数）用である複数（Ｎ）の検出ユニット
    と、 前記ローカルクロック信号のすべての（Ｎ）変形クロッ
    クについて得られる同様の複数のｐｗｍパルスを第１の
    端子で受け取り、第２の端子が加算ノードに接続された
    同様の複数（Ｎ）の第１の抵抗と、 前記ローカルクロック信号のすべての（Ｎ）変形クロッ
    クについて得られる複数のバランスパルスを第１の端子
    で受け取り、第２の端子が前記加算ノードに接続された
    同様の複数（Ｎ）の第２の抵抗と、 前記加算ノードと接地間に接続され、前記ｐｗｍパルス
    のそれぞれを積分して各制御電圧を生成し、前記の各電
    圧を前記加算ノードで加えて制御電圧を得るキャパシタ
    と、 前記Ｎチャネルのそれぞれの再生データを供給する同様
    の複数のデータ再生ユニットとからなることを特徴とす
    る前記マイクロ波多位相・位相検出器。
  12. 【請求項１２】 データ速度Ｒを有する入力データスト
    リームからＮチャネルに対するデータを分離化して再生
    する方法において：速度Ｒ／Ｎを有し、各変形クロック
    （Ｍ）は隣接する先の変形（Ｍ−１）から位相が＋３６
    ０°／Ｎ変位し、前記クロック信号の隣接する後の変形
    （Ｍ＋１）から位相が−３６０°／Ｎ変位しているロー
    カルクロック信号のＮ変形クロックを供給し（ここで、
    各チャネルに対し、Ｍは集合［１，Ｎ］の元である）、 前記データストリームを受け取り、データ遷移に対応す
    るサンプリング位相を検出し、前記サンプリング位相で
    位相変調された位相幅変調（ｐｗｍ）パルスを生成し、 前記のｐｗｍパルスの位相と所定の位相関係を有し、前
    記のｐｗｍパルスの振幅と所定の振幅関係を有するバラ
    ンスパルスを生成し、 前記のｐｗｍパルスのアナログ変換と前記バランスパル
    スのアナログ変換とを加算し、制御電圧を生成し、 前記ローカルクロック信号の前記（Ｍ）変形を用いて再
    生データストリームを供給し、 各前記チャネル（Ｍ）に対して得られた全ての（Ｎ）制
    御電圧を加算し、前記制御電圧で前記ローカルクロック
    を制御することを特徴とするデータ分離化再生方法。
  13. 【請求項１３】 （Ｍ）次チャネルに対して得られた前
    記バランスパルスによって制御電圧に与えられる電圧
    は、前記ローカルクロック信号が前記再生データと同位
    相の場合、（Ｍ−１）次チャネルに対して得られた前記
    ｐｗｍパルスによって与えられた電圧を補償することを
    特徴とする請求項１２記載のデータ分離化再生方法。
  14. 【請求項１４】 前記第１のＤラッチから前記第２のＡ
    ＮＤゲートの出力へのクロック経路に沿った前記ローカ
    ルクロック信号の遅延は、前記第１のＤラッチから前記
    第２のＡＮＤゲートの出力までの前記ｐｗｍパルスの遅
    延と実質的に等しいことを特徴とする請求項１２記載の
    データ分離化再生方法。
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