JPH0926914A - マルチプロセッサシステムのページ記述子更新制御方式 - Google Patents
マルチプロセッサシステムのページ記述子更新制御方式Info
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- JPH0926914A JPH0926914A JP7196029A JP19602995A JPH0926914A JP H0926914 A JPH0926914 A JP H0926914A JP 7196029 A JP7196029 A JP 7196029A JP 19602995 A JP19602995 A JP 19602995A JP H0926914 A JPH0926914 A JP H0926914A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1072—Decentralised address translation, e.g. in distributed shared memory systems
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 他のプロセッサの動作を止めることなく、ペ
ージ記述子の更新を可能とする。 【構成】 通知制御手段３０によって、更新対象ページ
記述子がプロセッサ間通信によりに通知されると、ペー
ジ記述子比較手段４０は、更新対象ページ記述子とウエ
イト・アクセス・コントロールフラグ４４をセットす
る。ページ記述子比較手段４０では、更新対象ページ記
述子とアドレス計算中に参照されるページ記述子を比較
し、ページ記述子の一致を検出したとき、ウエイト・ア
クセス・コントロールフラグ４４がセットされていれば
アドレス計算が中断される。ページ記述子更新の完了通
知がなされると、ウエイト・アクセス・コントロールフ
ラグ４４がリセットされ、中断していたアドレス計算が
再開される。
ージ記述子の更新を可能とする。 【構成】 通知制御手段３０によって、更新対象ページ
記述子がプロセッサ間通信によりに通知されると、ペー
ジ記述子比較手段４０は、更新対象ページ記述子とウエ
イト・アクセス・コントロールフラグ４４をセットす
る。ページ記述子比較手段４０では、更新対象ページ記
述子とアドレス計算中に参照されるページ記述子を比較
し、ページ記述子の一致を検出したとき、ウエイト・ア
クセス・コントロールフラグ４４がセットされていれば
アドレス計算が中断される。ページ記述子更新の完了通
知がなされると、ウエイト・アクセス・コントロールフ
ラグ４４がリセットされ、中断していたアドレス計算が
再開される。
Description
【０００１】
【産業上の利用分野】本発明は、ページングによる仮想
記憶方式を採用し、メモリ上のアドレス変換テーブルに
より仮想アドレスから実アドレスへの変換を行うマルチ
プロセッサシステムにおけるページ記述子更新制御方式
に関する。
記憶方式を採用し、メモリ上のアドレス変換テーブルに
より仮想アドレスから実アドレスへの変換を行うマルチ
プロセッサシステムにおけるページ記述子更新制御方式
に関する。
【０００２】
【従来の技術】メモリ上のアドレス変換テーブルにより
仮想アドレスから実アドレスへの変換を行うマルチプロ
セッサシステムにおいて、あるプロセッサからページ記
述子を更新する際、他のプロセッサによる更新対象ペー
ジ記述子へのアクセスを禁止する必要がある。このた
め、従来では、他のプロセッサをポーズ状態にしてプロ
セッサの動作を一時停止することにより対象ページ記述
子へのアクセスを抑止していた。他プロセッサはページ
記述子の更新が完了するまでポーズ状態にあるので、通
常処理を行えなくなり性能に影響を与えていた。
仮想アドレスから実アドレスへの変換を行うマルチプロ
セッサシステムにおいて、あるプロセッサからページ記
述子を更新する際、他のプロセッサによる更新対象ペー
ジ記述子へのアクセスを禁止する必要がある。このた
め、従来では、他のプロセッサをポーズ状態にしてプロ
セッサの動作を一時停止することにより対象ページ記述
子へのアクセスを抑止していた。他プロセッサはページ
記述子の更新が完了するまでポーズ状態にあるので、通
常処理を行えなくなり性能に影響を与えていた。
【０００３】図７に、上述した従来の方式によってペー
ジ記述子を更新するページ記述子更新命令（ＲＳＴＰＤ
命令）が実行されたときにおけるＣＰＵの動作状態を現
わすタイムチャートを示す。ここでは、ＣＰＵ（ａ）、
ＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰＵ（ｄ）、ＣＰＵ
（ｅ）を有するマルチプロセッサにおいて、ＣＰＵ
（ａ）でページ記述子更新命令（ＲＳＴＰＤ命令）が実
行され場合の動作を示している。
ジ記述子を更新するページ記述子更新命令（ＲＳＴＰＤ
命令）が実行されたときにおけるＣＰＵの動作状態を現
わすタイムチャートを示す。ここでは、ＣＰＵ（ａ）、
ＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰＵ（ｄ）、ＣＰＵ
（ｅ）を有するマルチプロセッサにおいて、ＣＰＵ
（ａ）でページ記述子更新命令（ＲＳＴＰＤ命令）が実
行され場合の動作を示している。
【０００４】図７において、ＣＰＵ（ａ）でページ記述
子更新命令（ＲＳＴＰＤ命令）が実行されたとき、ＣＰ
Ｕ（ａ）は他のＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰＵ
（ｄ）、ＣＰＵ（ｅ）にＰＡＵＳＥ通信を送出する。こ
のＰＡＵＳＥ通信を受けた他のＣＰＵは、それぞれＣＰ
Ｕ（ａ）にＲＥＰＬＹ通信を送出した後、更新対象ペー
ジ記述子へのアクセスを抑止するため、ページ記述子更
新後に発行されるＥＸＩＴ ＰＡＵＳＥ通信を受けるま
で動作を停止させる。
子更新命令（ＲＳＴＰＤ命令）が実行されたとき、ＣＰ
Ｕ（ａ）は他のＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰＵ
（ｄ）、ＣＰＵ（ｅ）にＰＡＵＳＥ通信を送出する。こ
のＰＡＵＳＥ通信を受けた他のＣＰＵは、それぞれＣＰ
Ｕ（ａ）にＲＥＰＬＹ通信を送出した後、更新対象ペー
ジ記述子へのアクセスを抑止するため、ページ記述子更
新後に発行されるＥＸＩＴ ＰＡＵＳＥ通信を受けるま
で動作を停止させる。
【０００５】ＣＰＵ（ａ）は、他のＣＰＵからのＲＥＰ
ＬＹ通信を全て受け取ってからページ記述子を更新し、
更新が完了した時点で他のＣＰＵに対しＥＸＩＴ ＰＡ
ＵＳＥ通信を送出する。このＥＸＩＴ ＰＡＵＳＥ通信
を受けた他ＣＰＵは動作を再開し、通常の処理を行う。
ＬＹ通信を全て受け取ってからページ記述子を更新し、
更新が完了した時点で他のＣＰＵに対しＥＸＩＴ ＰＡ
ＵＳＥ通信を送出する。このＥＸＩＴ ＰＡＵＳＥ通信
を受けた他ＣＰＵは動作を再開し、通常の処理を行う。
【０００６】図７のＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰ
Ｕ（ｄ）、ＣＰＵ（ｅ）は、ＰＡＵＳＥ通信を受けてＲ
ＥＰＬＹ通信を送出した後、ＥＸＩＴ ＰＡＵＳＥ通信
を受けるまでの間、更新対象のページ記述子をアクセス
しない通常の処理も全く行えないため、ＣＰＵタイムが
無駄になっている。
Ｕ（ｄ）、ＣＰＵ（ｅ）は、ＰＡＵＳＥ通信を受けてＲ
ＥＰＬＹ通信を送出した後、ＥＸＩＴ ＰＡＵＳＥ通信
を受けるまでの間、更新対象のページ記述子をアクセス
しない通常の処理も全く行えないため、ＣＰＵタイムが
無駄になっている。
【０００７】
【発明が解決しようとする課題】上述したように従来の
ページ記述子の更新制御においては、あるプロセッサか
らページ記述子を更新する際、他のプロセッサをポーズ
状態にしてプロセッサの動作を一時停止させ、ページ記
述子の更新が完了するまで更新対象のページ記述子をア
クセスしない通常の処理も全く行えない状態にするの
で、ページ記述子更新によるＣＰＵタイムの無駄が大き
くなり、性能の低下するといった問題があった。
ページ記述子の更新制御においては、あるプロセッサか
らページ記述子を更新する際、他のプロセッサをポーズ
状態にしてプロセッサの動作を一時停止させ、ページ記
述子の更新が完了するまで更新対象のページ記述子をア
クセスしない通常の処理も全く行えない状態にするの
で、ページ記述子更新によるＣＰＵタイムの無駄が大き
くなり、性能の低下するといった問題があった。
【０００８】本発明は、上記従来の課題を解決し、ペー
ジ記述子を更新する時、他のプロセッサをポーズ状態に
することなく更新対象のページ記述子へのアクセスを抑
止することにより性能の低下を極力少なくすることので
きるマルチプロセッサにおけるページ記述子更新制御方
式を提供することを目的とする。
ジ記述子を更新する時、他のプロセッサをポーズ状態に
することなく更新対象のページ記述子へのアクセスを抑
止することにより性能の低下を極力少なくすることので
きるマルチプロセッサにおけるページ記述子更新制御方
式を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ページングによる仮想記憶方式を採用し
メモリ上のアドレス変換テーブルにより仮想アドレスか
ら実アドレスへの変換を行うマルチプロセッサシステム
のページ記述子更新制御方式において、前記アドレス変
換テーブルの更新対象のページ記述子をプロセッサ間通
信により他プロセッサに通知する手段と、通知されたペ
ージ記述子の更新完了の通知を受けるまで、前記更新対
象ページ記述子とアドレス計算中に参照されるページ記
述子が一致するか否かを比較する比較手段と、前記比較
手段でページ記述子の一致を検出した場合に、実行中の
アドレス計算を中断させるアドレス計算中断指示手段
と、前記ページ記述子の更新完了の通知を受けた時、中
断したアドレス計算の再開を指示するアドレス計算再開
指示手段とを備える構成としている。
め、本発明は、ページングによる仮想記憶方式を採用し
メモリ上のアドレス変換テーブルにより仮想アドレスか
ら実アドレスへの変換を行うマルチプロセッサシステム
のページ記述子更新制御方式において、前記アドレス変
換テーブルの更新対象のページ記述子をプロセッサ間通
信により他プロセッサに通知する手段と、通知されたペ
ージ記述子の更新完了の通知を受けるまで、前記更新対
象ページ記述子とアドレス計算中に参照されるページ記
述子が一致するか否かを比較する比較手段と、前記比較
手段でページ記述子の一致を検出した場合に、実行中の
アドレス計算を中断させるアドレス計算中断指示手段
と、前記ページ記述子の更新完了の通知を受けた時、中
断したアドレス計算の再開を指示するアドレス計算再開
指示手段とを備える構成としている。
【００１０】他の好ましい態様では、前記比較手段は、
通知されたページ記述子を登録する更新対象ページ記述
子レジスタと、アドレス計算中に参照されるページ記述
子を登録する計算過程ページ記述子レジスタと、前記更
新対象ページ記述子と前記アドレス計算中に参照される
ページ記述子の一致を検出する検出回路とを備える構成
としている。
通知されたページ記述子を登録する更新対象ページ記述
子レジスタと、アドレス計算中に参照されるページ記述
子を登録する計算過程ページ記述子レジスタと、前記更
新対象ページ記述子と前記アドレス計算中に参照される
ページ記述子の一致を検出する検出回路とを備える構成
としている。
【００１１】さらに他の好ましい態様では、前記比較手
段は、更新対象のページ記述子の通知によってセットさ
れ、前記ページ記述子の更新完了の通知によってリセッ
トされるフラグを備え、前記フラグがセット状態のとき
に、前記前記更新対象ページ記述子と前記アドレス計算
中に参照されるページ記述子が一致するか否かを比較す
る構成としている。
段は、更新対象のページ記述子の通知によってセットさ
れ、前記ページ記述子の更新完了の通知によってリセッ
トされるフラグを備え、前記フラグがセット状態のとき
に、前記前記更新対象ページ記述子と前記アドレス計算
中に参照されるページ記述子が一致するか否かを比較す
る構成としている。
【００１２】さらに他の好ましい態様では、前記アドレ
ス計算中断指示手段は、前記フラグがセットされ、かつ
前記比較手段でページ記述子の一致を検出した場合に、
アドレス計算の中断を指示し、前記アドレス計算再開指
示手段は、前記フラグがリセットされた場合に、中断し
たアドレス計算の再開を指示する構成としている。
ス計算中断指示手段は、前記フラグがセットされ、かつ
前記比較手段でページ記述子の一致を検出した場合に、
アドレス計算の中断を指示し、前記アドレス計算再開指
示手段は、前記フラグがリセットされた場合に、中断し
たアドレス計算の再開を指示する構成としている。
【００１３】上記の目的を達成する本発明は、ページン
グによる仮想記憶方式を採用しメモリ上のアドレス変換
テーブルにより仮想アドレスから実アドレスへの変換を
行うマルチプロセッサシステムのページ記述子更新制御
方式において、他のプロセッサに対し、前記アドレス変
換テーブルの更新対象ページ記述子の通知、前記ページ
記述子の更新完了の通知、更新対象ページ記述子の受け
取り通知をプロセッサ間通信により行なう通知手段と、
前記更新対象ページ記述子が通知された場合に、前記更
新対象ページ記述子とアドレス計算中に参照されるペー
ジ記述子が一致するか否かを比較する比較手段と、実行
中のアドレス計算を中断させるアドレス計算中断指示手
段と、中断したアドレス計算の再開を指示するアドレス
計算再開指示手段を備え、前記比較手段は、更新対象の
ページ記述子の通知によってセットされ、前記ページ記
述子の更新完了の通知によってリセットされるフラグを
有し、前記アドレス計算中断指示手段は、前記フラグが
セットされ、かつ前記比較手段でページ記述子の一致を
検出した場合に、アドレス計算の中断を指示し、前記ア
ドレス計算再開指示手段は、前記フラグがリセットされ
た場合に、中断したアドレス計算の再開を指示する構成
としている。
グによる仮想記憶方式を採用しメモリ上のアドレス変換
テーブルにより仮想アドレスから実アドレスへの変換を
行うマルチプロセッサシステムのページ記述子更新制御
方式において、他のプロセッサに対し、前記アドレス変
換テーブルの更新対象ページ記述子の通知、前記ページ
記述子の更新完了の通知、更新対象ページ記述子の受け
取り通知をプロセッサ間通信により行なう通知手段と、
前記更新対象ページ記述子が通知された場合に、前記更
新対象ページ記述子とアドレス計算中に参照されるペー
ジ記述子が一致するか否かを比較する比較手段と、実行
中のアドレス計算を中断させるアドレス計算中断指示手
段と、中断したアドレス計算の再開を指示するアドレス
計算再開指示手段を備え、前記比較手段は、更新対象の
ページ記述子の通知によってセットされ、前記ページ記
述子の更新完了の通知によってリセットされるフラグを
有し、前記アドレス計算中断指示手段は、前記フラグが
セットされ、かつ前記比較手段でページ記述子の一致を
検出した場合に、アドレス計算の中断を指示し、前記ア
ドレス計算再開指示手段は、前記フラグがリセットされ
た場合に、中断したアドレス計算の再開を指示する構成
としている。
【００１４】
【作 用】本発明によれば、あるプロセッサでページ記
述子更新命令が実行されると、通知手段から他のプロセ
ッサに対して更新対象となっているページ記述子が通知
される。通知を受けた他のプロセッサは、通知された更
新対象のページ記述子を登録し、フラグをセットする。
フラグがセットされている時、プロセッサは、アドレス
計算で参照しているページ記述子をに登録し、比較手段
によって、ページ記述子の比較がなされる。ページ記述
子が一致している場合、アドレス計算中断指示手段がア
ドレス計算手段にアドレス計算処理の中断を指示する。
これにより、プロセッサは、処理を中断し、更新完了の
通知の待ちの状態になる。ページ記述子が一致が検出さ
れなかった場合、プロセッサは、アドレス計算処理の中
断はなされず、通常の処理が継続される。更新完了の通
知を受け取ると、フラグをリセットする。これにより、
アドレス計算再開指示手段がアドレス計算手段にアドレ
ス計算処理の再開を指示する。これにより、プロセッサ
は、更新されたページ記述子を使用してアドレス計算を
再開する。
述子更新命令が実行されると、通知手段から他のプロセ
ッサに対して更新対象となっているページ記述子が通知
される。通知を受けた他のプロセッサは、通知された更
新対象のページ記述子を登録し、フラグをセットする。
フラグがセットされている時、プロセッサは、アドレス
計算で参照しているページ記述子をに登録し、比較手段
によって、ページ記述子の比較がなされる。ページ記述
子が一致している場合、アドレス計算中断指示手段がア
ドレス計算手段にアドレス計算処理の中断を指示する。
これにより、プロセッサは、処理を中断し、更新完了の
通知の待ちの状態になる。ページ記述子が一致が検出さ
れなかった場合、プロセッサは、アドレス計算処理の中
断はなされず、通常の処理が継続される。更新完了の通
知を受け取ると、フラグをリセットする。これにより、
アドレス計算再開指示手段がアドレス計算手段にアドレ
ス計算処理の再開を指示する。これにより、プロセッサ
は、更新されたページ記述子を使用してアドレス計算を
再開する。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、ページングによる仮想記憶方式を
用い、主記憶装置上のページテーブルにより、仮想アド
レスから実アドレスへのアドレス変換を行うアドレス計
算手段を有する複数のＣＰＵで構成されるマルチプロセ
ッサロセッサシステムにおけるＣＰＵのページ記述子更
新制御手段の構成を示すブロック図である。
て説明する。図１は、ページングによる仮想記憶方式を
用い、主記憶装置上のページテーブルにより、仮想アド
レスから実アドレスへのアドレス変換を行うアドレス計
算手段を有する複数のＣＰＵで構成されるマルチプロセ
ッサロセッサシステムにおけるＣＰＵのページ記述子更
新制御手段の構成を示すブロック図である。
【００１６】図１において、ＣＰＵ１０には、ページ記
述子更新制御手段２０と主記憶装置上のページテーブル
により、仮想アドレスから実アドレスへのアドレス変換
を行うアドレス計算手段７０が備えられる。ここでは、
ＣＰＵ１０の他の構成要素を省略している。
述子更新制御手段２０と主記憶装置上のページテーブル
により、仮想アドレスから実アドレスへのアドレス変換
を行うアドレス計算手段７０が備えられる。ここでは、
ＣＰＵ１０の他の構成要素を省略している。
【００１７】ページ記述子更新制御手段２０は、通知制
御手段３０と、ページ記述子比較手段４０と、アドレス
計算中断指示手段５０と、アドレス計算再開指示手段６
０によって構成される。
御手段３０と、ページ記述子比較手段４０と、アドレス
計算中断指示手段５０と、アドレス計算再開指示手段６
０によって構成される。
【００１８】通知制御手段３０は、自ＣＰＵでページ記
述子更新命令が実行された時に、他のＣＰＵに対して更
新対象のページ記述子を通知するＥＮＴＥＲ ＲＳＴＰ
Ｄ通信を送出する。また、自ＣＰＵでのページ記述子の
更新が終了した時に、他のＣＰＵに対して更新終了を示
すＥＸＩＴ ＲＳＴＰＤ通信を送出する。さらに、他の
ＣＰＵからＥＮＴＥＲ ＲＳＴＰＤ通信を受信すると共
に、受信したページ記述子をページ記述子比較手段４０
に登録し、当該他のＣＰＵに対してＲＥＰＬＹ通信を送
出する。
述子更新命令が実行された時に、他のＣＰＵに対して更
新対象のページ記述子を通知するＥＮＴＥＲ ＲＳＴＰ
Ｄ通信を送出する。また、自ＣＰＵでのページ記述子の
更新が終了した時に、他のＣＰＵに対して更新終了を示
すＥＸＩＴ ＲＳＴＰＤ通信を送出する。さらに、他の
ＣＰＵからＥＮＴＥＲ ＲＳＴＰＤ通信を受信すると共
に、受信したページ記述子をページ記述子比較手段４０
に登録し、当該他のＣＰＵに対してＲＥＰＬＹ通信を送
出する。
【００１９】ページ記述子比較手段４０は、他のＣＰＵ
からＥＮＴＥＲ ＲＳＴＰＤ通信を受信してウエイト・
アクセス・コントロールモードとなった場合に、アドレ
ス計算中に参照されるページ記述子と更新対象のページ
記述子が一致するか否かを比較する。
からＥＮＴＥＲ ＲＳＴＰＤ通信を受信してウエイト・
アクセス・コントロールモードとなった場合に、アドレ
ス計算中に参照されるページ記述子と更新対象のページ
記述子が一致するか否かを比較する。
【００２０】アドレス計算中断指示手段５０は、ページ
記述子比較手段４０からの出力信号がアクティブとなっ
た時に、アドレス計算手段７０に対してアドレス計算の
中断を指示する。また、アドレス計算再開指示手段６０
は、ページ記述子比較手段４０からの出力信号がインア
クティブとなった時に、アドレス計算手段７０に対して
アドレス計算の再開を指示する。
記述子比較手段４０からの出力信号がアクティブとなっ
た時に、アドレス計算手段７０に対してアドレス計算の
中断を指示する。また、アドレス計算再開指示手段６０
は、ページ記述子比較手段４０からの出力信号がインア
クティブとなった時に、アドレス計算手段７０に対して
アドレス計算の再開を指示する。
【００２１】図２は、上記ページ記述子比較手段４０の
構成例を示すブロック図である。ページ記述子比較手段
４０は、更新対象ページ記述子レジスタ４１と、計算過
程ページ記述子レジスタ４２と、ページ記述子一致検出
回路４３と、ウエイト・アクセス・コントロールフラグ
（ＷＡＣ）４４と、ＡＮＤゲート４５で構成されてい
る。
構成例を示すブロック図である。ページ記述子比較手段
４０は、更新対象ページ記述子レジスタ４１と、計算過
程ページ記述子レジスタ４２と、ページ記述子一致検出
回路４３と、ウエイト・アクセス・コントロールフラグ
（ＷＡＣ）４４と、ＡＮＤゲート４５で構成されてい
る。
【００２２】更新対象ページ記述子レジスタ４１は、他
のＣＰＵからＥＮＴＥＲ ＲＳＴＰＤ通信によって通知
された更新対象のページ記述子を登録する。計算過程ペ
ージ記述子レジスタ４２は、アドレス計算過程のページ
記述子を登録する。ページ記述子一致検出回路４３は、
更新対象のページ記述子と計算過程のページ記述子の一
致を検出し、一致する場合に検出信号”１”を出力す
る。
のＣＰＵからＥＮＴＥＲ ＲＳＴＰＤ通信によって通知
された更新対象のページ記述子を登録する。計算過程ペ
ージ記述子レジスタ４２は、アドレス計算過程のページ
記述子を登録する。ページ記述子一致検出回路４３は、
更新対象のページ記述子と計算過程のページ記述子の一
致を検出し、一致する場合に検出信号”１”を出力す
る。
【００２３】ウエイト・アクセス・コントロールフラグ
（ＷＡＣ）４４は、他のＣＰＵからのＥＮＴＥＲ ＲＳ
ＴＰＤ通信を受けた時に、通知制御手段３０が更新対象
ページ記述子を更新対象ページ記述子レジスタ４１に登
録した後、”１”にセットされ、他のＣＰＵからのＥＸ
ＩＴ ＲＳＴＰＤ通信を受けた時に、”０”にリセット
される。ウエイト・アクセス・コントロールフラグ（Ｗ
ＡＣ）４４の”１”は、他のＣＰＵにおいてページ記述
子の更新が行われていることを示している（ウエイト・
アクセス・コントロールモード）。ウエイト・アクセス
・コントロールフラグ４４の”０”は、他のＣＰＵにお
いてページ記述子の更新が行われていない通常のモード
であることを示している。
（ＷＡＣ）４４は、他のＣＰＵからのＥＮＴＥＲ ＲＳ
ＴＰＤ通信を受けた時に、通知制御手段３０が更新対象
ページ記述子を更新対象ページ記述子レジスタ４１に登
録した後、”１”にセットされ、他のＣＰＵからのＥＸ
ＩＴ ＲＳＴＰＤ通信を受けた時に、”０”にリセット
される。ウエイト・アクセス・コントロールフラグ（Ｗ
ＡＣ）４４の”１”は、他のＣＰＵにおいてページ記述
子の更新が行われていることを示している（ウエイト・
アクセス・コントロールモード）。ウエイト・アクセス
・コントロールフラグ４４の”０”は、他のＣＰＵにお
いてページ記述子の更新が行われていない通常のモード
であることを示している。
【００２４】ＡＮＤゲート４５は、ページ記述子一致検
出回路４３の検出信号とウエイト・アクセス・コントロ
ールフラグ（ＷＡＣ）４４を入力とし、検出信号とウエ
イト・アクセス・コントロールフラグ（ＷＡＣ）４４が
共に”１”の時に、その出力Ａが”１”となる。ＡＮＤ
ゲート４５の出力Ａは、上記のアドレス計算中断指示手
段５０及びアドレス計算再開指示手段６０に送られる。
ＡＮＤゲート４５の出力Ａが”１”の時、アドレス計算
が中断され、また、出力Ａが”１”から”０”になった
時アドレス計算が再開される。
出回路４３の検出信号とウエイト・アクセス・コントロ
ールフラグ（ＷＡＣ）４４を入力とし、検出信号とウエ
イト・アクセス・コントロールフラグ（ＷＡＣ）４４が
共に”１”の時に、その出力Ａが”１”となる。ＡＮＤ
ゲート４５の出力Ａは、上記のアドレス計算中断指示手
段５０及びアドレス計算再開指示手段６０に送られる。
ＡＮＤゲート４５の出力Ａが”１”の時、アドレス計算
が中断され、また、出力Ａが”１”から”０”になった
時アドレス計算が再開される。
【００２５】次いで、図３〜図５のフローチャートと図
６のページ記述子を更新するページ記述子更新命令（Ｒ
ＳＴＰＤ命令）が実行されたときにおけるＣＰＵの動作
状態を現わすタイムチャートを参照して本実施例による
ページ記述子更新制御手段２０の動作を説明する。
６のページ記述子を更新するページ記述子更新命令（Ｒ
ＳＴＰＤ命令）が実行されたときにおけるＣＰＵの動作
状態を現わすタイムチャートを参照して本実施例による
ページ記述子更新制御手段２０の動作を説明する。
【００２６】ＣＰＵ１０でページ記述子更新命令が実行
されると、ページ記述子更新制御手段２０の通知制御手
段３０から他のＣＰＵに対して更新対象となっているペ
ージ記述子がＥＮＴＥＲ ＲＳＴＰＤ通信によって通知
される。
されると、ページ記述子更新制御手段２０の通知制御手
段３０から他のＣＰＵに対して更新対象となっているペ
ージ記述子がＥＮＴＥＲ ＲＳＴＰＤ通信によって通知
される。
【００２７】このＥＮＴＥＲ ＲＳＴＰＤ通信を受けた
他のＣＰＵは、図３に示すように動作する。まず、ＥＮ
ＴＥＲ ＲＳＴＰＤ通信で通知された更新対象のページ
記述子をページ記述子比較手段４０の更新対象ページ記
述子レジスタ４１に登録する（ステップ３０１）。そし
て、ウエイト・アクセス・コントロールフラグ（ＷＡ
Ｃ）４４に”１”をセットする（ステップ３０２）と共
に、ＥＮＴＥＲ ＲＳＴＰＤ通信を送出したＣＰＵに対
してＲＥＰＬＹ通信を送出する（ステップ３０３）。そ
の後、ＲＥＰＬＹ通信を送出したＣＰＵは、ウエイト・
アクセス・コントロールモードで通常の処理を行なう。
他のＣＰＵは、図３に示すように動作する。まず、ＥＮ
ＴＥＲ ＲＳＴＰＤ通信で通知された更新対象のページ
記述子をページ記述子比較手段４０の更新対象ページ記
述子レジスタ４１に登録する（ステップ３０１）。そし
て、ウエイト・アクセス・コントロールフラグ（ＷＡ
Ｃ）４４に”１”をセットする（ステップ３０２）と共
に、ＥＮＴＥＲ ＲＳＴＰＤ通信を送出したＣＰＵに対
してＲＥＰＬＹ通信を送出する（ステップ３０３）。そ
の後、ＲＥＰＬＹ通信を送出したＣＰＵは、ウエイト・
アクセス・コントロールモードで通常の処理を行なう。
【００２８】図６のタイムチャートにおいて、ＣＰＵ
（ａ）でページ記述子更新命令が実行された時、ＣＰＵ
（ａ）は他のＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰＵ
（ｄ）、ＣＰＵ（ｅ）に対してＥＮＴＥＲ ＲＳＴＰＤ
通信を送っている。このＥＮＴＥＲＲＳＴＰＤ通信を受
けた他のＣＰＵは、更新対象のページ記述子を登録し、
ウエイト・アクセス・コントロールフラグ（ＷＡＣ）４
４に”１”をにセットしてＲＥＰＬＹ通信をＣＰＵ
（ａ）に送出している。ＲＥＰＬＹ通信の送出後、他の
ＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰＵ（ｄ）、ＣＰＵ
（ｅ）は、ＥＸＩＴ ＲＳＴＰＤ通信を受けるまで、ウ
エイト・アクセス・コントロールモードとなる。
（ａ）でページ記述子更新命令が実行された時、ＣＰＵ
（ａ）は他のＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰＵ
（ｄ）、ＣＰＵ（ｅ）に対してＥＮＴＥＲ ＲＳＴＰＤ
通信を送っている。このＥＮＴＥＲＲＳＴＰＤ通信を受
けた他のＣＰＵは、更新対象のページ記述子を登録し、
ウエイト・アクセス・コントロールフラグ（ＷＡＣ）４
４に”１”をにセットしてＲＥＰＬＹ通信をＣＰＵ
（ａ）に送出している。ＲＥＰＬＹ通信の送出後、他の
ＣＰＵ（ｂ）、ＣＰＵ（ｃ）、ＣＰＵ（ｄ）、ＣＰＵ
（ｅ）は、ＥＸＩＴ ＲＳＴＰＤ通信を受けるまで、ウ
エイト・アクセス・コントロールモードとなる。
【００２９】次に、ウエイト・アクセス・コントロール
フラグ４４が”１”の時、すなわち、ＣＰＵがウエイト
・アクセス・コントロールモードにおける動作を図４の
フローチャートに従って説明する。ウエイト・アクセス
・コントロールモードのＣＰＵは、アドレス計算手段７
０によるアドレス計算で参照しているページ記述子を、
計算過程ページ記述子レジスタ４２に登録する（ステッ
プ４０１）。
フラグ４４が”１”の時、すなわち、ＣＰＵがウエイト
・アクセス・コントロールモードにおける動作を図４の
フローチャートに従って説明する。ウエイト・アクセス
・コントロールモードのＣＰＵは、アドレス計算手段７
０によるアドレス計算で参照しているページ記述子を、
計算過程ページ記述子レジスタ４２に登録する（ステッ
プ４０１）。
【００３０】ページ記述子比較手段４０のページ記述子
一致検出回路４３においてページ記述子の比較がなされ
（ステップ４０２）、ページ記述子が一致している場
合、ＡＮＤゲート４５の出力Ａが”１”となる。ＡＮＤ
ゲート４５の出力Ａが”１”となることにより、アドレ
ス計算中断指示手段５０がアドレス計算手段７０にアド
レス計算処理の中断を指示する（ステップ４０３）。こ
れにより、ＣＰＵは、通常の処理を中断し、ＥＸＩＴ
ＲＳＴＰＤ通信待ちの状態になる（ステップ４０４）。
一致検出回路４３においてページ記述子の比較がなされ
（ステップ４０２）、ページ記述子が一致している場
合、ＡＮＤゲート４５の出力Ａが”１”となる。ＡＮＤ
ゲート４５の出力Ａが”１”となることにより、アドレ
ス計算中断指示手段５０がアドレス計算手段７０にアド
レス計算処理の中断を指示する（ステップ４０３）。こ
れにより、ＣＰＵは、通常の処理を中断し、ＥＸＩＴ
ＲＳＴＰＤ通信待ちの状態になる（ステップ４０４）。
【００３１】ステップ４０２においてページ記述子が一
致が検出されなかった場合、ＡＮＤゲート４５の出力Ａ
が”０”であるので、アドレス計算処理の中断はなされ
ず、通常の処理が継続される。
致が検出されなかった場合、ＡＮＤゲート４５の出力Ａ
が”０”であるので、アドレス計算処理の中断はなされ
ず、通常の処理が継続される。
【００３２】ＥＸＩＴ ＲＳＴＰＤ通信を受け取ると、
ウエイト・アクセス・コントロールフラグ（ＷＡＣ）４
４を”０”にリセットする（ステップ４０５）。これに
より、ＡＮＤゲート４５の出力Ａが”０”に変わるの
で、アドレス計算再開指示手段６０がアドレス計算手段
７０にアドレス計算処理の再開を指示する（ステップ４
０６）。これにより、他のＣＰＵは、更新されたページ
記述子を使用してアドレス計算を再開する。
ウエイト・アクセス・コントロールフラグ（ＷＡＣ）４
４を”０”にリセットする（ステップ４０５）。これに
より、ＡＮＤゲート４５の出力Ａが”０”に変わるの
で、アドレス計算再開指示手段６０がアドレス計算手段
７０にアドレス計算処理の再開を指示する（ステップ４
０６）。これにより、他のＣＰＵは、更新されたページ
記述子を使用してアドレス計算を再開する。
【００３３】図６において、ＣＰＵ（ａ）はページ記述
子の更新処理が完了すると、他ＣＰＵに対し更新終了を
示すＥＸＩＴ ＲＳＴＰＤ通信を送出する。このＥＸＩ
ＴＲＳＴＰＤ通信を受けた他のＣＰＵは、図５示すよう
に動作する。まず、ページ記述子比較手段４０のウエイ
ト・アクセス・コントロールフラグ（ＷＡＣ）４４を”
０”にリセットする（ステップ５０１）。そして、ＥＸ
ＩＴ ＲＳＴＰＤ通信を送出したＣＰＵに対してＲＥＰ
ＬＹ通信を送出する（ステップ５０２）。
子の更新処理が完了すると、他ＣＰＵに対し更新終了を
示すＥＸＩＴ ＲＳＴＰＤ通信を送出する。このＥＸＩ
ＴＲＳＴＰＤ通信を受けた他のＣＰＵは、図５示すよう
に動作する。まず、ページ記述子比較手段４０のウエイ
ト・アクセス・コントロールフラグ（ＷＡＣ）４４を”
０”にリセットする（ステップ５０１）。そして、ＥＸ
ＩＴ ＲＳＴＰＤ通信を送出したＣＰＵに対してＲＥＰ
ＬＹ通信を送出する（ステップ５０２）。
【００３４】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
【００３５】
【発明の効果】以上説明したように本発明のページ記述
子更新制御方式によれば、他のＣＰＵの動作を停止させ
ることなく更新対象ページ記述子へのアクセスを抑止す
ることができるため、ページ記述子更新中であっても更
新対象ページ記述子へのアクセス以外の処理を実行する
ことができるようになる。このため、従来においてＣＰ
Ｕの動作を停止させることにより発生していた性能低下
を極力少なくすることが可能となる。
子更新制御方式によれば、他のＣＰＵの動作を停止させ
ることなく更新対象ページ記述子へのアクセスを抑止す
ることができるため、ページ記述子更新中であっても更
新対象ページ記述子へのアクセス以外の処理を実行する
ことができるようになる。このため、従来においてＣＰ
Ｕの動作を停止させることにより発生していた性能低下
を極力少なくすることが可能となる。
【図１】 本発明の一実施例によるページ記述子更新制
御手段の構成を示すブロック図である。
御手段の構成を示すブロック図である。
【図２】 図１に示すページ記述子更新制御手段に備え
られるページ記述子比較手段の構成例を示すブロック図
である。
られるページ記述子比較手段の構成例を示すブロック図
である。
【図３】 ＥＮＴＥＲ ＲＳＴＰＤ通信を受けたＣＰＵ
のページ記述子更新制御手段による動作を説明するフロ
ーチャートである。
のページ記述子更新制御手段による動作を説明するフロ
ーチャートである。
【図４】 ウエイト・アクセス・コントロールモードに
おけるページ記述子更新制御手段の動作を説明するフロ
ーチャートである。
おけるページ記述子更新制御手段の動作を説明するフロ
ーチャートである。
【図５】 ＥＸＩＴ ＲＳＴＰＤ通信を受けたＣＰＵの
ページ記述子更新制御手段による動作を説明するフロー
チャートである。
ページ記述子更新制御手段による動作を説明するフロー
チャートである。
【図６】 ページ記述子更新命令実行時における各ＣＰ
Ｕの動作例を示
Ｕの動作例を示
【図７】 従来方式のページ記述子更新命令実行時にお
ける各ＣＰＵの動作例を示す。
ける各ＣＰＵの動作例を示す。
１０ ＣＰＵ ２０ ページ記述子更新制御手段 ３０ 通知制御手段 ４０ ページ記述子比較手段 ４１ 更新対象ページ記述子レジスタ ４２ 計算過程ページ記述子レジスタ ４３ ページ記述子一致検出回路 ４４ ウエイト・アクセス・コントロールフラグ ５０ アドレス計算中断指示手段 ６０ アドレス計算再開指示手段 ７０ アドレス計算手段
Claims (5)
- 【請求項１】 ページングによる仮想記憶方式を採用し
メモリ上のアドレス変換テーブルにより仮想アドレスか
ら実アドレスへの変換を行うマルチプロセッサシステム
のページ記述子更新制御方式において、 前記アドレス変換テーブルの更新対象のページ記述子を
プロセッサ間通信により他プロセッサに通知する手段
と、 通知されたページ記述子の更新完了の通知を受けるま
で、前記更新対象ページ記述子とアドレス計算中に参照
されるページ記述子が一致するか否かを比較する比較手
段と、 前記比較手段でページ記述子の一致を検出した場合に、
実行中のアドレス計算を中断させるアドレス計算中断指
示手段と、 前記ページ記述子の更新完了の通知を受けた時、中断し
たアドレス計算の再開を指示するアドレス計算再開指示
手段とを備えることを特徴とするマルチプロセッサシス
テムのページ記述子更新制御方式。 - 【請求項２】 前記比較手段は、通知されたページ記述
子を登録する更新対象ページ記述子レジスタと、アドレ
ス計算中に参照されるページ記述子を登録する計算過程
ページ記述子レジスタと、前記更新対象ページ記述子と
前記アドレス計算中に参照されるページ記述子の一致を
検出する検出回路とを備えることを特徴とする請求項１
に記載のマルチプロセッサシステムのページ記述子更新
制御方式。 - 【請求項３】 前記比較手段は、更新対象のページ記述
子の通知によってセットされ、前記ページ記述子の更新
完了の通知によってリセットされるフラグを備え、 前記フラグがセット状態のときに、前記前記更新対象ペ
ージ記述子と前記アドレス計算中に参照されるページ記
述子が一致するか否かを比較することを特徴とする請求
項１または２に記載のマルチプロセッサシステムのペー
ジ記述子更新制御方式。 - 【請求項４】 前記アドレス計算中断指示手段は、前記
フラグがセットされ、かつ前記比較手段でページ記述子
の一致を検出した場合に、アドレス計算の中断を指示
し、 前記アドレス計算再開指示手段は、前記フラグがリセッ
トされた場合に、中断したアドレス計算の再開を指示す
ることを特徴とする請求項３に記載のマルチプロセッサ
システムのページ記述子更新制御方式。 - 【請求項５】 ページングによる仮想記憶方式を採用し
メモリ上のアドレス変換テーブルにより仮想アドレスか
ら実アドレスへの変換を行うマルチプロセッサシステム
のページ記述子更新制御方式において、 他のプロセッサに対し、前記アドレス変換テーブルの更
新対象ページ記述子の通知、前記ページ記述子の更新完
了の通知、更新対象ページ記述子の受け取り通知をプロ
セッサ間通信により行なう通知手段と、 前記更新対象ページ記述子が通知された場合に、前記更
新対象ページ記述子とアドレス計算中に参照されるペー
ジ記述子が一致するか否かを比較する比較手段と、 実行中のアドレス計算を中断させるアドレス計算中断指
示手段と、 中断したアドレス計算の再開を指示するアドレス計算再
開指示手段を備え、 前記比較手段は、更新対象のページ記述子の通知によっ
てセットされ、前記ページ記述子の更新完了の通知によ
ってリセットされるフラグを有し、 前記アドレス計算中断指示手段は、前記フラグがセット
され、かつ前記比較手段でページ記述子の一致を検出し
た場合に、アドレス計算の中断を指示し、 前記アドレス計算再開指示手段は、前記フラグがリセッ
トされた場合に、中断したアドレス計算の再開を指示す
ることを特徴とするマルチプロセッサシステムのページ
記述子更新制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196029A JP2770797B2 (ja) | 1995-07-07 | 1995-07-07 | マルチプロセッサシステムのページ記述子更新制御方式 |
| US08/671,012 US5875473A (en) | 1995-07-07 | 1996-06-28 | Multi-processor system and method for controlling access to a page descriptor during the process of updating the page descriptors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196029A JP2770797B2 (ja) | 1995-07-07 | 1995-07-07 | マルチプロセッサシステムのページ記述子更新制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0926914A true JPH0926914A (ja) | 1997-01-28 |
| JP2770797B2 JP2770797B2 (ja) | 1998-07-02 |
Family
ID=16351035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7196029A Expired - Fee Related JP2770797B2 (ja) | 1995-07-07 | 1995-07-07 | マルチプロセッサシステムのページ記述子更新制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5875473A (ja) |
| JP (1) | JP2770797B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013533545A (ja) * | 2010-06-24 | 2013-08-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 処理を逐次化するための診断命令を実行する方法、システム及びプログラム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075846A (en) * | 1989-09-29 | 1991-12-24 | Motorola, Inc. | Memory access serialization as an MMU page attribute |
| JPH0619785A (ja) * | 1992-03-27 | 1994-01-28 | Matsushita Electric Ind Co Ltd | 分散共有仮想メモリーとその構成方法 |
| US5524235A (en) * | 1994-10-14 | 1996-06-04 | Compaq Computer Corporation | System for arbitrating access to memory with dynamic priority assignment |
-
1995
- 1995-07-07 JP JP7196029A patent/JP2770797B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-28 US US08/671,012 patent/US5875473A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013533545A (ja) * | 2010-06-24 | 2013-08-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 処理を逐次化するための診断命令を実行する方法、システム及びプログラム |
| US9632780B2 (en) | 2010-06-24 | 2017-04-25 | International Business Machines Corporation | Diagnose instruction for serializing processing |
Also Published As
| Publication number | Publication date |
|---|---|
| US5875473A (en) | 1999-02-23 |
| JP2770797B2 (ja) | 1998-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |