JPH0926933A - パイプライン分散バス・アービトレーション・システム - Google Patents

パイプライン分散バス・アービトレーション・システム

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JPH0926933A
JPH0926933A JP8106079A JP10607996A JPH0926933A JP H0926933 A JPH0926933 A JP H0926933A JP 8106079 A JP8106079 A JP 8106079A JP 10607996 A JP10607996 A JP 10607996A JP H0926933 A JPH0926933 A JP H0926933A
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Loo William C Van
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Iii Louis F Coffin
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Abstract

(57)【要約】 【課題】 本発明は共通システム・バスに結合されたサ
ブシステム、たとえばプロセッサの間のバス競合を効率
的に解決するスケーラブルで、モジュラ性のあるパイプ
ライン分散バス・アービトレーション・システムを提供
する。 【解決手段】 アービトレーション・システムはサブシ
ステムからバス要求を受け取り、次のバス・マスタを独
立して決定する複数の分散バス・アービタを含んでい
る。アービトレーション・クロック・サイクル中のサブ
システム間の変化は、アービトレーション・クロック・
サイクルの直前のクロック・サイクル中に活動状態であ
るシステム・バス要求に基づいており、アービトレーシ
ョン・クロック・サイクル中にアサートされたシステム
・バス要求と無関係である。さらに、アービトレーショ
ン・プロトコルは現行バス・マスタ、すなわちシステム
・バスを駆動しているバス・マスタを優先的に処理す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はコンピュータ・シス
テム・アーキテクチャの分野に関する。詳細にいえば、
本発明はシステム・バス・アービトレーション・プロト
コルに関する。
【０００２】
【従来の技術】たとえば、マルチプロセッサ・システム
のような多数のサブシステムを備えた効率のよいシステ
ム・アーキテクチャの設計にあたり、サブシステムが共
用する一般的なシステム・バスを使用することは、いく
つかの重要な設計の目標を満たすのに有用である。これ
らの目標にはサブシステム間の相互接続の総数およびコ
ストの最小化、サブシステムのインタフェースにおける
モジュール性の維持、アドオン・サブシステム、たとえ
ば、拡張メモリおよび周辺機器に対するインタフェース
の統合の単純化などがある。しかしながら、システム・
バスを共用すると、バス・アービトレーション・プロト
コルを使用して、サブシステムによる必然的なバス競合
を解決することが必要となる。
【０００３】バス競合を解決する従来のバス・アービト
レーション・プロトコルは、２つの一般的なクラス、す
なわち、集中アービトレーション・プロトコルと分散ア
ービトレーション・プロトコルに分けられる。図１Ａに
示すような、例示的な従来の集中アービトレーション・
システム１１０において、システム１１０はプロセッサ
１１１、１１２、１１３、１１４、システム・バス１１
８および集中アービタ１１９を含んでいる。システム・
バス１１８、たとえば、Ａｄｄｒｅｓｓ＿ｂｕｓはプロ
セッサ１１１、１１２、１１３、１１４および集中アー
ビタ１１９に結合されている。さらに、プロセッサ１１
１、１１２、１１３、１１４の各々は、バス要求ライン
Ｒｅｑ＿０、Ｒｅｑ＿１、Ｒｅｑ＿２、Ｒｅｑ＿３の１
つおよびバス・グラント・ラインＢｕｓ＿Ｇｒａｎｔ＿
０、Ｂｕｓ＿Ｇｒａｎｔ＿１、Ｂｕｓ＿Ｇｒａｎｔ＿
２、Ｂｕｓ＿Ｇｒａｎｔ＿３の１つにそれぞれ結合され
ている。
【０００４】集中アービタ１１９は唯一のバス・アービ
タであり、すべてのバス競合のアービトレーションを担
う。プロセッサ１１１、１１２、１１３、１１４の１つ
がシステム・バス１１８を駆動することを必要とする場
合、適切なバス要求ラインを介して集中アービタ１１９
に要求を行う。他のプロセッサがシステム・バス１１８
を使用していない場合、集中アービタ１１９はバス１１
８を要求元プロセッサに割り当てる。逆に、２つ以上の
プロセッサが所定の期間内にバス要求を行った場合、集
中アービタ１１９は適切な割振り手法、たとえば、ラウ
ンド・ロビン手法や所定の優先順位手法を使用して、ど
のプロセッサに次のバス・マスタを割り当てるかを決定
する。いずれの場合にも、集中アービタ１１９はバス・
グラントを適切なバス・グラント・ラインによって割り
当てられたプロセッサに伝える。たとえば、プロセッサ
１１１はバス要求ラインＲｅｑ＿０によってアービタ１
１９に対して要求を行い、最終的に、バス・グラント・
ラインＢｕｓ＿Ｇｒａｎｔ＿０によってアービタ１１９
からグラントを受け取る。
【０００５】図１Ｂは従来の分散アービトレーション・
システム１２０を示しており、これはプロセッサ１２
１、１２２、１２３、１２４およびシステム・バス１２
８を含んでいる。システム・バス１２８、たとえばＡｄ
ｄｒｅｓｓ＿ｂｕｓはプロセッサ１２１、１２２、１２
３、１２４に結合されている。さらに、プロセッサ１２
１、１２２、１２３、１２４はバス要求ラインＲｅｑ＿
０、Ｒｅｑ＿１、Ｒｅｑ＿２、Ｒｅｑ＿３により、また
バス制御ラインＢｕｓ＿Ｂｕｓｙ＿０、Ｂｕｓ＿Ｂｕｓ
ｙ＿１、Ｂｕｓ＿Ｂｕｓｙ＿２、Ｂｕｓ＿Ｂｕｓｙ＿３
によって互いに結合されている。
【０００６】分散アービトレーション・プロトコルはす
べてのプロセッサ１２１、１２２、１２３、１２４がバ
ス競合の同時アービトレーションおよび同一のプロセッ
サが次のバス・マスタとなるように割り当てることを担
うようにする。たとえば、プロセッサ１２１、１２２、
１２３、１２４の１つがシステム・バス１２８を駆動す
ることを必要とする場合、要求はバス１２８に結合され
ているその他のすべてのプロセッサに該当する適切なバ
ス要求ラインによって同報通知する。他のプロセッサが
システム・バス１２８を競合していない場合、すべての
他のプロセッサは独立してバス１２８を要求元プロセッ
サに割り当てる。逆に、２つ以上のプロセッサが所定の
期間内にバス要求を行った場合、プロセッサ１２１、１
２２、１２３、１２４の各々は適切な同一の割振り手法
を使用して、どのプロセッサが次のバス・マスタになる
べきかに関して独立して同一の結論に達する。いずれの
場合でも、次のバス・マスタに割り当てられたプロセッ
サは、適切なバス・ビジィ・ラインをアサートすること
によってシステム・バス１２８を取得し、これによって
他のすべてのプロセッサにシステム・バス１２８が現在
使用中である旨を通知する。たとえば、プロセッサ１２
１はバス要求をバス要求ラインＲｅｑ＿０に同報通知す
る。システム・バス１２８が自由であり、他のバス要求
ラインＲｅｑ＿１、Ｒｅｑ＿２およびＲｅｑ＿３がいず
れも優先順位の高いプロセッサによってアサートされて
いない場合には、プロセッサ１２１はバス制御ラインＢ
ｕｓ＿Ｂｕｓｙ＿０をアサートすることによってシステ
ム・バス１２８を取得する。付録ＡはＩ．Ｅ．Ｅ．Ｅ．
規格８９６．２−１９９１に基づく「Ｆｕｔｕｒｅｂｕ
ｓ＋」というこのような分散アービトレーション方式の
仕様である。
【０００７】上述のプロトコルなどのほとんどの従来の
バス・アービトレーション・プロトコルにおいて、バス
・アービトレーションから生じる全体的な遅延を最小限
とするためには、バス要求の送信および受信、ならびに
次のバス・マスタを割り当てるという順次タスクは、同
一のシステム・クロック・サイクルで完了する。バス要
求の処理および対応するバス・ドライバ割当てを１シス
テム・クロック・サイクルで完了することを試みるのが
有利であるが、システム・クロック速度は、より高速な
プロセッサ・クロックを備えているプロセッサに応じて
増加するので、バス要求を受け取り、単一の高速システ
ム・クロック・サイクル内でアービトレーション処理を
完了する能力はもはや達成できなくなる。それ故、これ
らの従来のバス・アービトレーション・プロトコルはよ
り高速なプロセッサに対してスケーラブル（scalable）
ではなくなる。システム設計者はバス競合を解決するた
めにシステム・クロック速度を遅くするか、あるいは複
数のシステム・クロック・サイクルを使用するかのいず
れかに集中している。その結果、遅いシステム・クロッ
ク・サイクルあるいはバス競合のアービトレーションの
ためだけに挿入される特別なシステム・クロック待ち時
間のいずれかによって、パフォーマンスが抑制される。
【０００８】
【発明が解決しようとする課題】それ故、プロセッサの
クロック速度が速くなった場合に、効率がよく、費用効
果が高く、モジュール性があり、スケーラブルなアービ
トレーションの解決策が必要である。
【０００９】
【課題を解決するための手段】本発明は、共通システム
・バスに結合されたサブシステム、たとえばプロセッサ
の間のバス競合を効率よく解決するスケーラブルで、モ
ジュール性があるパイプライン分散バス・アービトレー
ション・システムを提供する。アービトレーション・シ
ステムは複数の分散バス・アービタを含んでおり、これ
らはサブシステムからのバス要求を受け取り、次のバス
・マスタを独立して決定する。
【００１０】本発明の実施の態様の１つによれば、３つ
の原理がシステム・バスによる転送に関連したシステム
・クロックの待ち時間を最小とする。まず、アービトレ
ーション・クロック・サイクル中のサブシステム間の変
化はアービトレーション・クロック・サイクルの直前の
クロック・サイクル中に活動状態のシステム・バス要求
に基づいており、アービトレーション・クロック・サイ
クル中にアサートされるシステム・バス要求と無関係で
ある。第２に、アービトレーション・プロトコルは、シ
ステム・バスを優先的に駆動する現行のバス・マスタを
処理する。第３に、システム・バス上の出力バス信号、
たとえば、バス要求および駆動許可信号は介入アービト
レーション論理を何ら必要とすることなく、サブシステ
ムの出力レジスタによって直接生成される。同様に、入
力バス信号を受け取るための、システム・バスとサブシ
ステムの入力レジスタの間に結合されたアービトレーシ
ョン論理は存在しない。すなわち、入力レジスタはシス
テム・バスに直接結合される。
【００１１】これらの原理によって、アービトレーショ
ン・プロセスをクリティカル・タイミング・パスから排
除することが可能となり、これによってシステムが所与
の集積回路（ＩＣ）技術で可能な最大システム周波数で
作動することが可能となり、これによってシステム・ク
ロック待ち時間全体が少なくなる。さらに、各アービト
レーション・タスクはプロセッサの速度にかかわりなく
システム・クロック・サイクル内で完了する。その結
果、現行のバス・マスタを維持するアービトレーション
待ち時間は１システム・クロック・サイクルであり、バ
ス・マスタを選択し、切り換える待ち時間は２システム
・クロック・サイクルである。
【００１２】アービトレーション・プロトコルによっ
て、「リアルパーキング」モードも可能となり、これは
システム・バスで競合する可能性のあるバス・マスタが
２つだけの単純なシステムでのアービトレーション待ち
時間をさらに短縮する。単純なシステムの場合、現行の
バス・マスタを維持するアービトレーション待ち時間を
ゼロ・システム・クロック・サイクルまで減らすことが
できるが、現行のバス・マスタを切り換える待ち時間は
４システム・クロック・サイクルまで増加する。
【００１３】この実施の態様においては、修正ラウンド
ロビン・プロトコルを使用して、システム・バスに対し
て競合するサブシステムのアクセスに優先順位をつけ
る。各サブシステムはシステム・バス上のポート、すな
わちロケーションを占め、一意の識別番号（ＩＤ）を割
り当てられる。あらゆるポートはどのポートが最終ポー
ト・ドライバであるかを追跡し、最終ポート・ドライバ
の識別に基づいてどのポートを次のバス・マスタに割り
当てるか、すなわち選択するかを同時に（並行して）決
定する。したがって、あるポートがアービトレーション
に勝ち、現行バス・マスタになると、あらゆるポートご
とに格納されている最終ポート・ドライバのアイデンテ
ィティが新しい現行バス・マスタのＩＤによって更新さ
れる。効率の点で、最終ポート・ドライバを優先順位割
当て中に優先的に処理する。まず、システムのリセット
時に、アービトレーション・システムは、あらゆるサブ
システムによって最終ポート・ドライバと事前定義され
たポートを選択することによって同期化される。
【００１４】実施の形態の中には、アービトレーション
・プロトコルによって、事前割り当てされた特別なポー
トを優先的に処理可能なものもある。すなわち、特殊ポ
ートがラウンドロビン方式に関与する必要がない。その
代わり、特殊ポートにはそのバス要求がアサートされた
ときにもっとも高い優先順位が与えられる。特殊ポート
・プロトコルは高水準システム・アーキテクチャの設計
に独特の融通性を提供して有利である。それ故、特殊ポ
ートがアービトレーションに勝った場合、システムに結
合されているすべてのポートによって維持されている最
終ポート・ドライバのアイデンティティは、特殊ポート
がラウンドロビン・プロトコルに関与しないため、更新
されない。
【００１５】この実施態様において、最終ポート・ドラ
イバはクロック・サイクル内でバス要求をアサートする
ことが認められている唯一のサブシステムであり、すぐ
次のクロック・サイクルでシステム・バスを直ちに駆動
する。システム・バスの駆動時に、第１のサブシステム
が現行バス・マスタになる。その後、現行バス・マスタ
はそのバス要求ラインを保持することだけによって、シ
ステム・クロックの待ち時間なしに複数のパケットを連
続して伝送することを許可される。システム・バスのデ
ッドロックの可能性を解消するために、現行バス・マス
タはそのバスを放棄する前にゼロないし複数のトランザ
クション・パケットを駆動するが、現行バス・マスタ
は、有限数のクロック・サイクル内にバスを放棄しなけ
ればならない。さらに、現行ドライバにペンディングと
なっているバス要求がもはやない場合、現行バス・マス
タはそのバス要求ラインを放棄しなければならない。
【００１６】逆に、最終ポート・ドライバではない第２
のサブシステムが不活動なシステム・バスを駆動する必
要がある場合、第２のサブシステムは第１のクロック・
サイクルでそのバス要求ラインをアサートする。すべて
のそれぞれのバス・アービタ内のアービトレーションが
次のクロック・サイクル、すなわち第２のクロック・サ
イクルで生じる。他のサブシステムがいずれも第２のサ
ブシステムよりも高い優先順位を有していないものと想
定すると、第２のサブシステムに次のバス・マスタを割
り当てることができ、このサブシステムが第３のシステ
ム・クロック・サイクルでバスを駆動することが可能と
される。それ故、要求元サブシステムが最終ポート・ド
ライバでなく、システム・バスが不活動状態である場
合、２つの遅延システム・クロック・サイクルが必要と
なる。
【００１７】パイプライン・バス・アービトレーション
・システムの利点としては、システム・クロック速度、
たとえば、プロセッサ・クロック速度が上がったときに
アービトレーションをスケーリングする、クリティカル
・パスからアービトレーション論理を排除することによ
って達成される機能がある。スケーラビリティが有利な
のは、ほとんどのディジタル・コンピュータが同期シス
テム・クロックに基づいており、したがって、パフォー
マンスを最適化するのに高いクロック速度が重要だから
である。それ故、アービトレーション待ち時間を長くせ
ずにアービトレーション・システムをスケーリングでき
ることによって、システム・クロック・サイクルを最短
化するとともに、最短のアービトレーション待ち時間を
維持することが可能となる。システムのモジュラリティ
はシステム・バスを拡張し、サブシステムの数を増やす
ことを容易とする。他の利点としては、最終ポート・ド
ライバが現行バス・マスタになるまでの待ち時間が最短
であることがあり、これはポートを占有するサブシステ
ムがシステム・バスにおいてバースト・トラフィックを
生成するプロセッサなどのシステムにおいて特に重要で
ある。
【００１８】本発明のシステムの目的、特徴および利点
は以下の説明から明らかとなろう。
【００１９】
【発明の実施の形態】
表記および用語 システム・コントローラ（ＳＣ）：キャッシュ干渉性、
データ・フロー、フロー制御、およびメモリ作動を調整
するためにシステム・バスに結合されている中央コント
ローラ。 システム・バス・マスタ：システム・バスでデータ／ア
ドレス転送を開始できるサブシステム。 次のバス・マスタ：次のシステム・クロック・サイクル
でシステム・バスを駆動することを認められているサブ
システム。 現行バス・マスタ：システム・バスを駆動することを現
在認められているサブシステム。 最終ポート・ドライバ：システム・バスを駆動すること
を最後に認められていたサブシステム。 ポート：一意のポート識別子を有する、システム・バス
上のサブシステムが占有しているロケーションまたは位
置。
【００２０】以下の説明において、さまざまな詳細によ
って本発明を完全に理解させる。これらの詳細は効率的
なパイプライン分散バス・アービトレーション・システ
ムを実施する際にシステム設計者を援助する機能ブロッ
クおよび例示的な所定のアービトレーション優先順位方
式を含んでいる。バス・アービトレーション・システム
を特定のインプリメンテーションによって説明するが、
本発明は広範囲にわたるシステム・アーキテクチャおよ
び環境に適用できるものである。他の場合においては、
本発明を不必要に不明確としないため、周知の回路、構
造およびプログラム・コードを詳細には説明しない。し
たがって、参照することによって本明細書の一部となる
Ｓｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ， Ｉｎｃ．に譲渡
された「Ｐａｃｋｅｔ Ｓｗｉｔｃｈｅｄ Ｃａｃｈｅ
Ｃｏｈｅｒｅｎｔ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ
Ｓｙｓｔｅｍ」という名称の係属米国特許願（本出願人
の参照番号Ｐ７３１）には、本発明によるパイプライン
分散バス・アービトレーション・プロトコルに関する詳
細な仕様が記載されている。
【００２１】実施の形態の１つにおいて、図２のブロッ
ク図に示されているように、システム２００は複数のサ
ブシステム、たとえばプロセッサ２１０、２２０、２３
０、２４０、システム・バス２８０およびシステム・コ
ントローラ２９０を含んでいる。各サブシステムはバス
・トランシーバ、バス・リクエスタ、およびバス・アー
ビタを含んでいる。たとえば、プロセッサ２１０はバス
・トランシーバ２１２、バス・リクエスタ２１４および
バス・アービタ２１６を含んでいる。同様に、システム
・コントローラ２９０はバス・トランシーバ２９２、バ
ス・リクエスタ２９４およびバス・アービタ２９６を含
んでいる。包括的にいうと、バス・アービタ２１６、２
２６、．．．２９６が本発明の分散アービトレーション
・システムを形成している。
【００２２】この実施形態において、システム・バス２
８０はアドレス・バスであり、これによってアドレス・
バスがビジーである際に、データを個別のデータ・バス
（図示せず）で同時に転送することを可能とする。これ
にかかわりなく、本発明はシステム・バス２８０が専用
データ・バスまたは組合せアドレス／データ・バスであ
る他のシステムにも同様に適用できる。さらに、記載さ
れているサブシステムはすべてバス・マスタであるが、
アービトレーション・プロトコルは、サブシステムがバ
ス・マスタとバス・スレーブの両方を含んでいるシステ
ムにも適用できる。それ故、システム２００のこの実施
の形態の場合、現行バス・マスタは現行バス・マスタで
もある。
【００２３】システム・バス２８０はプロセッサ２１
０、２２０、２３０、２４０のそれぞれのバス・トラン
シーバ２１２、２２２、２３２、２４２を、システム・
コントローラ２９０のバス・トランシーバ２９２に相互
接続している。プロセッサ２１０、２２０、２３０およ
び２４０はそのそれぞれのバス修飾子ラインＵＰＡ＿Ａ
ｄｄｒ＿Ｖａｌｉｄ＿０、ＵＰＡ＿Ａｄｄｒ＿Ｖａｌｉ
ｄ＿１、ＵＰＡ＿Ａｄｄｒ＿Ｖａｌｉｄ＿２、およびＵ
ＰＡ＿Ａｄｄｒ＿Ｖａｌｉｄ＿３によってシステム・コ
ントローラ２９０にも結合されている。
【００２４】プロセッサ２１０、２２０、２３０、２４
０のバス・リクエスタ２１４、２２４、２３４、２４
４、２９４およびバス・アービタ２１６、２２６、２３
６、２４６、２９６、ならびにシステム・コントローラ
２９０はそれぞれ以下のアービトレーション制御ライン
を介して互いに結合されている。システム・アービトレ
ーション・リセット・ラインＡｒｂ＿Ｒｅｓｅｔはシス
テム・コントローラ２９０をすべてのプロセッサ２１
０、２２０、２３０、２４０に結合している。バス・リ
クエスタ２１４のＲｅｑ＿ｏｕｔ＿０ラインはシステム
・コントローラのバス・アービタ２９６のＲｅｑ＿０ラ
イン、およびバス・アービタ２２６、２３６、２４６そ
れぞれのＲｅｑ＿ｉｎ＿２、Ｒｅｑ＿ｉｎ＿１、Ｒｅｑ
＿ｉｎ＿０ラインに結合されており、またバス・リクエ
スタ２２４のＲｅｑ＿ｏｕｔ＿１ラインは、バス・アー
ビタ２９６、２１６、２３６、２４６それぞれのＲｅｑ
＿１、Ｒｅｑ＿ｉｎ＿０、Ｒｅｑ＿ｉｎ＿２、Ｒｅｑ＿
ｉｎ＿１ラインに結合されている。同様に、バス・リク
エスタ２３４のＲｅｑ＿ｏｕｔ＿２ラインはバス・アー
ビタ２９６、２１６、２２６、２４６それぞれのＲｅｑ
＿２、Ｒｅｑ＿ｉｎ＿１、Ｒｅｑ＿ｉｎ＿０、Ｒｅｑ＿
ｉｎ＿２ラインに結合されており、バス・リクエスタ２
４４のＲｅｑ＿ｏｕｔ＿３ラインはバス・アービタ２２
６、２３６、２４６それぞれのＲｅｑ＿３、Ｒｅｑ＿ｉ
ｎ＿２、Ｒｅｑ＿ｉｎ＿１、Ｒｅｑ＿ｉｎ＿０ラインに
結合されている。最後に、システム・コントローラのバ
ス・リクエスタ２９４のＳＣ＿Ｒｅｑラインはコントロ
ーラ２９０をプロセッサ２１０、２２０、２３０、２４
０それぞれのバス・アービタ２１６、２２６、２３６、
２４６に結合している。
【００２５】明らかに直感に反しているが、パイプライ
ン分散バス・アービトレーション・システムに使用され
ている基礎技法の１つは、アービトレーション・シーケ
ンスを個別のクロック・サイクルで処理するため個別の
タスクに分割することである。たとえば、未解決なバス
要求の検知および次のバス・マスタの割当ては個別のク
ロック・サイクルで完了する。他の技法は現行バス・マ
スタの切換え頻度を最小限とすることである。さらに他
の技法は現行バス・マスタの切換えが必要となったとき
のクロック・サイクル喪失の総数を最小限とすることで
ある。これらの技法を適用することによって、各アービ
トレーション・タスクは、プロセッサのクロック速度お
よびアービトレーション・タスクをクリティカル・パス
から排除できるかどうかにかかわりなくシステム・クロ
ック・サイクル内で完了し、これによってバス・アービ
トレーションによるシステム・クロック・サイクル待ち
時間が短くなる。
【００２６】結果として、以下の最短のアービトレーシ
ョン待ち時間がこの実施形態で可能となる。現行バス・
マスタはシステム・クロック待ち時間なしに、データ・
パケットを連続的に伝送することができる。最終ポート
・ドライバは連続したシステム・クロックで、すなわち
１システム・クロック待ち時間でシステム・バスを要求
し、駆動することができる。プロセッサが最終ポート・
ドライバでない場合、最小２システム・クロック待ち時
間がある。最後に、異なる現行バス・マスタに変えるの
に、最小３システム・クロック・サイクルが必要であ
る。これらの最短のシステム・クロック待ち時間は次の
規則によって達成される。
【００２７】図３Ａはプロセッサ２１０、２２０、２３
０、２４０それぞれのバス・アービタ２１６、２２６、
２３６、２４６に対する例示的な修正ラウンドロビン優
先順位方式を示す表である。アービトレーション・シス
テムが優先順位方式を使用して、システム・バス２８０
に対して競合するサブシステムのうちから次のバス・マ
スタを選択する。各プロセッサはシステム・バス２８０
上のポート（ロケーション）を占有し、一意の識別番号
（ＩＤ）が割り当てられる。システム同期のため、ポー
ト・アドレス０のプロセッサ２１０が選択されて、リセ
ット時に最終ポート・ドライバになる。その後、あらゆ
るポートはどのポートが最終ポート・ドライバなのかを
追跡し、同時に（並行して）最終ポート・ドライバのア
イデンティティに基づいてどのポートに次のバス・マス
タを割り当てるべきか、すなわち次のバス・マスタにな
るように選択すべきかを決定する。したがって、あるポ
ートがアービトレーションに勝って、現行バス・マスタ
になった場合、あらゆるプロセッサによって格納されて
いる最終ポート・ドライバのアイデンティティは、新し
い現行バス・マスタのＩＤによって更新される。効率の
点で、最終ポート・ドライバを優先的に処理する。
【００２８】図３Ｂおよび図４ないし図９は、アドレス
転送を完了するのに２つのバス・クロック・サイクルが
必要とされるように、アドレスバスの幅が選ばれている
マルチプロセッサ・システム２００を説明する例示的な
タイミング図を示している。それ故、以下の例示的な説
明において、各データ転送量子（アドレス情報パケット
・サイズ）は完了するのに２つのシステムクロック・サ
イクルを必要とするが、２サイクルのデータおよび／ま
たはアドレス・バスの表記は本発明の基本となるもので
はない。たとえば、プロセッサ２１０は１システム・サ
イクル中に、アドレス情報の第１のサイクルをシステム
・バス２８０上へ駆動し、第２のシステム・クロック・
サイクル中にアドレス情報の第２のサイクルを駆動す
る。
【００２９】当分野の技術者に周知のように、実施形態
に応じて、データおよび／またはアドレス・パケットは
１つまたは複数のシステム・クロック・サイクルでシス
テム・バスを介して転送される。他のシステム・バス幅
が可能である。たとえば、他の実施の形態において、ア
ドレス・バス幅はシステム・アドレス・スペースの幅と
等しい。さらに他の実施の形態において、アドレス・バ
ス幅はシステム・アドレス・スペースの幅の１／４であ
る。さらに、プロセッサ２１０、２２０、２３０、２４
０が類似したものであり、それ故、１つのサブシステ
ム、たとえば、プロセッサ２１０または２２０の説明が
他のサブシステム、すなわち、プロセッサ２２０、２３
０、２４０に適用できることに留意されたい。
【００３０】図３Ｂはバス・アービトレーション要求を
システム・リセット信号ＵＰＡ＿Ｒｅｓｅｔ＿１の後１
クロック・サイクルでアサートできるリセット・タイミ
ング・シーケンスを示す。プロセッサ２１０、２２０、
２３０、２４０の各々はそれぞれ一意のポート・アドレ
ス０、１、２、３を有している。Ａｒｂ＿Ｒｅｓｅｔラ
インのＡｒｂ＿Ｒｅｓｅｔ信号はシステム・コントロー
ラ２９０に、各サブシステムのあらゆる状態機械をリセ
ットせずに、１つまたは複数のサブシステムの状態機械
を選択的にリセットする機構をもたらす。たとえば、シ
ステム・コントローラ２９０からのＡｒｂ＿Ｒｅｓｅｔ
信号によって、プロセッサ２１０、２２０、２３０、２
４０がバス・アービタ２１６、２２６、２３６、２４６
のそれぞれのアービトレーション状態マシンに同期する
ことを可能とする。
【００３１】図４は現行バス・マスタへの最終ポート・
ドライバの変化を説明するタイミング図である。第１の
クロック・サイクル前のクロック・サイクルで未解決な
バス要求がないとバス・アービタ２１６、２２
６、．．．２９６が判断したものと想定すると、最終ポ
ート・ドライバが第１のクロック・サイクル中にバス要
求をアサートすることが認められている唯一のサブシス
テムであり、第２のクロック・サイクル中にシステム・
バス２８０を直ちに駆動する。たとえば、プロセッサ２
１０が最終ポート・ドライバである場合、プロセッサ２
１０はすでにもっとも高い優先順位を有しており、第１
のクロック・サイクル中に他のプロセッサ２２０、２３
０、２４０のバス要求ラインをポーリングすることを必
要とせずに、次のバス・マスタを割り当てる、すなわち
次のバス・マスタになるように選択することができる。
したがって、バス・トランシーバ２１２は第１のシステ
ム・クロック・サイクル中にそのバス要求ラインＲｅｑ
＿ｏｕｔ＿０をアサートし、直後のクロック・サイク
ル、すなわち第２のシステム・クロック・サイクル中に
システム・バス２８０を駆動することを許可される。こ
の実施形態において、プロセッサ２１０は第２のシステ
ム・クロック・サイクル中にアドレスの第１の半部をア
ドレス・バス２８０へ駆動し、第３のシステム・クロッ
ク・サイクルでアドレスの第２の半部をアドレス・バス
２８０に駆動する。
【００３２】第２のシステム・クロック・サイクルでバ
ス２８０を駆動した際に、プロセッサ２１０には現行バ
ス・マスタの状態が割り当てられる。現行バス・マスタ
は、現在アドレス・バス２８０を駆動しており、またそ
のトランシーバのＵＰＡ＿Ａｄｄｒ＿Ｖａｌｉｄ＿ｘ修
飾子ライン、たとえばトランシーバ２１２のＵＰＡ＿Ａ
ｄｄｒ＿Ｖａｌｉｄ＿０をアサートしているサブシステ
ムと定義される。現行バス・マスタになると、プロセッ
サ２１０はこのラインのアサートを継続するだけで、す
なわち、バス・リクエスタ２１４のバス要求ラインＲｅ
ｑ＿ｏｕｔ＿０を維持するだけで、システム・クロック
待ち時間なしで、複数のデータ・パケットを連続して伝
送できる。現行バス・マスタ、すなわちプロセッサ２１
０は他のプロセッサ２２０、２３０、２４０またはシス
テム・コントローラ２９０からのバス要求が存在する際
に、システム・バス２９０を放棄する前に任意の数のト
ランザクション・パケット（パケットが存在しない場合
を含む）を駆動して、デッドロックの可能性を解消でき
るが、適正に挙動する現行バス・ドライバは有限数のク
ロック・サイクル以内にバス２８０を解放しなければな
らない。さらに、現行バス・マスタは現行バス・マスタ
に保留されている要求がない場合に、そのバス要求ライ
ンを解放しなければならない。
【００３３】図５に示すように、サブシステム、たとえ
ばプロセッサ２１０が最終ポート・ドライバかつ現行バ
ス・マスタの両方である場合、最終ポート・ドライバで
はないサブシステム、たとえばプロセッサ２２０がリク
エスタ２２４のバス要求ラインＲｅｑ＿ｏｕｔ＿１をア
サートすると、プロセッサ２２０のトランシーバ２２２
がシステム・バス２８０を駆動できるようになるまで
に、少なくとも３システム・クロック・サイクルの待ち
時間が存在する。システム・バス２８０を駆動している
現行バス・マスタを変えるのに、最小３つのシステム・
クロックが必要とされるのには２つの理由がある。第１
に、リクエスタ２２４が第１のシステム・クロック・サ
イクルまでにバス要求ラインＲｅｑ＿ｏｕｔ＿１をアサ
ートしていても、プロセッサ２１０のアドレス情報の最
後のデータ・パケットの伝送を完了するのに２つのシス
テム・クロックが必要である。第２に、アービトレーシ
ョン・プロトコルは第３のクロック・サイクルでデッド
・サイクルを強制する。
【００３４】それ故、プロセッサ２２０よりも高い優先
順位を持つ他のプロセッサがシステム・バス２８０に対
して競合していないと想定すると、プロセッサ２２０に
次のバス・マスタを割り当てることができ、かつプロセ
ッサ２２０は第４のシステム・クロック・サイクルでシ
ステム・バス２８０を駆動するようになる。したがっ
て、活動現行バス・マスタを交換するには３つのクロッ
ク・サイクルが必要である。
【００３５】上述のように、アービトレーション・プロ
トコルは現行バス・マスタの交換の間にシステム・バス
２８０にアイドル・サイクルまたはデッド・サイクルを
もたらす。デッド・サイクルは２つのバス・マスタ、す
なわち現行バス・マスタおよび次のバス・マスタがシス
テム・バス２８０を同時に駆動する可能性を排除する。
このような例の１つは第１のバス・マスタ、すなわちプ
ロセッサ２１０のドライバ回路のオフ時間が第２のバス
・マスタ、すなわちプロセッサ２２０のドライバ回路の
オン時間よりも長い場合である。現行バス・マスタがそ
のバス要求ラインをアサートした場合、現行バス・マス
タを切り換えるのに必要なバス・サイクルの総数もプロ
セッサ２１０の現行バス転送の状態、すなわちプロセッ
サ２１０のデータ転送の第１または第２半部中にアサー
トされるプロセッサ２２０からのバス要求などの要因に
よって決定される。
【００３６】図６は、システム・バス２８０が不活動で
ある、すなわち駆動されていないときに、最終ポート・
ドライバとなり、かつ最終的に現行バス・マスタとなる
異なるサブシステム、たとえばプロセッサ２２０を説明
するタイミング図である。第１のクロック・サイクル中
に、プロセッサ２１０、すなわち最終ポート・ドライバ
は不活動であり、システム・バス２８０を駆動していな
い。プロセッサ２２０のリクエスタ２２４が第２のクロ
ック・サイクルでバス要求ラインＲｅｑ＿ｏｕｔ＿１を
アサートした場合、アービトレーションが次のクロック
・サイクル、すなわち第３のクロック・サイクルで生じ
る。プロセッサ２２０よりも優先順位の高いプロセッサ
がバス２８０を必要としていないと想定すると、プロセ
ッサ２２０に次のバス・マスタを割り当て、第４のシス
テム・クロック・サイクルでバス２８０を駆動すること
を許可することができる。それ故、要求元プロセッサが
最終ポート・ドライバでなく、システム・バス２８０が
不活動である場合には、合計２つのシステム・クロック
・サイクルがバス要求とバス２８０の所有権の間に必要
となる。
【００３７】ここで図７を参照すると、システム・コン
トローラ２９０がバス要求を行い、最終的に現行バス・
マスタになる。プロセッサ２１０が最終ポート・ドライ
バであるが、不活動である際に、システム・コントロー
ラ２９０が第２のクロック・サイクルでリクエスタ２９
４の要求ラインＳＣ＿Ｒｅｑをアサートした場合、他の
システム・クロック・サイクル、すなわち第３のサイク
ルがアービトレーションに必要となる。その後、第４の
クロック・サイクルで、システム・コントローラ２９０
がアドレス・バス２８０を駆動することを許可される。
それ故、２つの使用されないシステム・クロック・サイ
クルがあり、これは１つのサブシステムが不活動な最終
ポート・ドライバである際に、他のサブシステムがバス
２８０を駆動することを望んでいる場合に類似してい
る。
【００３８】本発明の他の実施の形態によれば、アービ
トレーション・プロトコルによって「リアルパーキン
グ」モードが可能となり、これはシステム２００に可能
なバス・ドライバが２つだけ、すなわち２つのバス・マ
スタだけの場合、たとえば、システム・バス２８０にプ
ロセッサ２１０、２２０だけが結合されている場合に、
アービトレーション待ち時間をさらに少なくする。この
縮小システムの場合、現行バス・マスタを保持するため
のアービトレーション待ち時間を、データ転送の完了後
に現行バス・マスタのバス要求を維持するだけで、シス
テム・クロック・サイクルをゼロまで減らすことができ
る。
【００３９】ある実施形態では、システム２００のアー
ビトレーション・プロトコルが事前割り当てされた特殊
ポート、たとえば、システム・コントローラ２９０を優
先的に処理することが可能となる。すなわち、ラウンド
ロビン方式に関与するのに、特殊ポートが必要なくな
る。この例において、システム・コントローラ２９０に
はそのバス要求がアサートされたときに、もっとも高い
優先順位が与えられる。特殊ポートの指定はシステム２
００の高水準のアーキテクチャの設計に独特な融通性を
もたらすので有利である。それ故、システム・コントロ
ーラ２９０がアービトレーションに勝った場合に、シス
テム、すなわち、プロセッサ２１０、２２０、２３０、
２４０に結合されているすべてのポートによって維持さ
れている最終ポート・ドライバ・アイデンティティが更
新されないが、これはシステム・コントローラ２９０が
修正ラウンドロビン・プロトコルに関与しないからであ
る。
【００４０】双方向バス修飾子信号ＵＰＡ＿Ａｄｄｒ＿
Ｖａｌｉｄ＿０、ＵＰＡ＿Ａｄｄｒ＿Ｖａｌｉｄ＿１、
ＵＰＡ＿Ａｄｄｒ＿Ｖａｌｉｄ＿２およびＵＰＡ＿Ａｄ
ｄｒ＿Ｖａｌｉｄ＿３が、特殊ポート、システム・コン
トローラ２９０およびプロセッサ２１０、２２０、２３
０、２４０それぞれの間で交換され、システム・コント
ローラ２９０が現行バス・マスタが有効パケットを駆動
している時期を検出できるようにする。逆に、システム
・コントローラ２９０が現行バス・マスタである場合に
は、妥当性信号によって、スレーブ・サブシステムがシ
ステム・コントローラ２９０からデータ・パケットを受
け取る時期を知ることが可能となる。さらに、妥当性信
号は各サイクル・パケット中の第１のシステム・クロッ
クでアサートされ、第２のサイクル中にデアサートされ
る。活動バス・ドライバがない場合に、システム・コン
トローラ２９０の保持増幅器がＵＰＡ＿Ａｄｄｒ＿Ｖａ
ｌｉｄラインの論理レベルを維持する。システム・コン
トローラ２９０に保持増幅器を使用する他の利点として
は、システム・バス２８０のデバッグが容易となること
などがある。
【００４１】図８は特殊ポート、たとえばシステム・コ
ントローラ２９０からプロセッサ２１０へのデータ・パ
ケット転送を説明するタイミング図である。システム・
コントローラ２９０が要求ラインＳＣ＿Ｒｅｑをアサー
トするとともに、現行バス・マスタのトランシーバ、た
とえば、プロセッサ２１０のトランシーバ２１２がバス
２８０を駆動している場合、最終データ・パケットの継
続転送を完了することが、プロセッサ２１０に認められ
る。システム・コントローラ２９０が特殊ポートである
から、プロセッサ２１０はリクエスタ２１４の要求ライ
ンＲｅｑ＿ｏｕｔ＿０を解放するものと考えられる。上
述したように、システム・コントローラ２９０は他のサ
ブシステムに関して高い優先順位を常に有しており、そ
れ故、次のバス・マスタを割り当てられる必要がない。
したがって、システム・コントローラ２９０のトランシ
ーバ２９２がシステム・バス２８０を駆動している場
合、プロセッサ２１０は最終ポート・ドライバのままで
あることができる。システム・コントローラ２９０の観
点からいうと、プロセッサ２１０による最終データ・パ
ケットの転送の完了は２つの使用されないシステム・ク
ロック・サイクルを招来する。システム・バスの争い、
すなわち、複数のサブシステムによるシステム・バス２
８０の同時駆動の試みを防止するためには、第３の使用
されないクロック・サイクルが必要となる。その後、シ
ステム・コントローラ２９０は現行バス・マスタとな
り、システム・バス２８０を駆動することが許可され
る。サブシステム２１０、２２０、２３０、２４０に関
して優先順位がもっとも高い事前割当てシステム・コン
トローラ２９０が、実施形態上の任意選択物であること
に留意されたい。本発明のアービトレーション・システ
ムは、システム・コントローラ２９０がサブシステム２
１０、２２０、２３０、２４０に関して同等またはこれ
らよりも低い優先順位を有している他のシステムにも適
用可能である。
【００４２】図９に示すように、システム・コントロー
ラ２９０は最終ポート・ドライバであった不活動サブシ
ステムからのバス要求に応じて、システム・バス２８０
の所有権を放棄する。システム・コントローラ２９０が
現行バス・マスタであり、不活動最終ポート・ドライ
バ、たとえばプロセッサ２１０からのバス要求を検出し
た場合、システム・コントローラ２９０は２つのシステ
ム・クロック・サイクルで最終データ・パケットの転送
を完了する。最終ポート・ドライバ、たとえばプロセッ
サ２１０がシステム・バス２８０の駆動を開始でき、現
行バス・マスタになる前に、第３の潜在システム・クロ
ック・サイクルが必要である。
【００４３】本発明の精神を逸脱することなく、その他
の改変および追加が可能である。たとえば、サブシステ
ムの総数はもっと少なくても、多くてもよい。アドレス
・バスはシステム・アドレス・スペースよりも広くて
も、狭くてもよい。さらに、サブシステムはビデオ・コ
ントローラ、キャッシュ・コントローラ、および浮動小
数点計算ユニットなどの数値演算コプロセッサを含んで
いることもできる。それ故、本発明の範囲は首記の特許
請求の範囲によって決定されるべきである。
【図面の簡単な説明】
【図１】 集中バス・アービトレーション・プロトコル
を有する従来のシステムのブロック図である。
【図２】 本発明による分散同期バス・アービトレーシ
ョン・プロトコルを使用しているシステム・バスのブロ
ック図である。
【図３】 ４つのポートに対する最終ポート・ドライバ
のラウンドロビン割当てを示す表（Ａ）と、システム・
リセット後のアービトレーション要求を示すタイミング
図（Ｂ）である。
【図４】 現行バス・マスタに変化する最終ポート・ド
ライバを示すタイミング図である。
【図５】 現行バス・マスタと次のバス・マスタの間の
バス・ドライバの変化を示すタイミング図である。
【図６】 最終ポート・ドライバおよび現行バス・マス
タになる他のプロセッサを示すタイミング図である。
【図７】 現行バス・マスタとなる特殊ポートおよびシ
ステム・コントローラを示すタイミング図である。
【図８】 最終ポート・ドライバへパケットを送るシス
テム・コントローラを示すタイミング図である。
【図９】 システム・コントローラと最終ポート・ドラ
イバの間のバス・ドライバの変化を示すタイミング図で
ある。
【符号の説明】
２００ システム ２１０ プロセッサ ２１２ バス・トランシーバ ２１４ バス・リクエスタ ２１６ バス・アービタ ２２０ プロセッサ ２３０ プロセッサ ２４０ プロセッサ ２８０ システム・バス ２９０ システム・コントローラ ２９２ バス・トランシーバ ２９４ バス・リクエスタ ２９６ バス・アービタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザヒール・イーブラヒム アメリカ合衆国 94043 カリフォルニア 州・マウンテンビュー・ガルシア アヴェ ニュ・2550 (72)発明者 サトヤナラヤナ・ニシュタラ アメリカ合衆国 95014 カリフォルニア 州・クパチーノ・カントリー スプリング コート・11522 (72)発明者 ウィリアム・シイ・ヴァン・ルー アメリカ合衆国 94301 カリフォルニア 州・パロ アルト・エマーソン ストリー ト・2330 (72)発明者 ルイス・エフ・コフィン，ザ サード アメリカ合衆国 95124 カリフォルニア 州・サン ホゼ・ワイン コーク ウェ イ・3444

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 バス・アービタを備えている少なくとも
    第１および第２のサブシステムを含んでいる複数のサブ
    システムに結合されたシステム・バスに対するアクセス
    のアービトレーションを行う方法において、 前記システム・バス上の前記の複数のサブシステムのい
    ずれかによってアサートされ、第１のシステム・クロッ
    ク・サイクルに先行するクロック・サイクルで未解決の
    ままとなっているバス要求がないことを判定するステッ
    プと、 前記第１のシステム・クロック・サイクル中に、その第
    １のシステム・クロック・サイクル以前に最終ポート・
    ドライバとして割り当てられた第１のサブシステムによ
    って前記システム・バスに対して第１のバス要求をアサ
    ートするステップと、 前記第１のシステム・クロック・サイクル中に前記サブ
    システムのいずれかによってアサートされるいずれかの
    バス要求と無関係に、前記第１および第２のサブシステ
    ムの前記バス・アービタによって前記第１のシステム・
    クロック・サイクル中に前記システム・バスの次のバス
    ・マスタになる前記第１のサブシステムを選択するステ
    ップと、 第２のシステム・クロック・サイクル中に前記第１のサ
    ブシステムによって前記システム・バスを駆動するステ
    ップとを備えているアービトレーションを行う方法。
  2. 【請求項２】 バス・アービタを備えている少なくとも
    第１および第２のサブシステムを含んでいる複数のサブ
    システムに結合されたシステム・バスに対するアクセス
    のアービトレーションを行う方法において、 第１のシステム・クロック・サイクルの前に、前記第１
    および第２のサブシステムの前記バス・アービタによっ
    て前記システム・バスを駆動するもっとも優先順位の高
    い最終ポート・ドライバに前記第２のサブシステムを割
    り当てるステップと、 前記第１のシステム・クロック・サイクル中に未解決の
    ままとなっている前記システム・バス上の前記第１のサ
    ブシステムよるバス要求をアサートするステップと、 前記第１のクロック・システム・サイクル中に、前記シ
    ステム・バスを駆動するもっとも優先順位の高い最終ポ
    ート・ドライバに前記第１のサブシステムを割り当てる
    第２の優先割当てステップと、 前記第２のシステム・クロック・サイクル中に前記サブ
    システムのいずれかによってアサートされるいずれかの
    バス要求と無関係に、前記第１および第２のサブシステ
    ムの前記バス・アービタによって第２のシステム・クロ
    ック・サイクル中に前記システム・バスの次のバス・マ
    スタになる前記第１のサブシステムを選択するステップ
    と、 第３のシステム・クロック・サイクル中に前記第１のサ
    ブシステムによって前記システム・バスを駆動するステ
    ップとを備えているアービトレーションを行う方法。
  3. 【請求項３】 バス・アービタを備えている少なくとも
    第１および第２のサブシステムを含んでいる複数のサブ
    システムに結合されたシステム・バスに対するアクセス
    のアービトレーションを行う方法において、 前記第１のシステム・クロック・サイクル中に未解決の
    ままとなっている前記システム・バス上の前記複数のサ
    ブシステムによってアサートされたいずれかのバス要求
    を検出するステップと、 前記検出ステップに基づき、かつ前記第２のシステム・
    クロック・サイクル中に前記サブシステムのいずれかに
    よってアサートされたいずれかのバス要求と無関係に、
    前記第１および第２のサブシステムの前記バス・アービ
    タによって第２のクロック・サイクル中に前記システム
    ・バスの次のバス・マスタになる前記複数のサブシステ
    ムを選択するステップとを備えているアービトレーショ
    ンを行う方法。
  4. 【請求項４】 各々がバス・アービタを含んでいる少な
    くとも第１および第２のサブシステムを含んでいる複数
    のサブシステムを結合するシステム・バスのアービトレ
    ーションを行う方法において、 前記システム・バスの特殊ポート・ドライバになる前記
    第１のサブシステムを割り当てるステップと、 前記複数のサブシステムのバス・アービタによって前記
    システム・バスの最終ポート・ドライバに前記第２のサ
    ブシステムを割り当てるステップと、 第１のシステム・クロック・サイクル中に前記第１のサ
    ブシステムによって前記システム・バスに対して第１の
    バス要求をアサートするステップと、 前記第２のサブシステムが第２のシステム・クロック・
    サイクル中にそのバス要求をアサートしていない場合
    に、第３のシステム・クロック・サイクル中に前記第１
    のサブシステムによって前記システム・バスを駆動する
    ステップとを備えているアービトレーションを行う方
    法。
  5. 【請求項５】 第１のサブシステムが最終ポート・ドラ
    イバとして割り当てられている、少なくとも第１と第２
    のサブシステムを含んでいる複数のサブシステムに結合
    されているシステム・バスを有しているコンピュータ・
    システムにおいて、前記第１のサブシステムが、 第１のクロック・サイクルに先行するクロック・サイク
    ルで未解決のままとなっている前記システム・バス上の
    前記複数のサブシステムのいずれかによってアサートさ
    れているバス要求がないことを判定するバス・アービタ
    と、 次のバス・マスタの選択が前記第１のクロック・サイク
    ル中にいずれかの他のサブシステムによってアサートさ
    れるいずれかのバス要求と無関係に、前記第１のシステ
    ム・クロック・サイクル中に第１のバス要求をアサート
    し、前記第１のシステム・クロック・サイクル中にその
    第１のバス要求によって前記バス・アービタが前記シス
    テム・バスの次のバス・マスタになる前記第１のサブシ
    ステムを選択させるバス・リクエスタと、 第２のシステム・クロック・サイクル中に前記システム
    ・バスを駆動するバス・トランシーバとを備えているコ
    ンピュータ・システム。
  6. 【請求項６】 第２のサブシステムが最終ポート・ドラ
    イバとして割り当てられている、少なくとも第１と第２
    のサブシステムを含んでいる複数のサブシステムに結合
    されているシステム・バスを有しているコンピュータ・
    システムにおいて、前記第１のサブシステムが、 第１のクロック・サイクル中に前記システム・バスに対
    してバス要求をアサートするバス・リクエスタと、 第２のシステム・クロック・サイクル中にいずれかの前
    記サブシステムによってアサートされるいずれかのバス
    要求と無関係に、前記システム・バスを駆動するもっと
    も高い優先順位を有している最終ポート・ドライバにな
    る前記第１のサブシステムを割り当て、第２のシステム
    ・クロック・サイクル中に前記システム・バスの次のバ
    ス・マスタになる前記第１のサブシステムを選択するバ
    ス・アービタと、 第３のシステム・クロック・サイクル中に前記システム
    ・バスを駆動するバス・トランシーバとを備えているコ
    ンピュータ・システム。
  7. 【請求項７】 少なくとも第１および第２のサブシステ
    ムを含んでいる複数のサブシステムに結合されたシステ
    ム・バスに使用するアービトレーション・システムにお
    いて、 第１のシステム・クロック・サイクル中に未解決なまま
    となっている前記システム・バス上の前記複数のサブシ
    ステムによってアサートされるいずれかのバス要求を検
    出し、第２のシステム・クロック・サイクル中に前記シ
    ステム・バスの次のバス・マスタになる前記複数のサブ
    システムの１つを選択するバス・アービタであって、前
    記次のバス・マスタの選択が前記第１のシステム・クロ
    ック・サイクル中に検出されたいずれかの未解決なバス
    要求に基づき、かつ前記第２のシステム・クロック・サ
    イクル中に前記サブシステムのいずれかによってアサー
    トされたいずれかのバス要求と無関係なバス・アービタ
    を備えているアービトレーション・システム。
  8. 【請求項８】 少なくとも第１および第２のサブシステ
    ムを含んでいる複数のサブシステムに結合されたシステ
    ム・バスを有するコンピュータ・システムにおいて、前
    記第１のサブシステムが、 前記システム・バスの特殊ポート・ドライバに前記第１
    のサブシステムを割り当て、前記システム・バスの最終
    ポート・ドライバに前記第２のサブシステムを割り当て
    るバス・アービタと、 第１のシステム・クロック・サイクル中に前記システム
    ・バスに対して第１のバス要求をアサートするバス・リ
    クエスタと、 前記第２のサブシステムが第２のシステム・クロック・
    サイクル中にそのバス要求をアサートしていない場合
    に、第３のシステム・クロック・サイクル中に前記シス
    テム・バスを駆動するバス・トランシーバとを備えてい
    るコンピュータ・システム。
  9. 【請求項９】 各々がアービタを含んでいる複数のサブ
    システムを有するコンピュータ・システムをリセットす
    る方法において、 第１のリセット信号を第１の前記サブシステムに送り、
    これによって前記第１のサブシステムのすべての状態を
    リセットするステップと、 アービトレーション・リセット信号を第２の前記サブシ
    ステムに送り、これによって第２のサブシステムのアー
    ビタのアービトレーション状態をリセットするステップ
    とを備えているリセット方法。
JP10607996A 1995-03-31 1996-04-01 パイプライン分散バス・アービトレーション・システム Expired - Lifetime JP3899142B2 (ja)

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5845107A (en) * 1996-07-03 1998-12-01 Intel Corporation Signaling protocol conversion between a processor and a high-performance system bus
US5815674A (en) * 1996-07-15 1998-09-29 Micron Electronics, Inc. Method and system for interfacing a plurality of bus requesters with a computer bus
US5925118A (en) * 1996-10-11 1999-07-20 International Business Machines Corporation Methods and architectures for overlapped read and write operations
US5894562A (en) * 1996-10-28 1999-04-13 Motorola, Inc. Method and apparatus for controlling bus arbitration in a data processing system
US5909558A (en) * 1997-07-31 1999-06-01 Linzmeier; Daniel Low power serial arbitration system
US6467009B1 (en) * 1998-10-14 2002-10-15 Triscend Corporation Configurable processor system unit
US6389497B1 (en) 1999-01-22 2002-05-14 Analog Devices, Inc. DRAM refresh monitoring and cycle accurate distributed bus arbitration in a multi-processing environment
US6654833B1 (en) * 1999-07-29 2003-11-25 Micron Technology, Inc. Bus arbitration
US6851047B1 (en) 1999-10-15 2005-02-01 Xilinx, Inc. Configuration in a configurable system on a chip
US6578098B1 (en) * 1999-11-04 2003-06-10 Koninklijke Philips Electronics N.V. Predictive mechanism for ASB slave responses
US6732210B1 (en) * 2000-01-03 2004-05-04 Genesis Microchip Inc Communication bus for a multi-processor system
US20020016882A1 (en) * 2000-04-24 2002-02-07 Hiroshi Matsuuchi Digital device, data input-output control method, and data input-output control system
US6731303B1 (en) * 2000-06-15 2004-05-04 International Business Machines Corporation Hardware perspective correction of pixel coordinates and texture coordinates
US6721840B1 (en) 2000-08-18 2004-04-13 Triscend Corporation Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory
US6518787B1 (en) 2000-09-21 2003-02-11 Triscend Corporation Input/output architecture for efficient configuration of programmable input/output cells
US6633938B1 (en) * 2000-10-06 2003-10-14 Broadcom Corporation Independent reset of arbiters and agents to allow for delayed agent reset
US7076586B1 (en) 2000-10-06 2006-07-11 Broadcom Corporation Default bus grant to a bus agent
US6957290B1 (en) 2000-10-06 2005-10-18 Broadcom Corporation Fast arbitration scheme for a bus
US6985980B1 (en) 2000-11-03 2006-01-10 Xilinx, Inc. Diagnostic scheme for programmable logic in a system on a chip
DE10064593A1 (de) * 2000-12-22 2002-08-29 Siemens Ag Verfahren und Anordnung zum Datenaustausch
US6877053B2 (en) * 2001-01-03 2005-04-05 Nec Corporation High performance communication architecture for circuit designs using probabilistic allocation of resources
US6725364B1 (en) 2001-03-08 2004-04-20 Xilinx, Inc. Configurable processor system
US20030004698A1 (en) * 2001-06-29 2003-01-02 Osborn Daniel D. Agent state drive simulation and method for detecting simulated drive fights
US7107374B1 (en) 2001-09-05 2006-09-12 Xilinx, Inc. Method for bus mastering for devices resident in configurable system logic
JP4260720B2 (ja) * 2004-10-27 2009-04-30 日本テキサス・インスツルメンツ株式会社 バス制御装置
JP4455540B2 (ja) * 2006-06-15 2010-04-21 キヤノン株式会社 バスシステム及び調停方法
US7809874B2 (en) * 2006-06-21 2010-10-05 International Business Machines Corporation Method for resource sharing in a multiple pipeline environment
FI122301B (fi) * 2006-08-25 2011-11-30 Atomia Oy Piiri, menetelmä ja järjestely yksinkertaisen ja luotettavan hajautetun väyläarbitroinnin toteuttamiseksi
GB2447690B (en) * 2007-03-22 2011-06-08 Advanced Risc Mach Ltd A Data processing apparatus and method for performing multi-cycle arbitration
TWI355822B (en) * 2007-12-20 2012-01-01 Realtek Semiconductor Corp Circuit and method for setting data and their appl
US7779189B2 (en) * 2008-02-21 2010-08-17 International Business Machines Corporation Method, system, and computer program product for pipeline arbitration
US20160127061A1 (en) * 2014-11-05 2016-05-05 Qualcomm Incorporated Broadcast interface
US10289786B1 (en) * 2017-06-27 2019-05-14 Xilinx, Inc. Circuit design transformation for automatic latency reduction
CN111478840A (zh) * 2020-04-15 2020-07-31 联合华芯电子有限公司 用于总线系统的双速率仲裁中继设备

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228503A (en) * 1978-10-02 1980-10-14 Sperry Corporation Multiplexed directory for dedicated cache memory system
US5111424A (en) * 1987-05-01 1992-05-05 Digital Equipment Corporation Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer
JPH065524B2 (ja) * 1987-11-18 1994-01-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶装置管理方法
US4979099A (en) * 1988-10-25 1990-12-18 Apollo Computer Inc. Quasi-fair arbitration scheme with default owner speedup
EP0380842A3 (en) * 1989-02-03 1991-06-12 Digital Equipment Corporation Method and apparatus for interfacing a system control unit for a multiprocessor system with the central processing units
US5168568A (en) * 1989-02-06 1992-12-01 Compaq Computer Corporation Delaying arbitration of bus access in digital computers
US5036459A (en) * 1989-03-09 1991-07-30 U.S. Philips Corporation Multi-processor computer system with distributed memory and an interprocessor communication mechanism, and method for operating such mechanism
US5148545A (en) * 1989-07-21 1992-09-15 Clearpoint Research Corporation Bus device which performs protocol confidential transactions
EP0468831B1 (en) * 1990-06-29 1997-10-15 Digital Equipment Corporation Bus protocol for write-back cache processor
US5119448A (en) * 1990-09-21 1992-06-02 Tacan Corporation Modular micro-optical systems and method of making such systems
JPH04318654A (ja) * 1991-02-13 1992-11-10 Hewlett Packard Co <Hp> マイクロプロセッサへの割り込みのリダイレクションシステム
JP2703417B2 (ja) * 1991-04-05 1998-01-26 富士通株式会社 受信バッファ
US5369748A (en) * 1991-08-23 1994-11-29 Nexgen Microsystems Bus arbitration in a dual-bus architecture where one bus has relatively high latency
DE69230428T2 (de) * 1991-09-27 2000-08-03 Sun Microsystems, Inc. Verklemmungserkennung und Maskierung enthaltende Busarbitrierungsarchitektur
US5430848A (en) * 1992-08-14 1995-07-04 Loral Fairchild Corporation Distributed arbitration with programmable priorities
US5319753A (en) * 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
US5434993A (en) * 1992-11-09 1995-07-18 Sun Microsystems, Inc. Methods and apparatus for creating a pending write-back controller for a cache controller on a packet switched memory bus employing dual directories
US5299196A (en) * 1992-11-12 1994-03-29 International Business Machines Corporation Distributed address decoding for bus structures
CA2116826C (en) * 1993-03-11 1998-11-24 Timothy J. Sullivan Data processing system using a non-multiplexed, asynchronous address/data bus system
JPH07105031A (ja) * 1993-09-20 1995-04-21 Internatl Business Mach Corp <Ibm> 多重プロセッサ・コンピュータ・システム内で割込み情報を伝えるための方法および装置

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