JPH09270024A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH09270024A JPH09270024A JP9019028A JP1902897A JPH09270024A JP H09270024 A JPH09270024 A JP H09270024A JP 9019028 A JP9019028 A JP 9019028A JP 1902897 A JP1902897 A JP 1902897A JP H09270024 A JPH09270024 A JP H09270024A
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Abstract
(57)【要約】
【課題】 この発明は、グラフィックスバスに大きなメ
モリバスバンド幅を確保し、システム全体で高いグラフ
ィックス描画性能を実現すること及び高性能な並列グラ
フィックスプロセッサシステムを低コストで容易に実現
することができる情報処理装置を提供することを課題と
する。 【解決手段】 この発明は、グラフィックスを描画する
プロセッサとグラフィックスデータの読み込み又は書き
込みを行うグラフィックスメモリとからなる、色情報と
出力選択情報を出力するグラフィックス処理エレメント
を複数個並列接続し、トーナメント方式によって適宜選
択出力するように構成される。
モリバスバンド幅を確保し、システム全体で高いグラフ
ィックス描画性能を実現すること及び高性能な並列グラ
フィックスプロセッサシステムを低コストで容易に実現
することができる情報処理装置を提供することを課題と
する。 【解決手段】 この発明は、グラフィックスを描画する
プロセッサとグラフィックスデータの読み込み又は書き
込みを行うグラフィックスメモリとからなる、色情報と
出力選択情報を出力するグラフィックス処理エレメント
を複数個並列接続し、トーナメント方式によって適宜選
択出力するように構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、汎用プロセッサと
メインメモリやグラフィックスプロセッサとグラフィッ
クス専用メモリから構成され、ポリゴン・スプライト等
のグラフィックスを描画する情報処理装置に関する。
メインメモリやグラフィックスプロセッサとグラフィッ
クス専用メモリから構成され、ポリゴン・スプライト等
のグラフィックスを描画する情報処理装置に関する。
【０００２】
【従来の技術】図９に、従来の、グラフィックスを描画
する情報処理装置の一例を示す。
する情報処理装置の一例を示す。
【０００３】この情報処理装置では、プロセッサ１と、
グラフィックスプロセッサ（以下、「ＧＰＵ」と記
す。）３と、メインメモリ５がメインバス７でそれぞれ
接続されており、さらに、グラフィックスメモリ９がＧ
ＰＵ３にグラフィックスバス１１で接続されている。
グラフィックスプロセッサ（以下、「ＧＰＵ」と記
す。）３と、メインメモリ５がメインバス７でそれぞれ
接続されており、さらに、グラフィックスメモリ９がＧ
ＰＵ３にグラフィックスバス１１で接続されている。
【０００４】ＧＰＵ３は前処理部１３とメイン処理部１
５を有しており、メイン処理部１５はＤＤＡを使い、グ
ラフィックスメモリ９から読み取ったテクスチャ情報を
使って、出力画像のピクセルをレンダリングし、結果を
グラフィックスメモリ９上のフレームバッファに書き込
む。また、前処理部１３はメイン処理のＤＤＡの初期
値、差分値などのパラメータを計算する。
５を有しており、メイン処理部１５はＤＤＡを使い、グ
ラフィックスメモリ９から読み取ったテクスチャ情報を
使って、出力画像のピクセルをレンダリングし、結果を
グラフィックスメモリ９上のフレームバッファに書き込
む。また、前処理部１３はメイン処理のＤＤＡの初期
値、差分値などのパラメータを計算する。
【０００５】プロセッサ１はプロセッサコア１７により
メインメモリ５からプログラムを読み込んで実行する。
プロセッサコア１７はプログラムに従って、画面に描画
すべきポリゴンの頂点の２次元座標と色情報等（以下、
「ＧＰＵコマンド情報」と記す。）を作る。場合によっ
ては座標変換ユニット１９等を使用して３次元座標から
２次元座標を作る。さらに、プロセッサ１はプログラム
に従って、上記ＧＰＵコマンド情報に付加情報（どんな
ポリゴンを描画するかの識別コマンド）を付け加え、Ｇ
ＰＵコマンドとしてメインバス７を通してＧＰＵ３に送
り、ＧＰＵ３が描画を実行する。なお、メインバス７を
使わずに専用のバスを利用して情報を送る場合も考えら
れ得る。また、プロセッサ１のＧＰＵコマンドを作るス
ピードと、ＧＰＵ３の描画スピードがバランスしない場
合（どちらかが遅い等）には、メインメモリ５上にＧＰ
Ｕコマンドをバッファリングして速度差を吸収する。
メインメモリ５からプログラムを読み込んで実行する。
プロセッサコア１７はプログラムに従って、画面に描画
すべきポリゴンの頂点の２次元座標と色情報等（以下、
「ＧＰＵコマンド情報」と記す。）を作る。場合によっ
ては座標変換ユニット１９等を使用して３次元座標から
２次元座標を作る。さらに、プロセッサ１はプログラム
に従って、上記ＧＰＵコマンド情報に付加情報（どんな
ポリゴンを描画するかの識別コマンド）を付け加え、Ｇ
ＰＵコマンドとしてメインバス７を通してＧＰＵ３に送
り、ＧＰＵ３が描画を実行する。なお、メインバス７を
使わずに専用のバスを利用して情報を送る場合も考えら
れ得る。また、プロセッサ１のＧＰＵコマンドを作るス
ピードと、ＧＰＵ３の描画スピードがバランスしない場
合（どちらかが遅い等）には、メインメモリ５上にＧＰ
Ｕコマンドをバッファリングして速度差を吸収する。
【０００６】ＧＰＵ３はプロセッサ１から送られて来た
ＧＰＵコマンドに従って描画を行なう。例えば、三角形
ポリゴン描画の場合、送られてくる情報は、三角形描画
のコマンドと図１０に示す三角形の三頂点の座標等であ
る。なお、図１０において、ｘではじまる記号は頂点の
ｘ座標を、ｙではじまる記号は頂点のｙ座標を、ｚでは
じまる記号は頂点のｚ座標を、ｒではじまる記号は頂点
のｒ色情報を、ｇではじまる記号は頂点のｇ色情報を、
ｂではじまる記号は頂点のｂ色情報を、ａではじまる記
号は頂点のａ座標を、ｕではじまる記号は頂点のｕ座標
を、ｖではじまる記号は頂点のｖ座標を、それぞれ表し
ている。
ＧＰＵコマンドに従って描画を行なう。例えば、三角形
ポリゴン描画の場合、送られてくる情報は、三角形描画
のコマンドと図１０に示す三角形の三頂点の座標等であ
る。なお、図１０において、ｘではじまる記号は頂点の
ｘ座標を、ｙではじまる記号は頂点のｙ座標を、ｚでは
じまる記号は頂点のｚ座標を、ｒではじまる記号は頂点
のｒ色情報を、ｇではじまる記号は頂点のｇ色情報を、
ｂではじまる記号は頂点のｂ色情報を、ａではじまる記
号は頂点のａ座標を、ｕではじまる記号は頂点のｕ座標
を、ｖではじまる記号は頂点のｖ座標を、それぞれ表し
ている。
【０００７】また、前処理部１３は、図１１に示す計算
を行い、図１２に示すパラメータをメイン処理部１５に
送る。なお、前処理部１３の構成例を図１３に示す。こ
のような標準的なプロセッサ構成で、これらの計算を実
行することが可能である。
を行い、図１２に示すパラメータをメイン処理部１５に
送る。なお、前処理部１３の構成例を図１３に示す。こ
のような標準的なプロセッサ構成で、これらの計算を実
行することが可能である。
【０００８】上記パラメータを受け取って、各ＤＤＡに
セットしたメイン処理部１５は、テクスチャ情報をグラ
フィックスメモリ９から読み込み、各ＤＤＡを使ってポ
リゴンを描画する。
セットしたメイン処理部１５は、テクスチャ情報をグラ
フィックスメモリ９から読み込み、各ＤＤＡを使ってポ
リゴンを描画する。
【０００９】ＤＤＡｕ，ＤＤＡｖ，ＤＤＡｑで読み込む
テクスチャ座標を決定し、決定したテクスチャ座標の色
情報とＤＤＡｒ，ＤＤＡｇ，ＤＤＡｂ，ＤＤＡａで描画
する色を決定し、ＤＤＡｚでＺバッファ用ｚを決定し、
ＤＤＡ辺１，ＤＤＡ辺２，ＤＤＡ辺３で描画座標を決定
する。なお、このＤＤＡを利用したメイン処理部１５の
構成例を図１４に示す。
テクスチャ座標を決定し、決定したテクスチャ座標の色
情報とＤＤＡｒ，ＤＤＡｇ，ＤＤＡｂ，ＤＤＡａで描画
する色を決定し、ＤＤＡｚでＺバッファ用ｚを決定し、
ＤＤＡ辺１，ＤＤＡ辺２，ＤＤＡ辺３で描画座標を決定
する。なお、このＤＤＡを利用したメイン処理部１５の
構成例を図１４に示す。
【００１０】ここで、実際の描画について説明する。ま
ず決定された描画座標からグラフィックスメモリ９中の
フレームバッファ領域上のＺ値を読み出し、決定された
Ｚ値と比較してより視点に近い値なら描画が実行され、
そうでなければその点の描画は実行されず、次の点の処
理に移る。描画が実行された場合は、フレームバッファ
上の描画座標点のＺ値と色情報は上書きされる。
ず決定された描画座標からグラフィックスメモリ９中の
フレームバッファ領域上のＺ値を読み出し、決定された
Ｚ値と比較してより視点に近い値なら描画が実行され、
そうでなければその点の描画は実行されず、次の点の処
理に移る。描画が実行された場合は、フレームバッファ
上の描画座標点のＺ値と色情報は上書きされる。
【００１１】フレームバッファ上に描画された色情報
は、１ピクセルづつ順にスキャンされ表示装置に出力さ
れる。
は、１ピクセルづつ順にスキャンされ表示装置に出力さ
れる。
【００１２】なお、実装コストを低く押さえて、グラフ
ィックス描画性能をあげるためには、図１５のような複
数のＧＰＵ３ａ、３ｂを備えたシステムが使用される。
ィックス描画性能をあげるためには、図１５のような複
数のＧＰＵ３ａ、３ｂを備えたシステムが使用される。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
情報処理装置では、ＧＰＵとグラフィックスメモリが別
チップであるため、高速なＧＰＵ入出力に必要であるグ
ラフィックスバスのバスバンド幅（バス動作周波数×ビ
ット幅）が十分に確保できず、ＧＰＵが高速であるにも
関わらず、システム全体では高い性能を出すことができ
なかった。
情報処理装置では、ＧＰＵとグラフィックスメモリが別
チップであるため、高速なＧＰＵ入出力に必要であるグ
ラフィックスバスのバスバンド幅（バス動作周波数×ビ
ット幅）が十分に確保できず、ＧＰＵが高速であるにも
関わらず、システム全体では高い性能を出すことができ
なかった。
【００１４】また、低コストな図１５に示すようなマル
チＧＰＵシステムの場合、共有のグラフィックスメモリ
が一つなので、グラフィックスバスのバスバンド幅がネ
ックとなり複数実装した分だけの充分なパフォーマンス
を得ることができなかった。さらに、グラフィックスメ
モリを二つ実装してＧＰＵそれぞれに接続した場合に
は、ボード上の配線量および実装するグラフィックスＤ
ＲＡＭの個数が増えて、システムコストが高くなってし
まうという不具合があった。
チＧＰＵシステムの場合、共有のグラフィックスメモリ
が一つなので、グラフィックスバスのバスバンド幅がネ
ックとなり複数実装した分だけの充分なパフォーマンス
を得ることができなかった。さらに、グラフィックスメ
モリを二つ実装してＧＰＵそれぞれに接続した場合に
は、ボード上の配線量および実装するグラフィックスＤ
ＲＡＭの個数が増えて、システムコストが高くなってし
まうという不具合があった。
【００１５】本発明は、上述のごとき従来の問題点を解
決するためになされたものであり、その目的は、ＧＰＵ
とグラフィックスメモリを同一チップ上に混載すること
により、グラフィックスバスに大きなメモリバスバンド
幅を確保し、システム全体で高いグラフィックス描画性
能を実現すること及び高性能な並列グラフィックスプロ
セッサシステムを低コストで容易に実現することができ
る情報処理装置を提供することを目的とする。
決するためになされたものであり、その目的は、ＧＰＵ
とグラフィックスメモリを同一チップ上に混載すること
により、グラフィックスバスに大きなメモリバスバンド
幅を確保し、システム全体で高いグラフィックス描画性
能を実現すること及び高性能な並列グラフィックスプロ
セッサシステムを低コストで容易に実現することができ
る情報処理装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による情報処理装置は、グラフィックス描画
処理を行うグラフィックプロセッシングユニットとグラ
フィックスデータを保持するグラフィックスメモリとが
１チップに設けられている半導体集積回路を複数個備
え、これらの半導体集積回路からの画像出力をトーナメ
ント方式の組み合わせで接続し、Ｚ値を比較することに
より適宜選択し、１つの画像出力を得るためのトーナメ
ント方式選択回路が設けられていることを特徴とする。
に、本発明による情報処理装置は、グラフィックス描画
処理を行うグラフィックプロセッシングユニットとグラ
フィックスデータを保持するグラフィックスメモリとが
１チップに設けられている半導体集積回路を複数個備
え、これらの半導体集積回路からの画像出力をトーナメ
ント方式の組み合わせで接続し、Ｚ値を比較することに
より適宜選択し、１つの画像出力を得るためのトーナメ
ント方式選択回路が設けられていることを特徴とする。
【００１７】又、本発明による情報処理装置の１つの様
相によれば、グラフィックスを描画するプロセッサとグ
ラフィックスデータの読み込み又は書き込みを行うグラ
フィックスメモリとから構成され、色情報と出力選択情
報を出力するグラフィックス処理エレメントを複数個並
列接続されている。
相によれば、グラフィックスを描画するプロセッサとグ
ラフィックスデータの読み込み又は書き込みを行うグラ
フィックスメモリとから構成され、色情報と出力選択情
報を出力するグラフィックス処理エレメントを複数個並
列接続されている。
【００１８】更に、本発明による情報処理装置の１つの
様相によれば、前記複数のグラフィックス処理エレメン
トの出力選択情報から、有効なグラフィックス処理エレ
メントの出力を選択し、該選択結果を、前記複数個のグ
ラフィックス処理エレメントの最終結果として決定する
出力決定方式を有する。
様相によれば、前記複数のグラフィックス処理エレメン
トの出力選択情報から、有効なグラフィックス処理エレ
メントの出力を選択し、該選択結果を、前記複数個のグ
ラフィックス処理エレメントの最終結果として決定する
出力決定方式を有する。
【００１９】更に、本発明による情報処理装置の１つの
様相によれば、前記出力決定方式は、トーナメント方式
の組み合わせで構成され、さらに多くの前記グラフィッ
クス処理エレメントの最終結果を決定されている。
様相によれば、前記出力決定方式は、トーナメント方式
の組み合わせで構成され、さらに多くの前記グラフィッ
クス処理エレメントの最終結果を決定されている。
【００２０】更に、本発明による情報処理装置の１つの
様相によれば、前記グラフィックス処理エレメントから
なる通常グラフィックス処理部と、αブレンディング処
理を施すグラフィックスを処理するための、色情報と出
力選択情報とα情報を出力するαブレンディング用グラ
フィックス処理エレメントからなるαブレンディング用
グラフィックス処理部とを有し、前記通常グラフィック
ス処理部が出力する色情報と前記αブレンディング用グ
ラフィックス処理部が出力する色情報とを前記αブレン
ディング用グラフィックス処理部が出力するα情報に基
づいてαブレンディングした結果の色情報と、前記通常
グラフィックス処理部が出力する色情報のうちどちらが
有効であるかを、記通常グラフィックス処理部が出力す
る出力選択情報と前記αブレンディング用グラフィック
ス処理部が出力する出力選択情報から判断することによ
りαブレンディング処理を行われている。
様相によれば、前記グラフィックス処理エレメントから
なる通常グラフィックス処理部と、αブレンディング処
理を施すグラフィックスを処理するための、色情報と出
力選択情報とα情報を出力するαブレンディング用グラ
フィックス処理エレメントからなるαブレンディング用
グラフィックス処理部とを有し、前記通常グラフィック
ス処理部が出力する色情報と前記αブレンディング用グ
ラフィックス処理部が出力する色情報とを前記αブレン
ディング用グラフィックス処理部が出力するα情報に基
づいてαブレンディングした結果の色情報と、前記通常
グラフィックス処理部が出力する色情報のうちどちらが
有効であるかを、記通常グラフィックス処理部が出力す
る出力選択情報と前記αブレンディング用グラフィック
ス処理部が出力する出力選択情報から判断することによ
りαブレンディング処理を行われている。
【００２１】更に、本発明による情報処理装置の１つの
様相によれば、前記グラフィックス処理システムは、グ
ラフィックスの描画処理を行なう処理部を有し、該処理
部と前記グラフィックスメモリは同一チップ上に実装さ
れると共に、前記処理部と前記グラフィックスメモリと
の間のバスを前記チップ内で接続されている。
様相によれば、前記グラフィックス処理システムは、グ
ラフィックスの描画処理を行なう処理部を有し、該処理
部と前記グラフィックスメモリは同一チップ上に実装さ
れると共に、前記処理部と前記グラフィックスメモリと
の間のバスを前記チップ内で接続されている。
【００２２】
第１の実施の形態 図１に本発明の実施の形態に係るシングルＧＰＵシステ
ムの情報処理装置の構成を示す。なお、従来と同一の部
分には同一符号が付してある。
ムの情報処理装置の構成を示す。なお、従来と同一の部
分には同一符号が付してある。
【００２３】この情報処理装置は、プロセッサ１、メイ
ンメモリ５がメインバス７で接続されている。グラフィ
ックプロセッシングユニット（ＧＰＵ）３とグラフィッ
クスメモリ９は、同一の半導体集積回路チップ上に実装
され、ＤＲＡＭＡＳＩＣ ＧＰＵ２１を構成し、グラフ
ィックスバス１１で接続されている。
ンメモリ５がメインバス７で接続されている。グラフィ
ックプロセッシングユニット（ＧＰＵ）３とグラフィッ
クスメモリ９は、同一の半導体集積回路チップ上に実装
され、ＤＲＡＭＡＳＩＣ ＧＰＵ２１を構成し、グラフ
ィックスバス１１で接続されている。
【００２４】ＧＰＵ３は前処理部１３とメイン処理部１
５を持ち、メイン処理部１５はＤＤＡを使い、グラフィ
ックスメモリ９から読み取ったテクスチャ情報を使っ
て、出力画像のピクセルをレンダリングし、結果をグラ
フィックスメモリ９上のフレームバッファに書き込む。
前処理部１３はメイン処理のＤＤＡの初期値、差分値な
どのパラメータを計算する。
５を持ち、メイン処理部１５はＤＤＡを使い、グラフィ
ックスメモリ９から読み取ったテクスチャ情報を使っ
て、出力画像のピクセルをレンダリングし、結果をグラ
フィックスメモリ９上のフレームバッファに書き込む。
前処理部１３はメイン処理のＤＤＡの初期値、差分値な
どのパラメータを計算する。
【００２５】プロセッサ１はプロセッサコア１７により
メインメモリ５からプログラムを読み込んで実行する。
プロセッサコア１７はプログラムに従って、ＧＰＵコマ
ンド情報を作る。場合によっては座標変換ユニット１９
等を使用して３次元座標から２次元座標を作る。さら
に、プロセッサ１はプログラムに従って、上記ＧＰＵコ
マンド情報に付加情報（どんなポリゴンを描画するかの
識別コマンド）を付け加え、ＧＰＵコマンドとしてメイ
ンバス７を通して前処理部１３に送る。前処理部１３は
送られて来たＧＰＵコマンドを解析し、ＤＤＡパラメー
タを計算し、ＧＰＵ３のメイン処理部１５に送り、そこ
で描画処理が実行される。
メインメモリ５からプログラムを読み込んで実行する。
プロセッサコア１７はプログラムに従って、ＧＰＵコマ
ンド情報を作る。場合によっては座標変換ユニット１９
等を使用して３次元座標から２次元座標を作る。さら
に、プロセッサ１はプログラムに従って、上記ＧＰＵコ
マンド情報に付加情報（どんなポリゴンを描画するかの
識別コマンド）を付け加え、ＧＰＵコマンドとしてメイ
ンバス７を通して前処理部１３に送る。前処理部１３は
送られて来たＧＰＵコマンドを解析し、ＤＤＡパラメー
タを計算し、ＧＰＵ３のメイン処理部１５に送り、そこ
で描画処理が実行される。
【００２６】ここでは、メインバス７を使わずに専用の
バスを利用して情報を送っているが、ハードウエアを簡
略化するため、汎用のメインバスで描画情報の転送を行
なっても良い。また、プロセッサ１のＧＰＵコマンドを
作るスピードと、ＧＰＵの描画スピードがバランスしな
い場合には、メインメモリ５上にＧＰＵコマンドをバッ
ファリングして速度差を吸収する。
バスを利用して情報を送っているが、ハードウエアを簡
略化するため、汎用のメインバスで描画情報の転送を行
なっても良い。また、プロセッサ１のＧＰＵコマンドを
作るスピードと、ＧＰＵの描画スピードがバランスしな
い場合には、メインメモリ５上にＧＰＵコマンドをバッ
ファリングして速度差を吸収する。
【００２７】三角形ポリゴン描画時に必要な情報、前処
理部１３及びメイン処理部１５の計算方法・構成方法・
動作などは従来技術と同様であるので省略する。
理部１３及びメイン処理部１５の計算方法・構成方法・
動作などは従来技術と同様であるので省略する。
【００２８】このような構成であるので、グラフィック
スバス１１はチップの外部に出ないため、Ｉ／Ｏピンを
駆動する必要がなく、ＧＰＵ３とグラフィックスメモリ
９を別チップで構成した時よりも高い周波数・大きなバ
スバンド幅が可能となり、また、グラフィックスバス１
１のシステムにおける実装面積を小さくすることができ
る。さらに、これらにより、チップ外で実装するよりグ
ラフィックスバス１１のバスバンド幅（バス動作周波数
×ビット幅）を大きく取ることが可能となる。
スバス１１はチップの外部に出ないため、Ｉ／Ｏピンを
駆動する必要がなく、ＧＰＵ３とグラフィックスメモリ
９を別チップで構成した時よりも高い周波数・大きなバ
スバンド幅が可能となり、また、グラフィックスバス１
１のシステムにおける実装面積を小さくすることができ
る。さらに、これらにより、チップ外で実装するよりグ
ラフィックスバス１１のバスバンド幅（バス動作周波数
×ビット幅）を大きく取ることが可能となる。
【００２９】さらに、あるバスがチップ外部にある場合
のパラメータとして、チップ外でのクロック周波数：Ｆ
ex、チップ外でのＩ／Ｏ部のキャパシタ：Ｃex、チップ
外での信号振幅電圧：Ｖex、チップ外でのバスのビット
数：Ｂex、あるバスがチップ内部にある場合のパラメー
タとして、チップ内でのクロック周波数：Ｆin、チップ
内でのＩ／Ｏ部のキャパシタ：Ｃin、チップ内での信号
振幅電圧：Ｖin、チップ内でのバスのビット数：Ｂinと
し、
のパラメータとして、チップ外でのクロック周波数：Ｆ
ex、チップ外でのＩ／Ｏ部のキャパシタ：Ｃex、チップ
外での信号振幅電圧：Ｖex、チップ外でのバスのビット
数：Ｂex、あるバスがチップ内部にある場合のパラメー
タとして、チップ内でのクロック周波数：Ｆin、チップ
内でのＩ／Ｏ部のキャパシタ：Ｃin、チップ内での信号
振幅電圧：Ｖin、チップ内でのバスのビット数：Ｂinと
し、
【数１】Ｆex×Ｃex×Ｖex×Ｖex×Ｂex＞Ｆin×Ｃin×
Ｖin×Ｖin×Ｂin とすると、同じ消費電力を仮定した場合には、
Ｖin×Ｖin×Ｂin とすると、同じ消費電力を仮定した場合には、
【数２】Ｆin×Ｂin＝（Ｃex×Ｖex×Ｖex）／（Ｃin×
Ｖin×Ｖin）（Ｆex×Ｂex） となり、（Ｃex×Ｖex×Ｖex）／（Ｃin×Ｖin×Ｖin）
倍多くのバスバンド幅を確保することができる。
Ｖin×Ｖin）（Ｆex×Ｂex） となり、（Ｃex×Ｖex×Ｖex）／（Ｃin×Ｖin×Ｖin）
倍多くのバスバンド幅を確保することができる。
【００３０】そして、パッケージの耐えられる最大消費
電力：Ｐmax 、ロジック部の消費電力：Ｐlogic 、メモ
リ部の消費電力：Ｐmemoryとし、 Ｐ1 ＝Ｐmax −Ｐlogic −Ｐmemory Ｐ2 ＝Ｐmax −Ｐlogic とすると、
電力：Ｐmax 、ロジック部の消費電力：Ｐlogic 、メモ
リ部の消費電力：Ｐmemoryとし、 Ｐ1 ＝Ｐmax −Ｐlogic −Ｐmemory Ｐ2 ＝Ｐmax −Ｐlogic とすると、
【数３】Ｐ1 ／（Ｃin×Ｖin×Ｖin）＞Ｆin×Ｂin＞Ｐ
2 ／（Ｃex×Ｖex×Ｖex） の関係式が成り立つ場合には、Ｆin×Ｂinのバスバンド
幅を持つバスはチップ外に実装することができず、チッ
プ内に実装した方がシステムとして有利になる。
2 ／（Ｃex×Ｖex×Ｖex） の関係式が成り立つ場合には、Ｆin×Ｂinのバスバンド
幅を持つバスはチップ外に実装することができず、チッ
プ内に実装した方がシステムとして有利になる。
【００３１】なお、本実施の形態では、前処理部１３が
プロセッサ１側に実装されているが、従来と同じように
ＧＰＵ３側に実装されていても構わない。
プロセッサ１側に実装されているが、従来と同じように
ＧＰＵ３側に実装されていても構わない。
【００３２】また、図１に示すシングルＧＰＵシステム
の情報処理装置では、フレームバッファ上に描画された
色情報を表示装置に出力する方法も従来技術と同様であ
る。
の情報処理装置では、フレームバッファ上に描画された
色情報を表示装置に出力する方法も従来技術と同様であ
る。
【００３３】第２の実施の形態 本件発明者は、本発明の第１の実施の形態に係るＧＰＵ
システムで提案されているＤＲＡＭＡＳＩＣ ＧＰＵ２
１を用いて、全く新しいグラフィック処理システムを開
発した。このシステムは、図２に示したような形態から
トーナメント方式と呼ぶこととする。
システムで提案されているＤＲＡＭＡＳＩＣ ＧＰＵ２
１を用いて、全く新しいグラフィック処理システムを開
発した。このシステムは、図２に示したような形態から
トーナメント方式と呼ぶこととする。
【００３４】先ず、図２を参照して、本発明の第２の実
施の形態に係るＧＰＵシステムの情報処理装置の基本的
な考え方を説明する。本発明の第２の実施の形態に係る
情報処理装置は、マルチＧＰＵシステムである。すなわ
ち、メインバス２７には、第１の実施の形態で提案され
ているＤＲＡＭＡＳＩＣ ＧＰＵ２１の半導体チップが
複数個接続されている。ＣＰＵは、夫々のＤＲＡＭＡＳ
ＩＣ ＧＰＵ２１に、描画処理を分散させることができ
る。尚、ここでは、ＤＲＡＭＡＳＩＣ ＧＰＵ２１の出
力は、簡単の為に１本の線で示しているが、後述のよう
に数バイトの幅を持っている。
施の形態に係るＧＰＵシステムの情報処理装置の基本的
な考え方を説明する。本発明の第２の実施の形態に係る
情報処理装置は、マルチＧＰＵシステムである。すなわ
ち、メインバス２７には、第１の実施の形態で提案され
ているＤＲＡＭＡＳＩＣ ＧＰＵ２１の半導体チップが
複数個接続されている。ＣＰＵは、夫々のＤＲＡＭＡＳ
ＩＣ ＧＰＵ２１に、描画処理を分散させることができ
る。尚、ここでは、ＤＲＡＭＡＳＩＣ ＧＰＵ２１の出
力は、簡単の為に１本の線で示しているが、後述のよう
に数バイトの幅を持っている。
【００３５】個々のＤＲＡＭＡＳＩＣ ＧＰＵ２１から
の画像信号を単一の画像信号に重畳する際にトーナメン
ト方式を採用する。具体的には、α値を考慮しない場
合、２つの画像信号の一方を選択する場合、奥行きをあ
らわすＺ値の小さいほうを選択し、順々に候補を絞って
ゆく。従って、図２の選択回路２８は図３に示したよう
なものとなる。
の画像信号を単一の画像信号に重畳する際にトーナメン
ト方式を採用する。具体的には、α値を考慮しない場
合、２つの画像信号の一方を選択する場合、奥行きをあ
らわすＺ値の小さいほうを選択し、順々に候補を絞って
ゆく。従って、図２の選択回路２８は図３に示したよう
なものとなる。
【００３６】すなわち、トーナメント方式選択回路は、
トーナメント方式を構成する各ノードに図Ｂの選択回路
２８を配置したものである。選択回路２８は、２つのＺ
値、Ｚ１、Ｚ２を比較し、Ｚ１が前面に位置する場合に
は、それを示す信号を出力するコンパレータ３１と、コ
ンパレータ３１からの信号を受け、前面にある方の色情
報を選択するセレクタ３３とからなっている。
トーナメント方式を構成する各ノードに図Ｂの選択回路
２８を配置したものである。選択回路２８は、２つのＺ
値、Ｚ１、Ｚ２を比較し、Ｚ１が前面に位置する場合に
は、それを示す信号を出力するコンパレータ３１と、コ
ンパレータ３１からの信号を受け、前面にある方の色情
報を選択するセレクタ３３とからなっている。
【００３７】ブレンディングに用いる透明度を示すα値
（０≦α≦１）を考慮した場合には、２つの選択乗算器
が組み合わされ図４のようなものとなる。この場合に
は、例えばＺ１＜Ｚ２の場合、ｃｏｌｏｒ１×α＋ｃｏ
ｌｏｒ２×（１−α）を出力するために、減算器ＳＵ
Ｂ、乗算器ＭＵＬと加算器ＡＤＤが用いられている。
（０≦α≦１）を考慮した場合には、２つの選択乗算器
が組み合わされ図４のようなものとなる。この場合に
は、例えばＺ１＜Ｚ２の場合、ｃｏｌｏｒ１×α＋ｃｏ
ｌｏｒ２×（１−α）を出力するために、減算器ＳＵ
Ｂ、乗算器ＭＵＬと加算器ＡＤＤが用いられている。
【００３８】図５は、本発明の第２の実施の形態に係る
マルチＧＰＵシステムの情報処理装置の詳細を示す図で
ある。
マルチＧＰＵシステムの情報処理装置の詳細を示す図で
ある。
【００３９】この情報処理装置では、１つのプロセッサ
１に対して、４個のＤＲＡＭＡＳＩＣ ＧＰＵ２１ａ、
２１ｂ，２１ｃ、２１ｄが実装されている。各ＤＲＡＭ
ＡＳＩＣ ＧＰＵ２１ａ〜２１ｂの出力はトーナメント
方式選択回路Ａに入力され、トーナメント方式で選択さ
れ、最終出力が決定される。勿論、本発明におけるＤＲ
ＡＭＡＳＩＣ ＧＰＵの並列接続個数は４個に制限され
るものではない。トーナメント方式選択回路Ａは上記Ｄ
ＲＡＭＡＳＩＣ ＧＰＵ個数に見合ったトポロジーにな
る。これはスポーツの試合などで行われているトーナメ
ント方式と同じであるが、個数が２のべき乗又は２の倍
数である場合が最も効果的なトポロジーである。
１に対して、４個のＤＲＡＭＡＳＩＣ ＧＰＵ２１ａ、
２１ｂ，２１ｃ、２１ｄが実装されている。各ＤＲＡＭ
ＡＳＩＣ ＧＰＵ２１ａ〜２１ｂの出力はトーナメント
方式選択回路Ａに入力され、トーナメント方式で選択さ
れ、最終出力が決定される。勿論、本発明におけるＤＲ
ＡＭＡＳＩＣ ＧＰＵの並列接続個数は４個に制限され
るものではない。トーナメント方式選択回路Ａは上記Ｄ
ＲＡＭＡＳＩＣ ＧＰＵ個数に見合ったトポロジーにな
る。これはスポーツの試合などで行われているトーナメ
ント方式と同じであるが、個数が２のべき乗又は２の倍
数である場合が最も効果的なトポロジーである。
【００４０】このような構成であるので、プロセッサ１
の処理速度（プログラムの実行速度、座標変換速度等）
が充分速いにも関わらず、ＧＰＵ３の処理（レンダリン
グ処理）速度が遅くてシステム全体の性能を落している
場合には、ＧＰＵ３を複数実装することによりシステム
性能を上げることができる。
の処理速度（プログラムの実行速度、座標変換速度等）
が充分速いにも関わらず、ＧＰＵ３の処理（レンダリン
グ処理）速度が遅くてシステム全体の性能を落している
場合には、ＧＰＵ３を複数実装することによりシステム
性能を上げることができる。
【００４１】次に、この情報処理装置の動作について説
明する。
明する。
【００４２】ＤＲＡＭＡＳＩＣ ＧＰＵ２１ａのＺ値と
ＤＲＡＭＡＳＩＣ ＧＰＵ２１ｂのＺ値がＺ値比較器２
３ａに入力され、どちらのＤＲＡＭＡＳＩＣ ＧＰＵの
出力が有効か（例えば、どちらがより視点に近いか）が
決定され、出力される。どちらのＤＲＡＭＡＳＩＣ Ｇ
ＰＵの出力が有効かを示す情報は、Ｒ選択器２５ａ、Ｇ
選択器２７ａ、Ｂ選択器２９ａに入力され、それぞれの
選択器から有効な方のＲ値、Ｇ値、Ｂ値が出力される。
出力されたＺ値、Ｒ値、Ｇ値、Ｂ値は次段のＺ比較器２
３ｃ、Ｒ選択器２５ｃ、Ｇ選択器２７ｃ、Ｂ選択器２９
ｃの入力となる。
ＤＲＡＭＡＳＩＣ ＧＰＵ２１ｂのＺ値がＺ値比較器２
３ａに入力され、どちらのＤＲＡＭＡＳＩＣ ＧＰＵの
出力が有効か（例えば、どちらがより視点に近いか）が
決定され、出力される。どちらのＤＲＡＭＡＳＩＣ Ｇ
ＰＵの出力が有効かを示す情報は、Ｒ選択器２５ａ、Ｇ
選択器２７ａ、Ｂ選択器２９ａに入力され、それぞれの
選択器から有効な方のＲ値、Ｇ値、Ｂ値が出力される。
出力されたＺ値、Ｒ値、Ｇ値、Ｂ値は次段のＺ比較器２
３ｃ、Ｒ選択器２５ｃ、Ｇ選択器２７ｃ、Ｂ選択器２９
ｃの入力となる。
【００４３】同じように、ＤＲＡＭＡＳＩＣ ＧＰＵ２
１ｃのＺ値とＤＲＡＭＡＳＩＣ ＧＰＵ２１ｄのＺ値が
Ｚ値比較器２３ｂに入力され、どちらのＤＲＡＭＡＳＩ
ＣＧＰＵの出力が有効かが決定され、出力される。どち
らのＤＲＡＭＡＳＩＣ ＧＰＵの出力が有効かを示す情
報は、Ｒ選択器２５ｂ、Ｇ選択器２７ｂ、Ｂ選択器２９
ｂに入力され、それぞれの選択器から有効な方のＲ値、
Ｇ値、Ｂ値が出力される。出力されたＺ値、Ｒ値、Ｇ
値、Ｂ値は次段のＺ比較器２３ｃ、Ｒ選択器２５ｃ、Ｇ
選択器２７ｃ、Ｂ選択器２９ｃの入力となる。
１ｃのＺ値とＤＲＡＭＡＳＩＣ ＧＰＵ２１ｄのＺ値が
Ｚ値比較器２３ｂに入力され、どちらのＤＲＡＭＡＳＩ
ＣＧＰＵの出力が有効かが決定され、出力される。どち
らのＤＲＡＭＡＳＩＣ ＧＰＵの出力が有効かを示す情
報は、Ｒ選択器２５ｂ、Ｇ選択器２７ｂ、Ｂ選択器２９
ｂに入力され、それぞれの選択器から有効な方のＲ値、
Ｇ値、Ｂ値が出力される。出力されたＺ値、Ｒ値、Ｇ
値、Ｂ値は次段のＺ比較器２３ｃ、Ｒ選択器２５ｃ、Ｇ
選択器２７ｃ、Ｂ選択器２９ｃの入力となる。
【００４４】次段でも同じように、Ｚ比較器２３ｃでど
ちらのＺ値が有効かが決定される。それに従って、Ｒ選
択器２５ｃ、Ｇ選択器２７ｃ、Ｂ選択器２９ｃから有効
な値が出力され、最終結果となる。
ちらのＺ値が有効かが決定される。それに従って、Ｒ選
択器２５ｃ、Ｇ選択器２７ｃ、Ｂ選択器２９ｃから有効
な値が出力され、最終結果となる。
【００４５】この最終結果にオーバーサンプリングによ
るアンチエイリアシングを施す場合には通常と同じよう
に、複数ピクセルの平均を出力するフィルタ３１を付け
加える。
るアンチエイリアシングを施す場合には通常と同じよう
に、複数ピクセルの平均を出力するフィルタ３１を付け
加える。
【００４６】このように、従来共有していたグラフィッ
クスメモリを並列に持たせ、表示装置に出力する直前
で、各グラフィックスシステムの出力を合成することに
より、グラフィックスメモリのバスネックを解消でき、
システムの性能を向上を図ることができる。
クスメモリを並列に持たせ、表示装置に出力する直前
で、各グラフィックスシステムの出力を合成することに
より、グラフィックスメモリのバスネックを解消でき、
システムの性能を向上を図ることができる。
【００４７】第３の実施の形態 図６は、本発明の第３の実施の形態に係るマルチＧＰＵ
システムの情報処理装置の構成を示す図である。この情
報処理装置では、ＤＲＡＭＡＳＩＣ ＧＰＵ２１だけで
はなく、プロセッサ１及びメインメモリ５も複数実装す
る。つまり、マルチプロセッサシステムを採用する。こ
こでは、プロセッサ１、メインメモリ５及びＤＲＡＭＡ
ＳＩＣ ＧＰＵ２１をまとめてサブシステムと呼ぶこと
にする。図６では、４個のサブシステム３３ａ、３３
ｂ、３３ｃ、３３ｄを実装している。
システムの情報処理装置の構成を示す図である。この情
報処理装置では、ＤＲＡＭＡＳＩＣ ＧＰＵ２１だけで
はなく、プロセッサ１及びメインメモリ５も複数実装す
る。つまり、マルチプロセッサシステムを採用する。こ
こでは、プロセッサ１、メインメモリ５及びＤＲＡＭＡ
ＳＩＣ ＧＰＵ２１をまとめてサブシステムと呼ぶこと
にする。図６では、４個のサブシステム３３ａ、３３
ｂ、３３ｃ、３３ｄを実装している。
【００４８】このような構成であるので、上記図５に示
す情報処理装置ではプロセッサ１がネックになってしま
うような場合であっても、この情報処理装置においては
実装したサブシステム数に応じて高速に実行することが
できる。
す情報処理装置ではプロセッサ１がネックになってしま
うような場合であっても、この情報処理装置においては
実装したサブシステム数に応じて高速に実行することが
できる。
【００４９】次に、この情報処理装置の動作について説
明する。
明する。
【００５０】各サブシステム３３ａ〜３３ｄの出力は回
路Ｂによってトーナメント式に選択され決定される。回
路Ｂの構成は図７に示す回路Ａと同じである。回路Ｂの
トポロジーも回路Ａと同じように、サブシステムの個数
に応じて、トーナメント式に選択を行なうよう決定され
る。
路Ｂによってトーナメント式に選択され決定される。回
路Ｂの構成は図７に示す回路Ａと同じである。回路Ｂの
トポロジーも回路Ａと同じように、サブシステムの個数
に応じて、トーナメント式に選択を行なうよう決定され
る。
【００５１】各サブシステム３３ａ〜３３ｄは同期を取
るために、何らかの通信手段３５を持っている。これは
専用のバスでも良いし、ＧＰＩＢなどの汎用通信方式等
でも良い。
るために、何らかの通信手段３５を持っている。これは
専用のバスでも良いし、ＧＰＩＢなどの汎用通信方式等
でも良い。
【００５２】第４の実施の形態 図７は図６で示されたマルチＧＰＵシステムの情報処理
装置にαブレンディング処理を可能にした情報処理装置
の構成を示す図である。
装置にαブレンディング処理を可能にした情報処理装置
の構成を示す図である。
【００５３】この情報処理装置では、サブシステム３３
ｃは、αブレンディング処理を行なうレンダリングのみ
行ない、通常のレンダリング部の出力、すなわち、Ｚ比
較器２３ａの出力、Ｒ選択器２５ａの出力、Ｇ選択器２
７ａの出力、Ｂ選択器２９ａの出力と、αブレンディン
グ用レンダリング部の出力すなわち、サブシステム３３
ｃのＺ出力、Ｒ出力、Ｇ出力、Ｂ出力、α出力が、Ｚ比
較器２３ｂ、Ｒ選択乗算器２５ｂ、Ｇ選択乗算器２７
ｂ、Ｂ選択乗算器２９ｂによって合成される。
ｃは、αブレンディング処理を行なうレンダリングのみ
行ない、通常のレンダリング部の出力、すなわち、Ｚ比
較器２３ａの出力、Ｒ選択器２５ａの出力、Ｇ選択器２
７ａの出力、Ｂ選択器２９ａの出力と、αブレンディン
グ用レンダリング部の出力すなわち、サブシステム３３
ｃのＺ出力、Ｒ出力、Ｇ出力、Ｂ出力、α出力が、Ｚ比
較器２３ｂ、Ｒ選択乗算器２５ｂ、Ｇ選択乗算器２７
ｂ、Ｂ選択乗算器２９ｂによって合成される。
【００５４】Ｚ比較器２３ｂで通常レンダリング部の出
力と、αブレンディング部の出力のどちらが有効かが決
定され、その結果に従って、Ｒ選択乗算器２５ｂ、Ｇ選
択乗算器２７ｂ、Ｂ選択乗算器２９ｂの各出力が決ま
る。なお、最終結果にオーバーサンプリングによるアン
チエイリアシングを施す場合には、複数ピクセルの平均
を出力するフィルタ３１を付け加える。
力と、αブレンディング部の出力のどちらが有効かが決
定され、その結果に従って、Ｒ選択乗算器２５ｂ、Ｇ選
択乗算器２７ｂ、Ｂ選択乗算器２９ｂの各出力が決ま
る。なお、最終結果にオーバーサンプリングによるアン
チエイリアシングを施す場合には、複数ピクセルの平均
を出力するフィルタ３１を付け加える。
【００５５】ここで、上記選択乗算器の一構成例を図８
に示す。通常レンダリング部の出力が有効な場合には、
各選択乗算器２５ｂ、２７ｂ，２９ｂの出力は、通常レ
ンダリング部の出力そのままになり、ここでは、ｃｏｌ
ｏｒ１が出力となる。
に示す。通常レンダリング部の出力が有効な場合には、
各選択乗算器２５ｂ、２７ｂ，２９ｂの出力は、通常レ
ンダリング部の出力そのままになり、ここでは、ｃｏｌ
ｏｒ１が出力となる。
【００５６】一方、αブレンディング部の出力が有効な
場合には、通常レンダリング部の出力とαブレンディン
グ部の出力をαブレンドした結果になる。ここでは、ｃ
ｏｌｏｒ１×α＋ｃｏｌｏｒ２×（１−α）が出力とな
る。
場合には、通常レンダリング部の出力とαブレンディン
グ部の出力をαブレンドした結果になる。ここでは、ｃ
ｏｌｏｒ１×α＋ｃｏｌｏｒ２×（１−α）が出力とな
る。
【００５７】図７に示す情報処理装置では、通常レンダ
リング用のサブシステムはサブシステム３３ａ、３３ｂ
の２個であるが、図６に示す情報処理装置にように４個
にすることも可能である。また、各サブシステムは図
５、図６の説明で示したように、任意の個数のサブシス
テムに変更することができる。
リング用のサブシステムはサブシステム３３ａ、３３ｂ
の２個であるが、図６に示す情報処理装置にように４個
にすることも可能である。また、各サブシステムは図
５、図６の説明で示したように、任意の個数のサブシス
テムに変更することができる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
ＧＰＵとグラフィックスメモリを同一チップ上に混載す
ることにより、従来よりも大きなバスバンド幅をグラフ
ィックスバス上に確保することができる。
ＧＰＵとグラフィックスメモリを同一チップ上に混載す
ることにより、従来よりも大きなバスバンド幅をグラフ
ィックスバス上に確保することができる。
【００５９】また、マルチＧＰＵシステムにおいて、各
ＧＰＵに専用のグラフィックスメモリを用意することに
より、高速なマルチＧＰＵシステムの情報処理装置を実
現することができる。さらに、ＧＰＵとグラフィックス
メモリを同一チップ上に実装することにより、低コスト
で、高速なマルチＧＰＵシステムを実現するが可能とな
る。
ＧＰＵに専用のグラフィックスメモリを用意することに
より、高速なマルチＧＰＵシステムの情報処理装置を実
現することができる。さらに、ＧＰＵとグラフィックス
メモリを同一チップ上に実装することにより、低コスト
で、高速なマルチＧＰＵシステムを実現するが可能とな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るシングルＧＰ
Ｕシステムの情報処理装置の構成を示す図である。
Ｕシステムの情報処理装置の構成を示す図である。
【図２】本発明の第２の実施の形態に係るＧＰＵシステ
ムの情報処理装置の基本的な考え方を説明する図であ
る。
ムの情報処理装置の基本的な考え方を説明する図であ
る。
【図３】本発明の第２の実施の形態に係るＧＰＵシステ
ムの情報処理装置で用いられるトーナメント方式選択回
路の回路要素を示す図である。
ムの情報処理装置で用いられるトーナメント方式選択回
路の回路要素を示す図である。
【図４】α値を考慮した場合のトーナメント方式選択回
路の回路要素を示す図である。
路の回路要素を示す図である。
【図５】本発明の第２の実施の形態に係るマルチＧＰＵ
システムの情報処理装置の構成を示す図である。
システムの情報処理装置の構成を示す図である。
【図６】本発明の第３の実施の形態に係るマルチＧＰＵ
システムの情報処理装置の構成を示す図である。
システムの情報処理装置の構成を示す図である。
【図７】図６に示すマルチＧＰＵシステムの情報処理装
置にαブレンディング処理を可能にした情報処理装置の
構成を示す図である。
置にαブレンディング処理を可能にした情報処理装置の
構成を示す図である。
【図８】図７に示す選択乗算器の構成を示す図である。
【図９】従来のグラフィックスを描画する情報処理装置
の一構成例を示す図である。
の一構成例を示す図である。
【図１０】図９に示すプロセッサからＧＰＵに送られる
ＧＰＵコマンドの一例を示す図である。
ＧＰＵコマンドの一例を示す図である。
【図１１】図９に示す前処理部が行う計算の式を示す図
である。
である。
【図１２】図９に示す前処理部からメイン処理部に送ら
れるパラメータを示す図である。
れるパラメータを示す図である。
【図１３】図９に示す前処理部の一構成例を示す図であ
る。
る。
【図１４】図９に示すメイン処理部の一構成例を示す図
である。
である。
【図１５】従来のグラフィックスを描画する情報処理装
置の他の構成例を示す図である。
置の他の構成例を示す図である。
１ プロセッサ ３、３ａ，３ｂ グラフィックスプロセッサ（ＧＰＵ） ５ メインメモリ ７ メインバス ９ グラフィックスメモリ １１ グラフィックスバス １３ 前処理部 １５ メイン処理部 １７ プロセッサコア １９ 座標変換ユニット ２１、２１ａ、２１ｂ、２１ｃ、２１ｄ ＤＲＡＭＡＳ
ＩＣ ＧＰＵ ２３ａ、２３ｂ、２３ｃ Ｚ値比較器 ２５ａ、２５ｂ、２５ｃ Ｒ選択器 ２７ａ、２７ｂ、２７ｃ Ｇ選択器 ２９ａ、２９ｂ、２９ｃ Ｂ選択器 ３１ オーバーサンプリングフィルター ３３ａ、３３ｂ、３３ｃ、３３ｄ サブシステム ３５ 通信手段 ３７ａ Ｒ選択乗算器 ３７ｂ Ｇ選択乗算器 ３７ｃ Ｂ選択乗算器
ＩＣ ＧＰＵ ２３ａ、２３ｂ、２３ｃ Ｚ値比較器 ２５ａ、２５ｂ、２５ｃ Ｒ選択器 ２７ａ、２７ｂ、２７ｃ Ｇ選択器 ２９ａ、２９ｂ、２９ｃ Ｂ選択器 ３１ オーバーサンプリングフィルター ３３ａ、３３ｂ、３３ｃ、３３ｄ サブシステム ３５ 通信手段 ３７ａ Ｒ選択乗算器 ３７ｂ Ｇ選択乗算器 ３７ｃ Ｂ選択乗算器
Claims (7)
- 【請求項１】 グラフィックス描画処理を行うグラフィ
ックプロセッシングユニットとグラフィックスデータを
保持するグラフィックスメモリとが１チップに設けられ
ている複数の半導体集積回路と、これらの半導体集積回
路からの画像出力をトーナメント方式の組み合わせで接
続し、Ｚ値を比較することにより適宜選択し、１つの画
像出力を得るためのトーナメント方式選択回路が設けら
れていることを特徴とする情報処理装置。 - 【請求項２】 前記トーナメント方式選択回路は、前記
複数の半導体集積回路の２つから入力されるＺ値を比較
する少なくとも１つの比較回路と、この比較回路の結果
に基づいて前記複数の半導体集積回路の２つの何れか一
方の色信号を出力する少なくとも１つのセレクタからな
ることを特徴とする請求項１記載の情報処置装置。 - 【請求項３】 前記トーナメント方式選択回路は、前記
複数の半導体集積回路の２つから入力されるＺ値を比較
する少なくとも１つの比較回路と、この比較回路の結果
に基づいて、前記複数の半導体集積回路の２つの色信号
をα値に基づいてブレンディング処理を施した色情報を
を出力するセレクタからなることを特徴とする請求項１
記載の情報処置装置。 - 【請求項４】 グラフィックスを描画するプロセッサと
グラフィックスデータの読み込み又は書き込みを行うグ
ラフィックスメモリとからなり、色情報と出力選択情報
を出力するグラフィックス処理エレメントを複数個並列
接続することを特徴とする情報処理装置。 - 【請求項５】 前記情報処理装置は、さらに、前記複数
のグラフィックス処理エレメントの出力選択情報から、
Ｚ値を比較することにより有効なグラフィックス処理エ
レメントの出力を選択し、該選択結果を、前記複数個の
グラフィックス処理エレメントの最終結果として決定す
る出力決定方式を有することを特徴とする請求項４記載
の情報処置装置。 - 【請求項６】 前記出力決定方式は、トーナメント方式
の組み合わせで構成され、さらに多くの前記グラフィッ
クス処理エレメントの最終結果を決定することを特徴と
する請求項５記載の情報処理装置。 - 【請求項７】 前記グラフィックスを描画するプロセッ
サとグラフィックスデータの読み込み又は書き込みを行
う前記グラフィックスメモリは同一チップ上に実装され
ると共に、 前記プロセッサと前記グラフィックスメモリとの間は前
記チップ内のバスで接続することを特徴とする請求項４
記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9019028A JPH09270024A (ja) | 1996-02-02 | 1997-01-31 | 情報処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-17790 | 1996-02-02 | ||
| JP1779096 | 1996-02-02 | ||
| JP9019028A JPH09270024A (ja) | 1996-02-02 | 1997-01-31 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270024A true JPH09270024A (ja) | 1997-10-14 |
Family
ID=26354355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9019028A Abandoned JPH09270024A (ja) | 1996-02-02 | 1997-01-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270024A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0940772A3 (en) * | 1998-03-04 | 1999-12-29 | Sony Corporation | Image processing apparatus |
| US6727900B1 (en) | 1998-09-07 | 2004-04-27 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2006238429A (ja) * | 2005-02-25 | 2006-09-07 | Microsoft Corp | ハードウエア・アクセラレーティド・ブレンド・モード |
| CN100461140C (zh) * | 2005-12-15 | 2009-02-11 | 威盛电子股份有限公司 | 支持多个图形处理单元的方法与系统 |
| US7583270B2 (en) | 1999-03-02 | 2009-09-01 | Sony Corporation | Image processing apparatus |
| JP2011151855A (ja) * | 2011-04-20 | 2011-08-04 | Toshiba Corp | 情報処理装置、映像再生方法及び映像再生プログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180758A (ja) * | 1992-03-05 | 1994-06-28 | Adobe Syst Inc | ラスタ化図形画像を生成するシステム及び方法 |
| JPH06214555A (ja) * | 1993-01-20 | 1994-08-05 | Sumitomo Electric Ind Ltd | 画像処理装置 |
-
1997
- 1997-01-31 JP JP9019028A patent/JPH09270024A/ja not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180758A (ja) * | 1992-03-05 | 1994-06-28 | Adobe Syst Inc | ラスタ化図形画像を生成するシステム及び方法 |
| JPH06214555A (ja) * | 1993-01-20 | 1994-08-05 | Sumitomo Electric Ind Ltd | 画像処理装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0940772A3 (en) * | 1998-03-04 | 1999-12-29 | Sony Corporation | Image processing apparatus |
| US6803918B1 (en) | 1998-03-04 | 2004-10-12 | Sony Corporation | Image processing apparatus |
| US6727900B1 (en) | 1998-09-07 | 2004-04-27 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7583270B2 (en) | 1999-03-02 | 2009-09-01 | Sony Corporation | Image processing apparatus |
| JP2006238429A (ja) * | 2005-02-25 | 2006-09-07 | Microsoft Corp | ハードウエア・アクセラレーティド・ブレンド・モード |
| JP2012198943A (ja) * | 2005-02-25 | 2012-10-18 | Microsoft Corp | ハードウエア・アクセラレーティド・ブレンド・モード |
| CN100461140C (zh) * | 2005-12-15 | 2009-02-11 | 威盛电子股份有限公司 | 支持多个图形处理单元的方法与系统 |
| JP2011151855A (ja) * | 2011-04-20 | 2011-08-04 | Toshiba Corp | 情報処理装置、映像再生方法及び映像再生プログラム |
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