JPH09270469A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH09270469A
JPH09270469A JP8076818A JP7681896A JPH09270469A JP H09270469 A JPH09270469 A JP H09270469A JP 8076818 A JP8076818 A JP 8076818A JP 7681896 A JP7681896 A JP 7681896A JP H09270469 A JPH09270469 A JP H09270469A
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transistor
load
type diffusion
transistors
drive transistor
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JP8076818A
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Sadao Yoshikawa
定男 吉川
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Sanyo Electric Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

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Abstract

(57)【要約】 【課題】 ＳＲＡＭのメモリセルでソフトエラーが発生
しにくいようにする。 【解決手段】 電源ラインとなる第１のアルミニウム配
線３３と接地ラインと成る第４のアルミニウム配線４０
とをワード線方向に平行に配置し、それらの間に付加ト
ランジスタＰ１、Ｐ２及び駆動トランジスタＮ１、Ｎ２
を配置する。付加トランジスタＰ１、Ｐ２を半導体基板
１のＮ型領域に配置し、駆動トランジスタＮ１、Ｎ２を
Ｐ−Ｗｅｌｌ領域２に配置する。Ｎ型領域とＰ−Ｗｅｌ
ｌ領域２との境界部分に活性領域５１を形成し、この活
性領域５１と付加トランジスタＰ１、Ｐ２のゲートと駆
動トランジスタＮ１、Ｎ２のゲートとを接続する接続部
との間に容量を形成してゲート容量を大きくする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スタティック型の
半導体メモリ装置に関し、詳しくは、メモリセルのパタ
ーン形状に関する。
【０００２】
【従来の技術】半導体メモリの１つであるスタティック
ＲＡＭ（ＳＲＡＭ）は、フリップフロップの論理状態を
「１」あるいは「０」に対応させてデータを記憶する。
フリップフロップを構成するインバータの方式によって
Ｅ／Ｄ方式、高抵抗負荷方式及びＣＭＯＳ方式に分類さ
れるが、現在では、消費電力の少ないＣＭＯＳ方式が主
流となっている。
【０００３】図６は、ＣＭＯＳ方式のＳＲＡＭのメモリ
セルの回路図である。Ｐチャンネル型のＭＯＳトランジ
スタＰ１、Ｐ２とＮチャンネル型のＭＯＳトランジスタ
Ｎ１、Ｎ２とが電源接地間にそれぞれ直列に接続されて
一対のＣＭＯＳインバータＩ１、Ｉ２が形成される。こ
れらのインバータＩ１、Ｉ２は、互いの出力と入力とが
クロスカップリングされ、それぞれの出力が選択トラン
ジスタＳ１、Ｓ２に接続される。各選択トランジスタＳ
１、Ｓ２は、各インバータＩ１、Ｉ２と一対のビット線
ＢＬ１、ＢＬ２との間に接続され、各ゲートが共通のワ
ード線ＷＬに接続される。これらの６つのＭＯＳトラン
ジスタによって１つのメモリセルが構成され、１ビット
のデータを一対のインバータＩ１、Ｉ２の２種類の論理
状態と対応付けることにより記憶できるようになる。
【０００４】図４は、半導体基板上に形成したＳＲＡＭ
のメモリセルの構造を示す平面図であり、図５は、その
Ｘ−Ｘ線断面図である。半導体基板１は、Ｎ型の導電型
を成し、表面領域の一部にＰ型の不純物が拡散されてＰ
−Ｗｅｌｌ領域２が形成されている。また、半導体基板
１の表面の素子形成領域（図４で破線で囲まれた領域）
以外は、選択酸化によって厚く形成される酸化膜３によ
り被われている。第１のＰ型拡散層１１は、Ｐ−Ｗｅｌ
ｌ領域２の端部と平行な方向に延在して半導体基板１の
Ｎ型領域内に形成される。第２及び第３のＰ型拡散層１
２、１３は、第１のＰ型拡散層１１と同じ半導体基板１
のＮ型領域内に第１のＰ型拡散層１１から一定の距離を
隔てて形成される。第１のゲート電極１４は、第１及び
第２のＰ型拡散層１１、１２の間に絶縁膜４を介して配
置され、第１のＰ型拡散層１１をソースとし、第２のＰ
型拡散層１２をドレインとするＰチャンネル型の負荷ト
ランジスタＰ１を形成する。第２のゲート電極１５は、
第１のゲート電極１４と同様に、第１及び第３のＰ型拡
散層１１、１３の間に絶縁膜４を介して配置され、第１
のＰ型拡散層１１をソースとし、第３のＰ型拡散層１３
をドレインとするＰチャンネル型の負荷トランジスタＰ
２を形成する。尚、これらの拡散層１１、１２、１３
は、酸化膜３で被われていない素子形成領域に各ゲート
電極１４、１５をマスクとするセルフアライメント注入
によって形成される。
【０００５】第１及び第２のＮ型拡散層１６、１７は、
Ｐ−Ｗｅｌｌ領域２内で、互いに一定の距離を隔てて、
第１及び第２のＰ型拡散層１１、１２（または第１及び
第３のＰ型拡散層）の配置方向に対して約４５°傾いた
方向に並んで配置される。第３のゲート電極１８は、第
１及び第２のＮ型拡散層１６、１７の間に絶縁膜４を介
して配置され、第１のＮ型拡散層１６をドレインとし、
第２のＮ型拡散層１７をソースとするＮチャンネル型の
駆動トランジスタＮ１を形成する。第３及び第４のＮ型
拡散層１９、２０は、Ｐ−Ｗｅｌｌ領域２内で、互いに
一定の距離を隔てて、第１及び第２のＮ型拡散層１６、
１７と平行に配置される。第４のゲート電極２１は、第
３及び第４のＮ型拡散層１９、２０の間に絶縁膜４を介
して配置され、第３のＮ型拡散層１９をドレインとし、
第４のＮ型拡散層２０をソースとするＮチャンネル型の
駆動トランジスタＮ２を形成する。第１〜第４のＮ型拡
散層１６、１７、１９、２０は、第１〜第３のＰ型拡散
層１１、１２、１３と同様に、Ｐ−Ｗｅｌｌ領域２内の
素子形成領域に第３及び第４のゲート電極１８、２１を
マスクとするセルフアライメント注入によって形成され
る。
【０００６】第５のＮ型拡散層２２は、Ｐ−Ｗｅｌｌ領
域２１内で、第１のＮ型拡散層１６から一定の距離を隔
てて形成される。第６及び第７のＮ型拡散層２３、２４
は、Ｐ−Ｗｅｌｌ領域２１内で、互いに一定の距離を隔
てて、第１及び第５のＮ型拡散層１６、２２と並列に形
成される。第５のゲート電極２５は、第１及び第５のＮ
型拡散層１６、２２の間と第６及び第７のＮ型拡散層２
３、２４の間に絶縁膜４を介して配置され、第１及び第
６のＮ型拡散層１６、２３をドレインとし、第５の及び
第７のＮ型拡散層２２、２４をソースとするＮチャンネ
ル型の選択トランジスタＳ１、Ｓ２を形成する。この第
５のゲート電極が、各選択トランジスタＳ１、Ｓ２で共
通に形成され、ワード線ＷＬとなる。尚、この選択トラ
ンジスタＳ１、Ｓ２については、ビット線ＢＬ１、ＢＬ
２の電位次第でソースとドレインとが逆転する。
【０００７】第１及び第３のゲート電極１４、１８は、
共通に設けられ、この接続部分が第３のＮ型拡散層１８
上で幅広く形成されて第１の接続部２６を形成してい
る。この第１の接続部２６と第３のＮ型拡散層１９との
間の絶縁膜４には、第１の開口部２７が形成され、この
第１の開口部２７を通して第１の接続部２６が第３のＮ
型拡散層１９に接続されて、所謂埋め込みコンタクトを
形成する。この埋込コンタクトは、開口部２７部分に予
めＮ型不純物を注入して埋め込み層を形成しておくこと
により、第１の接続部２６を第３のＮ型拡散層１９に接
続できるようにしている。これにより、負荷トランジス
タＰ１及び駆動トランジスタＮ１のゲートが駆動トラン
ジスタＮ２のドレインに接続される。また、第３のゲー
ト電極１８の一端は、第６のＮ型拡散層２３上まで延長
され、この第６のＮ型拡散層２３上で幅広く形成されて
第２の接続部２８を形成している。この第２の接続部２
８と第６のＮ型拡散層２３との間の絶縁膜４には、第２
の開口部２９が形成され、第１の接続部２８と同様に、
第２の接続部２８を第６のＮ型拡散層２３に接続する埋
め込みコンタクトを形成する。これにより、駆動トラン
ジスタＮ１のゲートが選択トランジスタＳ２のドレイン
に接続される。第２及び第４のゲート電極１５、２１
は、共通に設けられ、この接続部分が第２のＰ型拡散層
１２に隣接する部分で広く形成されて後述する第２の配
線３４が接続される第３の接続部３０を形成する。ま
た、第４のゲート電極２１の一端は、第１のＮ型拡散層
１６上まで延長され、この第１のＮ型拡散層１６上で幅
広く形成されて第４の接続部３１を形成している。この
第４の接続部３１と第１のＮ型拡散層１６との間の絶縁
膜４には、第３の開口部３２が形成され、第３の接続部
３１が第１のＮ型拡散層１６に接続される埋め込みコン
タクトを形成する。これにより、駆動トランジスタＮ２
のゲートが、駆動トランジスタＮ１及び選択トランジス
タＳ１のドレインに接続される。
【０００８】第１のアルミニウム配線３３は、電源ライ
ンを成し、第１のＰ型拡散層２２と重なるように配置さ
れて第１のＰ型拡散層１１に接続される。第２のアルミ
ニウム配線３４は、絶縁膜５を介して、第２のＰ型拡散
層１２と第２及び第３のゲート電極１５、２１に連続す
る第３の接続部３０との間に跨るように配置され、コン
タクトホール３５及び３６を通して第２のＰ型拡散層１
２及び第３の接続部３０にそれぞれ接続される。これに
より、負荷トランジスタＰ１のドレインが負荷トランジ
スタＰ２及び駆動トランジスタＮ２のゲートに接続され
る。第３のアルミニウム配線３７は、絶縁膜５を介し
て、第３のＰ型拡散層１３と第１及び第３のゲート電極
１４、１８に連続する第１の接続部２６との間に跨るよ
うに配置され、コンタクトホール３８、３９を通して第
３のＰ型拡散層１３及び第１の接続部２６にそれぞれ接
続される。これにより、負荷トランジスタＰ２のドレイ
ンが負荷トランジスタＰ１及び駆動トランジスタＮ１の
ゲートに接続される。第４のアルミニウム配線４０は、
接地ラインを成し、絶縁膜５を介して、第５のゲート電
極２５と並列に第２及び第４のＮ型拡散層１７、２０上
を横切るように配置されてコンタクトホール４１、４２
を通して第２及び第４のＮ型拡散層１７、２０にそれぞ
れ接続される。第５及び第６のアルミニウム配線４３、
４４は、第５及び第７のＮ型拡散層２２、２４上に絶縁
膜５を介して配置され、コンタクトホール４５、４６を
通して第５及び第７の拡散層２２、２４に接続される。
【０００９】第７及び第８のアルミニウム配線４７、４
８は、絶縁膜６を介して、第１及び第４のアルミニウム
配線３３、４０と交差して第５及び第６のアルミニウム
配線４３、４４上に配置され、コンタクトホール４９、
５０を通して第５及び第６のアルミニウム配線４３、４
４にそれぞれ接続される。この第７及び第８のアルミニ
ウム配線４７、４８が一対のビット線ＢＬ１、ＢＬ２と
なる。
【００１０】以上の第１〜第５のゲート電極１４、１
５、１８、２１、２５は、同一層の多結晶シリコンによ
り形成される。また、第１〜第６のアルミニウム配線３
３、３４、３７、４０、４３、４４は、第１〜第５のゲ
ート電極１４、１５、１８、２１、２５上の第１層目に
形成され、第７及び第８のアルミニウム配線４７、４８
は、第２層目に形成される。
【００１１】このようなＳＲＡＭのメモリセルによれ
ば、電源ライン及び接地ラインがワード線方向に配置さ
れるため、ビット線方向には一対のビット線ＢＬ１、Ｂ
Ｌ２以外のアルミニウム配線が配置されなくなる。この
ため、ワード線方向の幅を狭くすることができ、メモリ
セルサイズの縮小が図れる。このようなＳＲＡＭのメモ
リセルは、本願出願人により特願平６−２３３４６５号
に提案されている。
【００１２】
【発明が解決しようとする課題】従来のＳＲＡＭのメモ
リセルにおいては、大容量化に伴ってトランジスタのサ
イズが微細化されると、ゲート容量や拡散容量が小さく
なって記憶ノードの容量が小さくなる。このため、メモ
リセルを構成する各インバータＩ１、Ｉ２の安定性が低
下し、ノイズ等の影響によって記憶ノードの電位が反転
する、いわゆるソフトエラーが発生し易くなる。
【００１３】そこで本発明は、ＳＲＡＭのメモリセルの
記憶ノードの容量をメモリセルサイズの増大を伴うこと
なく大きくすることを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、互いに独立して配置され、それぞれ異なる電位が与
えられる第１及び第２の電力ラインと、上記第１及び第
２の電力ラインの間で、上記第１の電力ラインに対して
並列に配置される第１及び第２の負荷トランジスタと、
上記第１及び第２の電力ラインの間で、上記第２の電源
ラインに対して並列に配置される第１及び第２の駆動ト
ランジスタと、上記第１及び第２の電力ラインに交差
し、互いに平行に配置される一対のビット線と、上記一
対のビット線にそれぞれ接続される第１及び第２の選択
トランジスタと、を半導体基板上に形成して成るスタテ
ィック型の半導体メモリ装置であって、上記第１の負荷
トランジスタ及び上記第１の駆動トランジスタのゲート
が上記第２の負荷トランジスタ、上記第２の駆動トラン
ジスタ及び上記第１の選択トランジスタのドレインに共
通に接続されると共に、上記第２の負荷トランジスタ及
び上記第２の駆動トランジスタのゲートが上記第１の負
荷トランジスタ、上記第１の駆動トランジスタ及び上記
第２の選択トランジスタのドレインに共通に接続され、
上記第１の負荷トランジスタ及び上記第１の駆動トラン
ジスタのゲートの接続ラインまたは上記第２の負荷トラ
ンジスタ及び上記第２の駆動トランジスタのゲートの接
続ラインの少なくとも一方で、半導体基板との間に容量
が形成されることにある。
【００１５】本発明によれば、メモリセルの駆動トラン
ジスタと負荷トランジスタとの間の接続ラインに容量が
形成されてゲート容量を大きくすることができる。従っ
て、記憶ノードの容量が大きくなってメモリセルを構成
するインバータの安定性を向上することができる。
【００１６】
【発明の実施の形態】図１は、本発明の半導体メモリ装
置の構造を示す平面図で、図２は、そのＸ−Ｘ線断面図
であり、それぞれＳＲＡＭのメモリセルを示している。
また、図３は、図１の回路構成を示す回路図である。こ
の図において、第１及び第２の負荷トランジスタＰ１、
Ｐ２、第１及び第２の駆動トランジスタＮ１、Ｎ２及び
第１及び第２の選択トランジスタＳ１、Ｓ２の配置につ
いては、図４に示すＳＲＡＭのメモリセルと同一であ
る。即ち、半導体基板１のＮ型の領域に第１〜第３のＰ
型拡散層１１、１２、１３と第１及び第２のゲート電極
１４、１５が配置されて第１及び第２の負荷トランジス
タＰ１、Ｐ２が形成される。そして、Ｐ−Ｗｅｌｌ領域
２内に第１〜第４のＮ型拡散層１６、１７、１９、２０
と第３及び第４のゲート電極１８、２１とが配置されて
第１及び第２の駆動トランジスタＮ１、Ｎ２が形成され
る。さらに、第１のＮ型拡散層１６に加えて、第５〜第
７のＮ型拡散層２２、２３、２４と第５のゲート電極２
５とが配置されて第１及び第２の選択トランジスタＳ
１、Ｓ２が形成される。このほか、第１〜第５のアルミ
ニウム配線３３、３４、３７、４０、４３、４４につい
ても図４に示すＳＲＡＭのメモリセルと同一であり、同
一部分には同一符号を伏してある。
【００１７】本発明の第１の特徴とするところは、素子
領域を区画するために厚く形成される絶縁膜３を半導体
基板１のＮ型の領域とＰ−Ｗｅｌｌ領域２との境界領域
で選択的に薄くして活性領域５１を形成したところにあ
る。これにより、活性領域５１上に配置される第１のゲ
ート電極１４と第３のゲート電極１８との接続部分の一
部、及び、第２のゲート電極１５と第４のゲート電極２
１との接続部分の一部が半導体基板１と近接するように
なる。従って、各ゲート電極の接続部分と半導体基板１
との間に容量が形成され、第１及び第２の負荷トランジ
スタＰ１、Ｐ２と第１及び第２の駆動トランジスタＮ
１、Ｎ２とのゲート容量がそれぞれ大きくなり、記憶ノ
ードの電位を安定させることができる。
【００１８】この活性領域５１は、素子領域として用い
ることができない半導体基板１内のＮ型の領域とＰ−Ｗ
ｅｌｌ領域２との境界部分に形成されるため、メモリセ
ルの面積を増大させることはない。また、活性領域５１
の形成は、メモリセルを構成する各トランジスタの形成
領域を区画するための選択酸化の際に同時に行うことが
でき、酸化マスクのパターン形状を変更するのみで、特
別の工程を追加する必要はない。
【００１９】本発明の第２の特徴とするところは、第２
のゲート電極１５と第４のゲート電極２１の接続部分を
活性領域５１上で広く形成し、補助容量部５２を形成し
たことにある。これにより、活性領域５１と補助容量部
５２との間で容量が形成され、第２の負荷トランジスタ
Ｐ２及び第２の駆動トランジスタＮ２のゲート容量がさ
らに大きくなる。
【００２０】補助容量部５２についても、活性領域５１
と同様に、素子領域として用いることのできない半導体
基板１のＮ型領域とＰ−Ｗｅｌｌ領域２との境界部分に
形成されるため、メモリセルの面積を増大させることは
ない。尚かつ、第２のゲート電極１５と第４のゲート電
極２１との接続部分の形状のみが変更されることから、
新たな工程の追加は必要ない。
【００２１】このＳＲＡＭのメモリセルは、図面上では
省略してあるが、ワード線方向に複数個が密接して配置
されるものである。従って、第２及び第４のゲート電極
１５、２１は、同一セルの第１及び第３のゲート電極１
４、１８と隣りに位置するセルの第１及び第３のゲート
電極１４、１８とに挟まれて配置される。このため、第
２のゲート電極１５と第４のゲート電極２１との接続部
分及び第１のゲート電極１４と第３のゲート電極１８と
の接続部分の両方を幅広く形成することはできない。そ
こで、第１〜第４のゲート電極１４、１５、１８、２１
の容量のバランスを考慮して、第２のゲート電極１５と
第４のゲート電極２１との接続部分にのみ補助容量部５
２を形成するようにしている。
【００２２】半導体基板１に対して埋込コンタクトを設
けると、第１〜第４のゲート電極１４、１５、１８、２
１にコンタクト容量が生じる。このため、埋込コンタク
トが２カ所ある第１及び第３のゲート電極１４、１８側
のゲート容量は、埋込コンタクトが１カ所しかない第２
及び第４のゲート電極１５、２１側のゲート容量よりも
大きくなっている。そこで、第２のゲート電極１５と第
４のゲート電極２１との接続部分にのみ補助容量部５２
を形成し、第２及び第４のゲート電極１５、２１側のゲ
ート容量をより大きくして第１及び第３のゲート電極１
４、１８側とと第２及び第４のゲート電極１５、２１側
とのゲート容量の差を小さくするようにしている。
【００２３】以上の構成によれば、メモリセルを構成す
る第１及び第２の負荷トランジスタＰ１、Ｐ２と第１及
び第２の駆動トランジスタＮ１、Ｎ２とのゲート容量を
容易に大きくすることができる。同時に、埋込コンタク
トの数の差による第１及び第３のゲート電極１４、１８
と第２及び第４のゲート電極１５、２１との容量の差を
小さくすることができる。これにより、図３に示すよう
に、各インバータＩ１、Ｉ２のゲート電極、即ち、各記
憶ノードに第１及び第２のコンデンサＣ１、Ｃ２（Ｃ１
＜Ｃ２）を接続することと等価になる。
【００２４】
【発明の効果】本発明によれば、メモリセルの面積を広
げることなく、尚かつ、特別の工程を追加することなく
付加トランジスタ及び駆動トランジスタのゲート容量を
大きくすることができる。また、構造の差によって生じ
るゲート容量の差を小さくすることができ、付加トラン
ジスタ及び駆動トランジスタによって形成される一対の
インバータの動作特性の差を緩和することができる。従
って、記憶ノードの容量が大きくなると共に、各記憶ノ
ードの容量のバランスが向上されるため、メモリセルの
動作を安定させ、ソフトエラーを発生しにくくすること
ができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の構造を示す平面図
である。
【図２】図１のＸ−Ｘ線の断面の構造を示す断面図であ
る。
【図３】図１の回路構成を示す回路図である。
【図４】従来の半導体メモリ装置の構造を示す平面図で
ある。
【図５】図４のＸ−Ｘ線の断面の構造を示す断面図であ
る。
【図６】従来のＳＲＡＭのメモリセルの構成を示す回路
図である。
【符号の説明】
１ 半導体基板 ２ Ｐ−Ｗｅｌｌ領域 ３、４、５、６ 絶縁膜 １１、１２、１３ Ｐ型拡散層 Ｐ１、Ｐ２ 付加トランジスタ １４、１５ ゲート電極 １６、１７、１９、２０ Ｎ型拡散層 １８、２１ ゲート電極 Ｎ１、Ｎ２ 駆動トランジスタ ２２、２３、２４ Ｎ型拡散層 ２５ ゲート電極（ワード線ＷＬ） Ｓ１、Ｓ２ 選択トランジスタ ２７、２９、３２ 開口部（埋込コンタクト） ３３、３４、３７、４０、４３、４４ アルミニウム配
線 ３５、３６、３８、３９、４１、４２、４４、４５ コ
ンタクトホール ４７、４８ アルミニウム配線（ビット線ＢＬ１、ＢＬ
２） ４９、５０ コンタクトホール

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 互いに独立して配置され、それぞれ異な
    る電位が与えられる第１及び第２の電力ラインと、上記
    第１及び第２の電力ラインの間で、上記第１の電力ライ
    ンに対して並列に配置される第１及び第２の負荷トラン
    ジスタと、上記第１及び第２の電力ラインの間で、上記
    第２の電源ラインに対して並列に配置される第１及び第
    ２の駆動トランジスタと、上記第１及び第２の電力ライ
    ンに交差し、互いに平行に配置される一対のビット線
    と、上記一対のビット線にそれぞれ接続される第１及び
    第２の選択トランジスタと、を半導体基板上に形成して
    成るスタティック型の半導体メモリ装置であって、 上記第１の負荷トランジスタ及び上記第１の駆動トラン
    ジスタのゲートが上記第２の負荷トランジスタ、上記第
    ２の駆動トランジスタ及び上記第１の選択トランジスタ
    のドレインに共通に接続されると共に、上記第２の負荷
    トランジスタ及び上記第２の駆動トランジスタのゲート
    が上記第１の負荷トランジスタ、上記第１の駆動トラン
    ジスタ及び上記第２の選択トランジスタのドレインに共
    通に接続され、上記第１の負荷トランジスタ及び上記第
    １の駆動トランジスタのゲートの接続ラインまたは上記
    第２の負荷トランジスタ及び上記第２の駆動トランジス
    タのゲートの接続ラインの少なくとも一方で、半導体基
    板との間に容量が形成されることを特徴とする半導メモ
    リ装置。
  2. 【請求項２】 上記第１及び第２の負荷トランジスタが
    半導体基板の第１の導電型の領域に形成され、上記第１
    及び第２の駆動トランジスタが半導体基板の第２の導電
    型領域に形成され、半導体基板の第１の導電型の領域と
    第２の導電型の領域との境界領域で、上記第１の負荷ト
    ランジスタ及び上記第１の駆動トランジスタのゲートの
    接続ラインまたは上記第２の負荷トランジスタ及び上記
    第２の駆動トランジスタのゲートの接続ラインに容量が
    形成されることを特徴とする請求項１に記載の半導体メ
    モリ装置。
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