JPH09270513A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- JPH09270513A JPH09270513A JP8103962A JP10396296A JPH09270513A JP H09270513 A JPH09270513 A JP H09270513A JP 8103962 A JP8103962 A JP 8103962A JP 10396296 A JP10396296 A JP 10396296A JP H09270513 A JPH09270513 A JP H09270513A
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Landscapes
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Abstract
(57)【要約】
【課題】 パワーＭＯＳＦＥＴ等のオン抵抗等を増加さ
せることなく寄生バイポーラトランジスタの電流増幅率
（ｈFE）を効果的に低減し、低オン抵抗と高破壊耐量と
を同時に満足できるデバイスを実現することにある。 【解決手段】 本発明は、素子中に酸化膜２３０を埋込
み、ＳＯＩ構造を積極的に利用することにより、高いア
バランシェ破壊耐量を有するパワーＭＯＳＦＥＴ等のパ
ワーデバイスを実現するものである。埋め込み酸化膜２
３０上の界面近傍の領域３１０の単結晶の少数キャリア
のライフタイムは、他の領域の単結晶の少数キャリアの
ライフタイムよりも低下しており、よって少数キャリア
のライフタイムを通常のエピタキシャルＳｉ層より極め
て低くできるため、寄生バイポーラトランジスタのｈFE
を非常に低い値にすることができる。
せることなく寄生バイポーラトランジスタの電流増幅率
（ｈFE）を効果的に低減し、低オン抵抗と高破壊耐量と
を同時に満足できるデバイスを実現することにある。 【解決手段】 本発明は、素子中に酸化膜２３０を埋込
み、ＳＯＩ構造を積極的に利用することにより、高いア
バランシェ破壊耐量を有するパワーＭＯＳＦＥＴ等のパ
ワーデバイスを実現するものである。埋め込み酸化膜２
３０上の界面近傍の領域３１０の単結晶の少数キャリア
のライフタイムは、他の領域の単結晶の少数キャリアの
ライフタイムよりも低下しており、よって少数キャリア
のライフタイムを通常のエピタキシャルＳｉ層より極め
て低くできるため、寄生バイポーラトランジスタのｈFE
を非常に低い値にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置およびその製造方法に関し、特に、パワーＭＯＳ
ＦＥＴの高アバランシェ破壊耐量を実現する技術に関す
る。
体装置およびその製造方法に関し、特に、パワーＭＯＳ
ＦＥＴの高アバランシェ破壊耐量を実現する技術に関す
る。
【０００２】
【背景技術】図１８に縦型のパワーＭＯＳＦＥＴの構成
例を示す。複数のＭＯＳＦＥＴ２０ａ〜２０ｎによりイ
ンダクダンス性負荷Ｌが駆動されるようになっており、
一つのＭＯＳＦＥＴは、Ｎ+基板３０，Ｎ-エピタキシャ
ル層４０，ボディＰ層５０，ソース層６０，ゲート絶縁
膜７０，ゲート電極８０，ソース電極９０を有してい
る。図中、参照番号Ｑ１は寄生ＮＰＮトランジスタであ
り、参照番号Ｑ２は寄生ダイオードであり、参照番号Ｒ
は、ボディＰ層の寄生抵抗である。なお、参照番号１０
は電源である。
例を示す。複数のＭＯＳＦＥＴ２０ａ〜２０ｎによりイ
ンダクダンス性負荷Ｌが駆動されるようになっており、
一つのＭＯＳＦＥＴは、Ｎ+基板３０，Ｎ-エピタキシャ
ル層４０，ボディＰ層５０，ソース層６０，ゲート絶縁
膜７０，ゲート電極８０，ソース電極９０を有してい
る。図中、参照番号Ｑ１は寄生ＮＰＮトランジスタであ
り、参照番号Ｑ２は寄生ダイオードであり、参照番号Ｒ
は、ボディＰ層の寄生抵抗である。なお、参照番号１０
は電源である。
【０００３】図１９は図１８の構成の等価回路を示す。
ＭＯＳＦＥＴ（Ｍ）のソース（Ｓ）とドレイン（Ｄ）と
の間にＮＰＮトランジスタＱ２と抵抗Ｒが直列に接続さ
れ、また、Ｑ２とＲの直列経路とは並列に、トランジス
タＱ１のコレクタ・エミッタ経路が介在している。
ＭＯＳＦＥＴ（Ｍ）のソース（Ｓ）とドレイン（Ｄ）と
の間にＮＰＮトランジスタＱ２と抵抗Ｒが直列に接続さ
れ、また、Ｑ２とＲの直列経路とは並列に、トランジス
タＱ１のコレクタ・エミッタ経路が介在している。
【０００４】
【発明が解決しようとする課題】図１９に示すように、
ＭＯＳトランジスタ（Ｍ）がオンからオフに変化する
と、インダクダンス負荷（Ｌ）の逆起電力に起因してブ
レークダウン電流ＩＢ１が、ダイオードＱ２および抵抗
Ｒを介して流れる。このとき、抵抗Ｒの両端に発生する
電圧降下が寄生バイポーラトランジスタＱ１のベース・
エミッタ間電圧（ＶBE）を越えると、寄生バイポーラト
ランジスタＱ１がオンし、過大なブレークダウン電流Ｉ
Ｂ２がトランジスタＱ１に集中して流れ、ほとんどの場
合、接合破壊やシリコンや配線の溶融が生じて、素子が
破壊される。
ＭＯＳトランジスタ（Ｍ）がオンからオフに変化する
と、インダクダンス負荷（Ｌ）の逆起電力に起因してブ
レークダウン電流ＩＢ１が、ダイオードＱ２および抵抗
Ｒを介して流れる。このとき、抵抗Ｒの両端に発生する
電圧降下が寄生バイポーラトランジスタＱ１のベース・
エミッタ間電圧（ＶBE）を越えると、寄生バイポーラト
ランジスタＱ１がオンし、過大なブレークダウン電流Ｉ
Ｂ２がトランジスタＱ１に集中して流れ、ほとんどの場
合、接合破壊やシリコンや配線の溶融が生じて、素子が
破壊される。
【０００５】特に、パワーＭＯＳＦＥＴ等を自動車制御
に用いる場合には、車載用負荷はモーターあるいはソレ
ノイドバルブ等のインダクタンス負荷が大半を占めるた
め、インダクタンス逆起電力により生じるアバランシェ
破壊を回避することは極めて重要である。アバランシェ
破壊は、上述したように、パワーＭＯＳＦＥＴ構造中に
存在する寄生バイポーラトランジスタの動作に伴い破壊
に至る現象であり、高破壊耐量を実現するにはこの寄生
バイポーラトランジスタ動作を抑制する必要がある。
に用いる場合には、車載用負荷はモーターあるいはソレ
ノイドバルブ等のインダクタンス負荷が大半を占めるた
め、インダクタンス逆起電力により生じるアバランシェ
破壊を回避することは極めて重要である。アバランシェ
破壊は、上述したように、パワーＭＯＳＦＥＴ構造中に
存在する寄生バイポーラトランジスタの動作に伴い破壊
に至る現象であり、高破壊耐量を実現するにはこの寄生
バイポーラトランジスタ動作を抑制する必要がある。
【０００６】これまで、パワーＭＯＳＦＥＴ高アバラン
シェ破壊耐量の実現を目的として、寄生バイポーラトラ
ンジスタの電流増幅率（ｈFE）を低減する方法がいくつ
か提案されている。例えば、特開昭６２−３９０６９号
公報では金拡散により少数キャリアライフタイムを低下
させることにより、特開平３−２５９５３７号公報では
炭素をイオン注入してライフタイムを抑制することによ
り高アバランシェ破壊耐量を実現している。また、特開
平５−２４３５８０号公報ではソースＮ+より深いボデ
ィＰ+領域を形成し、寄生バイポーラトランジスタのベ
ース濃度を高めることによりそれぞれｈFEを低下させ
て、高アバランシェ破壊耐量を実現している。 上記従
来技術で述べた３つの方法に関してそれぞれ問題点を述
べる。
シェ破壊耐量の実現を目的として、寄生バイポーラトラ
ンジスタの電流増幅率（ｈFE）を低減する方法がいくつ
か提案されている。例えば、特開昭６２−３９０６９号
公報では金拡散により少数キャリアライフタイムを低下
させることにより、特開平３−２５９５３７号公報では
炭素をイオン注入してライフタイムを抑制することによ
り高アバランシェ破壊耐量を実現している。また、特開
平５−２４３５８０号公報ではソースＮ+より深いボデ
ィＰ+領域を形成し、寄生バイポーラトランジスタのベ
ース濃度を高めることによりそれぞれｈFEを低下させ
て、高アバランシェ破壊耐量を実現している。 上記従
来技術で述べた３つの方法に関してそれぞれ問題点を述
べる。
【０００７】金拡散によるライフタイム抑制 金はＳｉ中の拡散速度が早いため、拡散の抑制が比較的
困難である。また、金等の重金属はＭＯＳデバイスのゲ
ート特性あるいは接合特性に悪影響を与えるため、金拡
散を行うことによりその他のデバイス特性が損なわれ
る。このため、通常はライフタイム制御による高性能化
の程度と、それによるデバイス特性の劣化の程度を比
べ、両者が許容できるような条件で金拡散を行うことに
なる。また、他デバイスへのクロスコンタミネーション
を防ぐため、他デバイスの製造設備とは別の装置で処理
する必要がある。
困難である。また、金等の重金属はＭＯＳデバイスのゲ
ート特性あるいは接合特性に悪影響を与えるため、金拡
散を行うことによりその他のデバイス特性が損なわれ
る。このため、通常はライフタイム制御による高性能化
の程度と、それによるデバイス特性の劣化の程度を比
べ、両者が許容できるような条件で金拡散を行うことに
なる。また、他デバイスへのクロスコンタミネーション
を防ぐため、他デバイスの製造設備とは別の装置で処理
する必要がある。
【０００８】炭素のイオン注入によるライフタイム抑
制 荷電粒子のイオン注入によりライフタイムを抑制する方
法は炭素以外にも、プロトン、ヘリウム等に関して報告
がある。これらのイオン注入は非常に大きな加速電圧
（通常数ＭＶ以上）が必要なため、おおがかりな装置が
必要となる。また、これら荷電粒子打ち込みも、本来は
ダメージを導入したくない領域まで行われるため、それ
によるデバイス本来の特性の劣化も生じる。
制 荷電粒子のイオン注入によりライフタイムを抑制する方
法は炭素以外にも、プロトン、ヘリウム等に関して報告
がある。これらのイオン注入は非常に大きな加速電圧
（通常数ＭＶ以上）が必要なため、おおがかりな装置が
必要となる。また、これら荷電粒子打ち込みも、本来は
ダメージを導入したくない領域まで行われるため、それ
によるデバイス本来の特性の劣化も生じる。
【０００９】ボディｐ+領域の高不純物濃度化 寄生バイポーラトランジスタのベースに相当するボディ
を高濃度化することも、寄生バイポーラトランジスタの
ｈFEを低減する効果がある。しかし、チャネル領域のボ
ディまで不純物濃度が高くなるとしきい値電圧が増加
し、オン抵抗の増大を招く、寄生バイポーラトランジス
タのｈFEを低減するには、より深い領域までボディｐ+
領域を形成する必要があるが、この時ボディｐ+領域は
深さ方向とともに横方向へも広がるため、チャネル領域
への拡散を防ぐにはボディＰ+層を形成するソース領域
を広げる必要がある。ソース領域を広げることはパワー
ＭＯＳＦＥＴのオン抵抗を増加させることは広く知られ
ており、すなわち本方法による寄生バイポーラトランジ
スタのｈFE低減は、オン抵抗低減とトレードオフ関係に
あることがわかる。
を高濃度化することも、寄生バイポーラトランジスタの
ｈFEを低減する効果がある。しかし、チャネル領域のボ
ディまで不純物濃度が高くなるとしきい値電圧が増加
し、オン抵抗の増大を招く、寄生バイポーラトランジス
タのｈFEを低減するには、より深い領域までボディｐ+
領域を形成する必要があるが、この時ボディｐ+領域は
深さ方向とともに横方向へも広がるため、チャネル領域
への拡散を防ぐにはボディＰ+層を形成するソース領域
を広げる必要がある。ソース領域を広げることはパワー
ＭＯＳＦＥＴのオン抵抗を増加させることは広く知られ
ており、すなわち本方法による寄生バイポーラトランジ
スタのｈFE低減は、オン抵抗低減とトレードオフ関係に
あることがわかる。
【００１０】本発明の目的は、パワーＭＯＳＦＥＴ等の
オン抵抗等を増加させることなく寄生バイポーラトラン
ジスタの電流増幅率（ｈFE）を効果的に低減し、低オン
抵抗と高破壊耐量とを同時に満足できるデバイスを実現
することにある。
オン抵抗等を増加させることなく寄生バイポーラトラン
ジスタの電流増幅率（ｈFE）を効果的に低減し、低オン
抵抗と高破壊耐量とを同時に満足できるデバイスを実現
することにある。
【００１１】
（１）請求項１に記載の本発明は、絶縁ゲートに印加す
る電圧によってチャネル形成領域におけるチャネルの形
成／非形成を制御する絶縁ゲート型半導体装置であっ
て、単結晶半導体基板を構成する第１導電型の第１の領
域と、その第１の領域内に設けられ、その表面の一部が
前記チャネル形成領域となる第２導電型の第２の領域
と、その第２の領域の表面部分に設けられた絶縁ゲート
型トランジスタの能動層となる第３の領域と、前記半導
体基板内に埋め込まれた電気的絶縁層とを有し、前記電
気的絶縁層の上面の上側に位置する所定の領域の単結晶
の少数キャリアのライフタイムが、その他の領域の少数
キャリアのライフタイムより低下しており、前記所定の
領域は前記第２の領域の一部を少なくとも含んでおり、
かつ前記所定の領域は、前記第２の領域における前記チ
ャネル形成領域を含まないことを特徴とする。
る電圧によってチャネル形成領域におけるチャネルの形
成／非形成を制御する絶縁ゲート型半導体装置であっ
て、単結晶半導体基板を構成する第１導電型の第１の領
域と、その第１の領域内に設けられ、その表面の一部が
前記チャネル形成領域となる第２導電型の第２の領域
と、その第２の領域の表面部分に設けられた絶縁ゲート
型トランジスタの能動層となる第３の領域と、前記半導
体基板内に埋め込まれた電気的絶縁層とを有し、前記電
気的絶縁層の上面の上側に位置する所定の領域の単結晶
の少数キャリアのライフタイムが、その他の領域の少数
キャリアのライフタイムより低下しており、前記所定の
領域は前記第２の領域の一部を少なくとも含んでおり、
かつ前記所定の領域は、前記第２の領域における前記チ
ャネル形成領域を含まないことを特徴とする。
【００１２】本発明は、従来から提案されている方法と
は異なり、素子中に酸化膜を埋込み、その上部にＳｉの
再結晶化領域を形成し、そこへ寄生バイポーラトランジ
スタのベースに相当するボディ領域を形成することによ
り積極的に寄生バイポーラトランジスタのｈFEを低減す
るものである。つまり、ＳＯＩ構造を採用することによ
り高アバランシェ破壊耐量を有するパワーＭＯＳＦＥＴ
等のパワーデバイスを実現する。
は異なり、素子中に酸化膜を埋込み、その上部にＳｉの
再結晶化領域を形成し、そこへ寄生バイポーラトランジ
スタのベースに相当するボディ領域を形成することによ
り積極的に寄生バイポーラトランジスタのｈFEを低減す
るものである。つまり、ＳＯＩ構造を採用することによ
り高アバランシェ破壊耐量を有するパワーＭＯＳＦＥＴ
等のパワーデバイスを実現する。
【００１３】酸化膜上に再結晶化したＳｉ領域は、少数
キャリアのライフタイムを通常のエピタキシャルＳｉ層
より極めて低くできるため、寄生バイポーラトランジス
タのｈFEを非常に低い値に設定できる。また、本方法で
はＬＳＩ加工レベルで特定の領域のみ埋込み酸化膜が形
成可能なため、チャネル形成領域に影響を与えることな
く、その領域のみのライフタイムを低減できる。よっ
て、パワーＭＯＳＦＥＴのオン抵抗等を増加させずに寄
生バイポーラトランジスタのｈFEを低減し、オン抵抗低
減と高破壊耐量化を同時に満足できる。
キャリアのライフタイムを通常のエピタキシャルＳｉ層
より極めて低くできるため、寄生バイポーラトランジス
タのｈFEを非常に低い値に設定できる。また、本方法で
はＬＳＩ加工レベルで特定の領域のみ埋込み酸化膜が形
成可能なため、チャネル形成領域に影響を与えることな
く、その領域のみのライフタイムを低減できる。よっ
て、パワーＭＯＳＦＥＴのオン抵抗等を増加させずに寄
生バイポーラトランジスタのｈFEを低減し、オン抵抗低
減と高破壊耐量化を同時に満足できる。
【００１４】（２）請求項２に記載の本発明は、請求項
１において、前記第２の領域はＭＯＳＦＥＴを構成する
ボディｐ層であり、前記電気的絶縁層は、平面的にみ
て、前記ボディｐ層の底面の少なくとも一部と重なりを
有する形態で設けられていることを特徴とする。
１において、前記第２の領域はＭＯＳＦＥＴを構成する
ボディｐ層であり、前記電気的絶縁層は、平面的にみ
て、前記ボディｐ層の底面の少なくとも一部と重なりを
有する形態で設けられていることを特徴とする。
【００１５】ボディｐ層と酸化膜とを平面的に見て完全
に一致させずに、その一部に重なりを有しないように配
置することもできる。これにより、定常的なブレークダ
ウン電流（過渡応答後の安定したブレークダウン電流）
が流れるパスが形成され、定常的なブレークダウン電流
は酸化膜のない部分を通って効率的に流れることがで
き、動作が安定化される。
に一致させずに、その一部に重なりを有しないように配
置することもできる。これにより、定常的なブレークダ
ウン電流（過渡応答後の安定したブレークダウン電流）
が流れるパスが形成され、定常的なブレークダウン電流
は酸化膜のない部分を通って効率的に流れることがで
き、動作が安定化される。
【００１６】（３）請求項３に記載の本発明は、請求項
１または２において、絶縁ゲート型半導体装置は、前記
第２の領域をベースとし、前記第３の領域をエミッタと
し、前記第１の領域をコレクタとする寄生バイポーラト
ランジスタが形成されており、前記電気的絶縁層の上面
より上側に位置する所定の領域の単結晶の少数キャリア
のライフタイムの低下によって、前記寄生バイポーラト
ランジスタの電流増幅率が低く抑えられていることを特
徴とする絶縁ゲート型半導体装置。
１または２において、絶縁ゲート型半導体装置は、前記
第２の領域をベースとし、前記第３の領域をエミッタと
し、前記第１の領域をコレクタとする寄生バイポーラト
ランジスタが形成されており、前記電気的絶縁層の上面
より上側に位置する所定の領域の単結晶の少数キャリア
のライフタイムの低下によって、前記寄生バイポーラト
ランジスタの電流増幅率が低く抑えられていることを特
徴とする絶縁ゲート型半導体装置。
【００１７】パワーＭＯＳＦＥＴやＩＧＢＴ等の縦型の
デバイスにおいて、ＳＯＩ構造を採用して、寄生バイポ
ーラトランジスタのベース領域におけるキャリアの再結
合を促進することにより電流増幅率を極めて低下させ、
寄生バイポーラトランジスタを無能力化する。これによ
り、寄生バイポーラトランジスタがオンしたとしても、
素子の破壊が生じない。
デバイスにおいて、ＳＯＩ構造を採用して、寄生バイポ
ーラトランジスタのベース領域におけるキャリアの再結
合を促進することにより電流増幅率を極めて低下させ、
寄生バイポーラトランジスタを無能力化する。これによ
り、寄生バイポーラトランジスタがオンしたとしても、
素子の破壊が生じない。
【００１８】（４）請求項４に記載の本発明は、 絶縁
ゲートに印加する電圧によりチャネル形成領域における
チャネルの形成／非形成を制御する絶縁ゲート型半導体
装置の製造方法であって、第１導電型の単結晶体の表面
に選択的に形成された絶縁膜上および前記半導体基板上
に非単結晶層を形成し、所定の熱処理を施すことによ
り、前記非単結晶層と前記半導体基板との接触面を起点
として固相エピタキシャル成長（ＳＰＥ；Ｓｏｌｉｄ
Ｐｈａｓｅ Ｅｐｉｔａｘｙ）を生じせしめ、前記非単
結晶層を単結晶化して単結晶層を形成し、その結果とし
て、前記第１導電型の単結晶体と前記単結晶層とが合わ
さって構成され、かつ前記絶縁層が内部に埋め込まれて
いるＳＯＩ基板を形成する工程と、前記ＳＯＩ基板の表
面から第２導電型不純物を選択的に導入することによ
り、前記絶縁膜の上面の上側に位置する、単結晶の少数
キャリアのライフタイムが他の領域より低下している所
定の領域を含んで第２導電型の第２の領域を形成する工
程と、前記ＳＯＩ半導体基板の表面に絶縁ゲートを形成
する工程と、前記第２の領域の表面部分に選択的に、絶
縁ゲート型トランジスタの能動層となる第１導電型の第
３の領域を形成する工程とを有することを特徴とする、
前記絶縁ゲートの直下の前記第２の領域の表面を前記チ
ャネル領域として使用することを特徴とする。
ゲートに印加する電圧によりチャネル形成領域における
チャネルの形成／非形成を制御する絶縁ゲート型半導体
装置の製造方法であって、第１導電型の単結晶体の表面
に選択的に形成された絶縁膜上および前記半導体基板上
に非単結晶層を形成し、所定の熱処理を施すことによ
り、前記非単結晶層と前記半導体基板との接触面を起点
として固相エピタキシャル成長（ＳＰＥ；Ｓｏｌｉｄ
Ｐｈａｓｅ Ｅｐｉｔａｘｙ）を生じせしめ、前記非単
結晶層を単結晶化して単結晶層を形成し、その結果とし
て、前記第１導電型の単結晶体と前記単結晶層とが合わ
さって構成され、かつ前記絶縁層が内部に埋め込まれて
いるＳＯＩ基板を形成する工程と、前記ＳＯＩ基板の表
面から第２導電型不純物を選択的に導入することによ
り、前記絶縁膜の上面の上側に位置する、単結晶の少数
キャリアのライフタイムが他の領域より低下している所
定の領域を含んで第２導電型の第２の領域を形成する工
程と、前記ＳＯＩ半導体基板の表面に絶縁ゲートを形成
する工程と、前記第２の領域の表面部分に選択的に、絶
縁ゲート型トランジスタの能動層となる第１導電型の第
３の領域を形成する工程とを有することを特徴とする、
前記絶縁ゲートの直下の前記第２の領域の表面を前記チ
ャネル領域として使用することを特徴とする。
【００１９】固相エピタキシャル成長（ＳＰＥ；Ｓｏｌ
ｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）により絶縁膜上に
形成された単結晶膜は、その絶縁膜との界面近傍（絶縁
膜に沿ってラテラルＳＰＥにより成長した単結晶の、そ
の絶縁膜との界面近傍）における結晶の少数キャリアの
ライフタイムがその他のＳＰＥ領域より低い。この現象
を積極的に利用して寄生バイポーラトランジスタの電流
増幅率を低下させるものである。通常のトランジスタの
製造工程を用いながら所望の領域に正確にＳＯＩ構造の
形成が可能である。
ｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）により絶縁膜上に
形成された単結晶膜は、その絶縁膜との界面近傍（絶縁
膜に沿ってラテラルＳＰＥにより成長した単結晶の、そ
の絶縁膜との界面近傍）における結晶の少数キャリアの
ライフタイムがその他のＳＰＥ領域より低い。この現象
を積極的に利用して寄生バイポーラトランジスタの電流
増幅率を低下させるものである。通常のトランジスタの
製造工程を用いながら所望の領域に正確にＳＯＩ構造の
形成が可能である。
【００２０】（５）請求項５に記載の本発明は、請求項
４の絶縁ゲート型半導体装置の製造方法により製造され
る絶縁ゲート型半導体装置である。
４の絶縁ゲート型半導体装置の製造方法により製造され
る絶縁ゲート型半導体装置である。
【００２１】低オン抵抗かつ高破壊耐量の高性能なデバ
イスが実現される。
イスが実現される。
【００２２】（６）請求項６に記載の本発明は、請求項
４における、ＳＰＥ法によりＳＯＩ基板を形成する工程
の代わりに、非単結晶へのレーザ照射による単結晶化
法，酸素イオン注入法，（ＳＩＭＯＸ法），グラホエピ
タキシイ法のいずれかを用いて形成されたＳＯＩ基板を
用い、請求項４に記載の工程により絶縁ゲート型半導体
装置を製造することを特徴とする。
４における、ＳＰＥ法によりＳＯＩ基板を形成する工程
の代わりに、非単結晶へのレーザ照射による単結晶化
法，酸素イオン注入法，（ＳＩＭＯＸ法），グラホエピ
タキシイ法のいずれかを用いて形成されたＳＯＩ基板を
用い、請求項４に記載の工程により絶縁ゲート型半導体
装置を製造することを特徴とする。
【００２３】レーザ照射法等によってもＳＯＩ構造を所
望の領域に形成でき、かつ絶縁膜との界面の領域には少
数キャリアのライフタイムの低下がみられる。よって、
ＳＰＥ法を用いた場合と同様の効果が期待できる。
望の領域に形成でき、かつ絶縁膜との界面の領域には少
数キャリアのライフタイムの低下がみられる。よって、
ＳＰＥ法を用いた場合と同様の効果が期待できる。
【００２４】（７）請求項７に記載の本発明は、請求項
６の絶縁ゲート型半導体装置の製造方法により製造され
る絶縁ゲート型半導体装置である。
６の絶縁ゲート型半導体装置の製造方法により製造され
る絶縁ゲート型半導体装置である。
【００２５】低オン抵抗かつ高破壊耐量の高性能なデバ
イスが実現される。
イスが実現される。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００２７】（１）第１の実施の形態 （本実施の形態の特徴）図１０に、本発明の第１の実施
の形態に係るパワーＭＯＳＦＥＴが示されている。この
パワーＭＯＳＦＥＴは例えば、ＳＰＥ法により形成され
るものである。その特徴は、埋込み酸化膜２３０を有し
ていて、その埋込み酸化膜２３０の上側の非晶質Ｓｉを
再結晶化させた所定の領域の、少数キャリアのライフタ
イムが著しく低下していることである。
の形態に係るパワーＭＯＳＦＥＴが示されている。この
パワーＭＯＳＦＥＴは例えば、ＳＰＥ法により形成され
るものである。その特徴は、埋込み酸化膜２３０を有し
ていて、その埋込み酸化膜２３０の上側の非晶質Ｓｉを
再結晶化させた所定の領域の、少数キャリアのライフタ
イムが著しく低下していることである。
【００２８】この現象について、図２０（ａ）〜（ｃ）
の概念図を用いて説明する。図２０（ａ）のように、単
結晶基板１００上に酸化膜１１０を選択的に形成し、同
図（ｂ）のように薄いアモルファスシリコン層１２０を
形成し、熱処理を施してシリコンとの接触部分を起点と
してＳＰＥを生じせしめてアモルファスシリコン層１２
０を単結晶化した場合、同図（ｃ）に示すように、酸化
膜１１０上の領域１３０ｂの少数キャリアのライフタイ
ムは、その他の領域１３０ａの少数キャリアのライフタ
イムに比べて低下する。
の概念図を用いて説明する。図２０（ａ）のように、単
結晶基板１００上に酸化膜１１０を選択的に形成し、同
図（ｂ）のように薄いアモルファスシリコン層１２０を
形成し、熱処理を施してシリコンとの接触部分を起点と
してＳＰＥを生じせしめてアモルファスシリコン層１２
０を単結晶化した場合、同図（ｃ）に示すように、酸化
膜１１０上の領域１３０ｂの少数キャリアのライフタイ
ムは、その他の領域１３０ａの少数キャリアのライフタ
イムに比べて低下する。
【００２９】これは、非晶質Ｓｉの再結晶化において、
アモルファスシリコンが単結晶シリコンに変化するとき
に体積収縮が生じ、膜中に応力が発生することによるも
のである。そして、埋込み酸化膜に近い領域ではこの影
響が顕著となる。つまり、酸化膜１１０から離れるにつ
れてその影響は少なくなり、図１０のようなデバイスの
基板表面（チャネル形成領域）では、その影響はほとん
ど問題とならない。本発明はこのような現象を積極的に
利用するものである。
アモルファスシリコンが単結晶シリコンに変化するとき
に体積収縮が生じ、膜中に応力が発生することによるも
のである。そして、埋込み酸化膜に近い領域ではこの影
響が顕著となる。つまり、酸化膜１１０から離れるにつ
れてその影響は少なくなり、図１０のようなデバイスの
基板表面（チャネル形成領域）では、その影響はほとん
ど問題とならない。本発明はこのような現象を積極的に
利用するものである。
【００３０】なお、上述の酸化膜上の少数キャリアのラ
イフタイムの低下は、レーザ照射によるアモルファス層
の単結晶化の場合にも同様に見られる。また、図２１
（ａ），（ｂ）に示すような、ＳＩＭＯＸ法によってＳ
ＯＩ構造を形成する場合にも酸化膜界面領域の少数キャ
リアのライフタイムが低下する。つまり、図２１（ａ）
のように基板１００に酸素イオンを打ち込み、熱処理に
より同図（ｂ）に示すように酸化膜１４０を形成した場
合、酸化膜１４０の近傍領域１５０の少数キャリアのラ
イフタイムが低下する。また、図示されないが、アモル
ファス層のカーボンヒータを用いた再結晶化（グラホエ
ピタキシイ）によっても、ＳＯＩ構造の形成が可能であ
り、この場合も同様の現象がみられる。
イフタイムの低下は、レーザ照射によるアモルファス層
の単結晶化の場合にも同様に見られる。また、図２１
（ａ），（ｂ）に示すような、ＳＩＭＯＸ法によってＳ
ＯＩ構造を形成する場合にも酸化膜界面領域の少数キャ
リアのライフタイムが低下する。つまり、図２１（ａ）
のように基板１００に酸素イオンを打ち込み、熱処理に
より同図（ｂ）に示すように酸化膜１４０を形成した場
合、酸化膜１４０の近傍領域１５０の少数キャリアのラ
イフタイムが低下する。また、図示されないが、アモル
ファス層のカーボンヒータを用いた再結晶化（グラホエ
ピタキシイ）によっても、ＳＯＩ構造の形成が可能であ
り、この場合も同様の現象がみられる。
【００３１】（デバイスの構造）図１０のパワーＭＯＳ
ＦＥＴの構造について説明する。
ＦＥＴの構造について説明する。
【００３２】Ｎ+ドレイン層２００上にＮ-ドレイン層３
００が設けられ、Ｎ-ドレイン層３００内に酸化膜２３
０が形成されている。その酸化膜２３０上にはボディＰ
層３５０が形成され、ボディＰ層３５０の表面部分には
ソース（Ｎ+）層３６０ａ，３６０ｂが形成されてお
り、基板表面には絶縁ゲート（ゲート絶縁膜３２０，ポ
リシリコンゲート電極３３０）が形成されている。参照
番号３７０は絶縁膜であり、参照番号４００はゲート電
極であり、参照番号４１０はドレイン電極である。酸化
膜２３０上の所定の領域３１０は少数キャリアのライフ
タイムの低下した領域である。
００が設けられ、Ｎ-ドレイン層３００内に酸化膜２３
０が形成されている。その酸化膜２３０上にはボディＰ
層３５０が形成され、ボディＰ層３５０の表面部分には
ソース（Ｎ+）層３６０ａ，３６０ｂが形成されてお
り、基板表面には絶縁ゲート（ゲート絶縁膜３２０，ポ
リシリコンゲート電極３３０）が形成されている。参照
番号３７０は絶縁膜であり、参照番号４００はゲート電
極であり、参照番号４１０はドレイン電極である。酸化
膜２３０上の所定の領域３１０は少数キャリアのライフ
タイムの低下した領域である。
【００３３】（デバイスの動作）図１０中、点線の矢印
はパワーＭＯＳＦＥＴがオン状態の時に流れるオン電流
（ＩON）を示しており、実線はブレークダウン電流（Ｉ
Ｂ）を示している。なお、図１０中の矢印は、電子が流
れる向きを示している。
はパワーＭＯＳＦＥＴがオン状態の時に流れるオン電流
（ＩON）を示しており、実線はブレークダウン電流（Ｉ
Ｂ）を示している。なお、図１０中の矢印は、電子が流
れる向きを示している。
【００３４】オン電流（ＩON）は、基板の裏面から埋込
み酸化膜２３０のない領域を通って基板の表面へと上昇
し、さらに、ゲート３３０の直下に形成されたチャネル
を経て、ソース層３２０へと流れる。
み酸化膜２３０のない領域を通って基板の表面へと上昇
し、さらに、ゲート３３０の直下に形成されたチャネル
を経て、ソース層３２０へと流れる。
【００３５】このように、オン電流（ＩON）は、基板の
表面を流れ、少数キャリアのライフタイムが低下した埋
め込み酸化膜上部近傍の領域３１０を流れないため、埋
込み酸化膜２３０の影響を受けにくい。
表面を流れ、少数キャリアのライフタイムが低下した埋
め込み酸化膜上部近傍の領域３１０を流れないため、埋
込み酸化膜２３０の影響を受けにくい。
【００３６】一方、パワーＭＯＳＦＥＴをオン状態から
オフ状態へと切り換えた場合に逆起電力によって生じる
ブレークダウン電流（ＩＢ）は、図中、実線の矢印で示
すように、埋込み酸化膜２３０により少数キャリアのラ
イフタイムが低下した領域（ボディＰ層の下側の領域）
３１０を流れる。
オフ状態へと切り換えた場合に逆起電力によって生じる
ブレークダウン電流（ＩＢ）は、図中、実線の矢印で示
すように、埋込み酸化膜２３０により少数キャリアのラ
イフタイムが低下した領域（ボディＰ層の下側の領域）
３１０を流れる。
【００３７】つまり、オン状態で基板表面（チャネル）
を流れていた電流は、オフ状態への移行とともに微視的
にみて、図１０の右側に示されるように、経路（ア），
経路（イ），経路（ウ）を経て、ボディＰ層３５０のエ
ッジ部近傍を流れるようになる。図１０に示される少数
キャリアのライフタイムが低下した領域３１０を通る経
路の経路長が長く、よって寄生抵抗Ｒが大きく、寄生バ
イポーラトランジスタをオンさせ易い抵抗である。
を流れていた電流は、オフ状態への移行とともに微視的
にみて、図１０の右側に示されるように、経路（ア），
経路（イ），経路（ウ）を経て、ボディＰ層３５０のエ
ッジ部近傍を流れるようになる。図１０に示される少数
キャリアのライフタイムが低下した領域３１０を通る経
路の経路長が長く、よって寄生抵抗Ｒが大きく、寄生バ
イポーラトランジスタをオンさせ易い抵抗である。
【００３８】本実施の形態では、その要注意の抵抗Ｒの
部分が少数キャリアのライフタイムの低下した領域３１
０となっており、ゆえに、この部分をベースとする寄生
バイポーラトランジスタの電流増幅率（ｈFE）は極めて
低減されている。つまり、寄生バイポーラトランジスタ
の動作は少数キャリアのライフタイムに強く影響を受
け、少数キャリアのライフタイムの低下領域３１０にお
ける少数キャリアの再結合の促進により、寄生バイポー
ラトランジスタの電流増幅率ｈFEは極めて低減される。
部分が少数キャリアのライフタイムの低下した領域３１
０となっており、ゆえに、この部分をベースとする寄生
バイポーラトランジスタの電流増幅率（ｈFE）は極めて
低減されている。つまり、寄生バイポーラトランジスタ
の動作は少数キャリアのライフタイムに強く影響を受
け、少数キャリアのライフタイムの低下領域３１０にお
ける少数キャリアの再結合の促進により、寄生バイポー
ラトランジスタの電流増幅率ｈFEは極めて低減される。
【００３９】一方、ＭＯＳＦＥＴの動作は、多数キャリ
アの移動度に強く依存するものの少数キャリアのライフ
タイムには依存しない。そして、上述のように基板表面
では再結晶化における埋込み酸化膜からの応力の影響を
ほとんど無視できるため、埋込み酸化膜構造を有するパ
ワーＭＯＳＦＥＴでは、オン状態の特性（オン抵抗）を
ほとんど劣化させず、寄生バイポーラトランジスタの動
作のみを効果的に抑制でき、高アバランシェ破壊耐量化
が実現される。
アの移動度に強く依存するものの少数キャリアのライフ
タイムには依存しない。そして、上述のように基板表面
では再結晶化における埋込み酸化膜からの応力の影響を
ほとんど無視できるため、埋込み酸化膜構造を有するパ
ワーＭＯＳＦＥＴでは、オン状態の特性（オン抵抗）を
ほとんど劣化させず、寄生バイポーラトランジスタの動
作のみを効果的に抑制でき、高アバランシェ破壊耐量化
が実現される。
【００４０】（デバイスの製造方法）埋込み酸化膜は、
非晶質Ｓｉの再結晶化、レーザー再結晶化あるいはカー
ボンヒータ等による再結晶化等の技術を用いることによ
り実現される。以下、アモルファスシリコンの再結晶化
法を用いた場合について、図１〜図９を参照して説明す
る。
非晶質Ｓｉの再結晶化、レーザー再結晶化あるいはカー
ボンヒータ等による再結晶化等の技術を用いることによ
り実現される。以下、アモルファスシリコンの再結晶化
法を用いた場合について、図１〜図９を参照して説明す
る。
【００４１】図１に示すように、まず、イニシャルの基
板として、Ｎ+基板２００上にＮ-エピタキシャル層２１
０を形成したエピウエハを準備する。
板として、Ｎ+基板２００上にＮ-エピタキシャル層２１
０を形成したエピウエハを準備する。
【００４２】次に、図２に示すように、基板表面の熱酸
化あるいはＣＶＤ法、およびフォトリソグラフィによ
り、基板上に酸化膜を選択的に形成する。酸化膜が設け
られずに基板表面が露出した領域は、その後のアモルフ
ァスシリコンの再結晶化時に、シード（種結晶部）とな
る領域である。
化あるいはＣＶＤ法、およびフォトリソグラフィによ
り、基板上に酸化膜を選択的に形成する。酸化膜が設け
られずに基板表面が露出した領域は、その後のアモルフ
ァスシリコンの再結晶化時に、シード（種結晶部）とな
る領域である。
【００４３】次に、図３のように、全面にアモルファス
シリコンを形成する。
シリコンを形成する。
【００４４】次に、６００℃程度の所定時間のアニール
により、シード（種結晶部）を起点とするＳＰＥを生じ
せしめ、アモルファスシリコンの全面を単結晶化する。
この結果、図４のように、絶縁膜２３０が単結晶中に埋
め込まれる。このとき、絶縁膜２３０上の所定の領域３
１０の少数キャリアのライフタイムは、他の単結晶の少
数キャリアのライフタイムよりも低下する。
により、シード（種結晶部）を起点とするＳＰＥを生じ
せしめ、アモルファスシリコンの全面を単結晶化する。
この結果、図４のように、絶縁膜２３０が単結晶中に埋
め込まれる。このとき、絶縁膜２３０上の所定の領域３
１０の少数キャリアのライフタイムは、他の単結晶の少
数キャリアのライフタイムよりも低下する。
【００４５】その後、通常のパワーＭＯＳＦＥＴ作製と
同様にＭＯＳＦＥＴを製造する。つまり、図５に示すよ
うに、ゲート酸化膜３２０上にゲート電極３３０を形成
し、図６に示すように、ボディＰ領域３５０ならびにソ
ース層３６０ａ，３６０ｂを形成する。
同様にＭＯＳＦＥＴを製造する。つまり、図５に示すよ
うに、ゲート酸化膜３２０上にゲート電極３３０を形成
し、図６に示すように、ボディＰ領域３５０ならびにソ
ース層３６０ａ，３６０ｂを形成する。
【００４６】続いて、図７のように層間絶縁膜３７０を
形成する。次に、図８のようにソース電極４００を形成
し、基板の裏面にドレイン電極４１０を形成してデバイ
スが完成する（図９）。
形成する。次に、図８のようにソース電極４００を形成
し、基板の裏面にドレイン電極４１０を形成してデバイ
スが完成する（図９）。
【００４７】（２）第２の実施の形態 図１１は、本発明の第２の実施の形態を示している。こ
の例では、埋込み酸化膜２３２が、ボディＰ層３５０の
内部に形成されている。この場合も前掲の実施の形態と
同様の効果が得られる。他の構成は図１０と同じであ
る。
の例では、埋込み酸化膜２３２が、ボディＰ層３５０の
内部に形成されている。この場合も前掲の実施の形態と
同様の効果が得られる。他の構成は図１０と同じであ
る。
【００４８】（３）第３の実施の形態 図１２は、本発明の第３の実施の形態を示している。
【００４９】図１２のデバイスの特徴は、図１０のデバ
イスにおける埋込み酸化膜の中央部を除去した構造とし
たことである。
イスにおける埋込み酸化膜の中央部を除去した構造とし
たことである。
【００５０】埋込み酸化膜（２３４ａ，２３４ｂ）を除
去した領域は、一点鎖線で示す定常的なブレークダウン
電流ＩＢＸが流れるための窓の動きをし、より安定なブ
レークダウン特性を実現できる。つまり、図１２に示す
ように、過渡的にはブレークダウン電流ＩＢが流れ、そ
の後、定常的なブレークダウン電流ＩＢＸが最短距離で
効率的に、基板裏面からソースへと流れる。
去した領域は、一点鎖線で示す定常的なブレークダウン
電流ＩＢＸが流れるための窓の動きをし、より安定なブ
レークダウン特性を実現できる。つまり、図１２に示す
ように、過渡的にはブレークダウン電流ＩＢが流れ、そ
の後、定常的なブレークダウン電流ＩＢＸが最短距離で
効率的に、基板裏面からソースへと流れる。
【００５１】図１２の下側には平面的にみた場合の、酸
化膜２３４ａ，２３４ｂとボディＰ層３５０とのオーバ
ーラップの様子を示している。（エ）および（カ）部分
は重なりを有する部分であり、（オ）部分は重なりを有
しない部分（窓部分）である。
化膜２３４ａ，２３４ｂとボディＰ層３５０とのオーバ
ーラップの様子を示している。（エ）および（カ）部分
は重なりを有する部分であり、（オ）部分は重なりを有
しない部分（窓部分）である。
【００５２】なお、参照番号３１４ａ，３１４ｂは少数
キャリアのライフタイムが低下した部分である。
キャリアのライフタイムが低下した部分である。
【００５３】（４）第４の実施の形態 図１３は、本発明の第４の実施の形態を示している。
【００５４】図１３のデバイスは、ほぼ図１２の構造と
同じであるが、埋込み酸化膜２３６ａ，２３６ｂが、ボ
ディＰ領域３５０の内部に形成されている点が異なる。
参照番号３１６ａ，３１６ｂは少数キャリアのライフタ
イムが低下した部分である。本構造によっても、第３の
実施の形態と同様の効果が得られる。
同じであるが、埋込み酸化膜２３６ａ，２３６ｂが、ボ
ディＰ領域３５０の内部に形成されている点が異なる。
参照番号３１６ａ，３１６ｂは少数キャリアのライフタ
イムが低下した部分である。本構造によっても、第３の
実施の形態と同様の効果が得られる。
【００５５】（５）第５の実施の形態 図１４に示すＭＯＳＦＥＴは、トレンチゲートを有する
ＵＭＯＳＦＥＴである。
ＵＭＯＳＦＥＴである。
【００５６】参照番号３３２ａ，３３２ｂがトレンチゲ
ート電極（例えばポリシリコン）であり、参照番号３２
２ａ，３２２ｂがゲート絶縁膜である。埋め込み酸化膜
２３８は、ボディＰ層３５０の直下の一部に設けられて
いる。参照番号３１８は、少数キャリアのライフタイム
が低下した部分である。
ート電極（例えばポリシリコン）であり、参照番号３２
２ａ，３２２ｂがゲート絶縁膜である。埋め込み酸化膜
２３８は、ボディＰ層３５０の直下の一部に設けられて
いる。参照番号３１８は、少数キャリアのライフタイム
が低下した部分である。
【００５７】ボディＰ領域の下部に埋込み酸化膜を形成
する代わりに、図１１から図１３のデバイスと同様の埋
込み酸化膜構造とすることも可能である。得られる効果
は前掲のデバイスと同様である。
する代わりに、図１１から図１３のデバイスと同様の埋
込み酸化膜構造とすることも可能である。得られる効果
は前掲のデバイスと同様である。
【００５８】（６）第６の実施の形態 図１５はプレーナ構造のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）
に本発明を適用した場合の構造例を示す。
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）
に本発明を適用した場合の構造例を示す。
【００５９】ＩＧＢＴは、図１７に示されるようなＭＯ
ＳＦＥＴ（Ｍ１）とＰＮＰトランジスタＱ３とをインバ
ーテッドダーリントン接続した複合トランジスタであ
る。パワーＭＯＳＦＥＴとの断面構造上の相違は、図１
６のデバイスの最下層にＰ+層が設けられていることで
ある。
ＳＦＥＴ（Ｍ１）とＰＮＰトランジスタＱ３とをインバ
ーテッドダーリントン接続した複合トランジスタであ
る。パワーＭＯＳＦＥＴとの断面構造上の相違は、図１
６のデバイスの最下層にＰ+層が設けられていることで
ある。
【００６０】ＩＧＢＴの場合も、構造上、図１７で点線
で示されるような寄生バイポーラトランジスタＱ４を有
しており、寄生抵抗ＲBにおける電圧降下がベース・エ
ミッタ間電圧ＶBEを越えるとオンしてを寄生サイリスタ
が動作し、素子の破壊を招く。
で示されるような寄生バイポーラトランジスタＱ４を有
しており、寄生抵抗ＲBにおける電圧降下がベース・エ
ミッタ間電圧ＶBEを越えるとオンしてを寄生サイリスタ
が動作し、素子の破壊を招く。
【００６１】よって、寄生バイポーラトランジスタＱ４
のベースにおけるキャリアの輸送効率を低減させて、電
流増幅率を低下させるのが有効である。そこで、寄生バ
イポーラトランジスタＱ４のベースとなるベースＰ層３
５０の直下に埋め込み絶縁膜２３２を設け、ベースＰ層
３５０の下部に少数キャリアのライフタイムが低下した
領域３１８を形成したものである。図１１から図１３の
デバイスと同様の埋込み酸化膜構造とすることも可能で
ある。これにより、ＩＧＢＴで問題となるラッチアップ
による素子破壊を抑制できる。
のベースにおけるキャリアの輸送効率を低減させて、電
流増幅率を低下させるのが有効である。そこで、寄生バ
イポーラトランジスタＱ４のベースとなるベースＰ層３
５０の直下に埋め込み絶縁膜２３２を設け、ベースＰ層
３５０の下部に少数キャリアのライフタイムが低下した
領域３１８を形成したものである。図１１から図１３の
デバイスと同様の埋込み酸化膜構造とすることも可能で
ある。これにより、ＩＧＢＴで問題となるラッチアップ
による素子破壊を抑制できる。
【００６２】（７）第７の実施の形態 本発明は、第１６に示すように、トレンチゲートを用い
たＩＧＢＴにも適用可能である。参照番号３３２ａ，３
３２ｂはトレンチゲート電極（ポリシリコン）であり、
参照番号３２２ａ，３２２ｂはゲート酸化膜である。図
１１から図１３のデバイスと同様の埋込み酸化膜構造と
することも可能である。ＩＧＢＴで問題となるラッチア
ップによる素子破壊が抑制される。
たＩＧＢＴにも適用可能である。参照番号３３２ａ，３
３２ｂはトレンチゲート電極（ポリシリコン）であり、
参照番号３２２ａ，３２２ｂはゲート酸化膜である。図
１１から図１３のデバイスと同様の埋込み酸化膜構造と
することも可能である。ＩＧＢＴで問題となるラッチア
ップによる素子破壊が抑制される。
【００６３】以上の例ではＮ型チャネル素子について説
明を行ってきたが、Ｐ型チャネル素子についても同様の
効果が得られることは明らかである。
明を行ってきたが、Ｐ型チャネル素子についても同様の
効果が得られることは明らかである。
【００６４】また、本発明は縦型のデバイスのみなら
ず、横型のデバイスにも適用可能である。
ず、横型のデバイスにも適用可能である。
【００６５】図２２は横型のパワーＭＯＳＦＥＴの構造
を示す断面図である。Ｐ型基板１０００上にＮ-型エピ
タキシャル層１１００が設けられ、Ｎ-型エピタキシャ
ル層１１００の表面部分に、Ｐ型のウエル１２００と、
Ｎ+型のドレイン１４００ａ，１４００ｂが設けられて
いる。Ｐ型ウエル１２００の表面にはソース層１３０
０，１３０２が形成され、一方、そのＰ型ウエル内に絶
縁膜１８００が埋め込まれている。埋め込まれた絶縁膜
１８００上の領域１９００が少数キャリアのライフタイ
ムが低下した領域である。従って、寄生トランジスタの
電流増幅率が低下しており、ブレークダウン電流Ｉ２が
流れても、問題は生じない。なお、図２２中の参照番号
１５００ａ，１５００ｂはドレイン電流であり、１６０
０ａ，１６００ｂはゲート電極であり、１７００はソー
ス電極である。また、「Ｉ１」はオン電流を示す。
を示す断面図である。Ｐ型基板１０００上にＮ-型エピ
タキシャル層１１００が設けられ、Ｎ-型エピタキシャ
ル層１１００の表面部分に、Ｐ型のウエル１２００と、
Ｎ+型のドレイン１４００ａ，１４００ｂが設けられて
いる。Ｐ型ウエル１２００の表面にはソース層１３０
０，１３０２が形成され、一方、そのＰ型ウエル内に絶
縁膜１８００が埋め込まれている。埋め込まれた絶縁膜
１８００上の領域１９００が少数キャリアのライフタイ
ムが低下した領域である。従って、寄生トランジスタの
電流増幅率が低下しており、ブレークダウン電流Ｉ２が
流れても、問題は生じない。なお、図２２中の参照番号
１５００ａ，１５００ｂはドレイン電流であり、１６０
０ａ，１６００ｂはゲート電極であり、１７００はソー
ス電極である。また、「Ｉ１」はオン電流を示す。
【００６６】図２３には模型のＩＧＢＴの断面が示され
ている。図２３中で、「Ｉ３」は電子電流であり、「Ｉ
４」は正孔電流であり、「Ｉ５」はブレークダウン電流
である。図２２の場合と同様に、ブレークダウン電流Ｉ
５が流れても問題はない。なお、図２３中で、参照番号
１４０２ａ，１４０２ｂはＰ+型のコレクタ層であり、
参照番号１５０２ａ，１５０２ｂはコレクタ電極であ
る。また、参照番号１７０２はエミッタ電極である。
ている。図２３中で、「Ｉ３」は電子電流であり、「Ｉ
４」は正孔電流であり、「Ｉ５」はブレークダウン電流
である。図２２の場合と同様に、ブレークダウン電流Ｉ
５が流れても問題はない。なお、図２３中で、参照番号
１４０２ａ，１４０２ｂはＰ+型のコレクタ層であり、
参照番号１５０２ａ，１５０２ｂはコレクタ電極であ
る。また、参照番号１７０２はエミッタ電極である。
【００６７】
【図１】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第１の製造工程のデバイス断面の構造を示す図であ
る。
の、第１の製造工程のデバイス断面の構造を示す図であ
る。
【図２】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第２の製造工程のデバイス断面の構造を示す図であ
る。
の、第２の製造工程のデバイス断面の構造を示す図であ
る。
【図３】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第３の製造工程のデバイス断面の構造を示す図であ
る。
の、第３の製造工程のデバイス断面の構造を示す図であ
る。
【図４】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第４の製造工程のデバイス断面の構造を示す図であ
る。
の、第４の製造工程のデバイス断面の構造を示す図であ
る。
【図５】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第５の製造工程のデバイス断面の構造を示す図であ
る。
の、第５の製造工程のデバイス断面の構造を示す図であ
る。
【図６】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第６の製造工程のデバイス断面の構造を示す図であ
る。
の、第６の製造工程のデバイス断面の構造を示す図であ
る。
【図７】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第７の製造工程のデバイス断面の構造を示す図であ
る。
の、第７の製造工程のデバイス断面の構造を示す図であ
る。
【図８】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第８の製造工程のデバイス断面の構造を示す図であ
る。
の、第８の製造工程のデバイス断面の構造を示す図であ
る。
【図９】ＳＰＥを用いたパワーＭＯＳＦＥＴの製造方法
の、第９の製造工程のデバイス断面の構造を示す図であ
る。
の、第９の製造工程のデバイス断面の構造を示す図であ
る。
【図１０】本発明の第１の実施の形態（プレーナ型のパ
ワーＭＯＳＦＥＴ）の断面構造を示す図である。
ワーＭＯＳＦＥＴ）の断面構造を示す図である。
【図１１】本発明の第２の実施の形態（プレーナ型のパ
ワーＭＯＳＦＥＴ）の断面構造を示す図である。
ワーＭＯＳＦＥＴ）の断面構造を示す図である。
【図１２】本発明の第３の実施の形態（プレーナ型のパ
ワーＭＯＳＦＥＴ）の断面構造を示す図である。
ワーＭＯＳＦＥＴ）の断面構造を示す図である。
【図１３】本発明の第４の実施の形態（プレーナ型のパ
ワーＭＯＳＦＥＴ）の断面構造を示す図である。
ワーＭＯＳＦＥＴ）の断面構造を示す図である。
【図１４】本発明の第５の実施の形態（パワーＵＭＯＳ
ＦＥＴ）の断面構造を示す図である。
ＦＥＴ）の断面構造を示す図である。
【図１５】本発明の第６の実施の形態（プレーナ型のＩ
ＧＢＴ）の断面構造を示す図である。
ＧＢＴ）の断面構造を示す図である。
【図１６】本発明の第７の実施の形態（トレンチゲート
を用いたＩＧＢＴ）の断面構造を示す図である。
を用いたＩＧＢＴ）の断面構造を示す図である。
【図１７】ＩＧＢＴの等価回路図である。
【図１８】パワーＭＯＳＦＥＴのアバランシェ破壊の機
構を説明するための図（デバイス断面図）である。
構を説明するための図（デバイス断面図）である。
【図１９】図１８のパワーＭＯＳＦＥＴのアバランシェ
破壊の機構を説明するための回路図である。
破壊の機構を説明するための回路図である。
【図２０】（ａ）〜（ｃ）はそれぞれ、本発明の原理を
説明するためのデバイス断面の概念図である。
説明するためのデバイス断面の概念図である。
【図２１】（ａ），（ｂ）はそれぞれ、本発明の原理を
説明するためのデバイス断面の概念図である。
説明するためのデバイス断面の概念図である。
【図２２】本発明の変形例を示すデバイスの断面図であ
る。
る。
【図２３】本発明の他の変形例を示すデバイスの断面図
である。
である。
２００ Ｎ+ドレイン層 ２１０ Ｎ-ドレイン層 ２３０ 埋め込み酸化膜 ３５０ ボディＰ層 ３２０ ゲート絶縁膜 ３３０ ゲート電極 ３６０ａ，３６０ｂ ソース層 ４００ ソース電極 ４１０ ドレイン電極
Claims (7)
- 【請求項１】 絶縁ゲートに印加する電圧によってチャ
ネル形成領域におけるチャネルの形成／非形成を制御す
る絶縁ゲート型半導体装置であって、 単結晶半導体基板を構成する第１導電型の第１の領域
と、 その第１の領域内に設けられ、その表面の一部が前記チ
ャネル形成領域となる第２導電型の第２の領域と、 その第２の領域の表面部分に設けられた絶縁ゲート型ト
ランジスタの能動層となる第３の領域と、 前記半導体基板内に埋め込まれた電気的絶縁層とを有
し、 前記電気的絶縁層の上面の上側に位置する所定の領域の
単結晶の少数キャリアのライフタイムが、その他の領域
の単結晶の少数キャリアのライフタイムより低下してお
り、前記所定の領域は前記第２の領域の一部を少なくと
も含んでおり、かつ前記所定の領域は、前記第２の領域
における前記チャネル形成領域を含まないことを特徴と
する絶縁ゲート型半導体装置。 - 【請求項２】 請求項１において、 前記第２の領域はＭＯＳＦＥＴを構成するボディｐ層で
あり、前記電気的絶縁層は、平面的にみて、前記ボディ
ｐ層の底面の少なくとも一部と重なりを有する形態で設
けられていることを特徴とする絶縁ゲート型半導体装
置。 - 【請求項３】 請求項１または２において、 絶縁ゲート型半導体装置は、前記第２の領域をベースと
し、前記第３の領域をエミッタとし、前記第１の領域を
コレクタとする寄生バイポーラトランジスタが形成され
ており、前記電気的絶縁層の上面より上側に位置する所
定の領域の単結晶の少数キャリアのライフタイムの低下
によって、前記寄生バイポーラトランジスタの電流増幅
率が低く抑えられていることを特徴とする絶縁ゲート型
半導体装置。 - 【請求項４】 絶縁ゲートに印加する電圧によりチャネ
ル形成領域におけるチャネルの形成／非形成を制御する
絶縁ゲート型半導体装置の製造方法であって、 第１導電型の単結晶体の表面に選択的に形成された絶縁
膜上および前記半導体基板上に非単結晶層を形成し、所
定の熱処理を施すことにより、前記非単結晶層と前記半
導体基板との接触面を起点として固相エピタキシャル成
長（ＳＰＥ；Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘ
ｙ）を生じせしめ、前記非単結晶層を単結晶化して単結
晶層を形成し、その結果として、前記第１導電型の単結
晶体と前記単結晶層とが合わさって構成され、かつ前記
絶縁層が内部に埋め込まれているＳＯＩ基板を形成する
工程と、 前記ＳＯＩ基板の表面から第２導電型不純物を選択的に
導入することにより、前記絶縁膜の上面の上側に位置す
る、単結晶の少数キャリアのライフタイムが他の領域よ
り低下している所定の領域を含んで第２導電型の第２の
領域を形成する工程と、 前記ＳＯＩ半導体基板の表面に絶縁ゲートを形成する工
程と、 前記第２の領域の表面部分に選択的に、絶縁ゲート型ト
ランジスタの能動層となる第１導電型の第３の領域を形
成する工程とを有することを特徴とする、前記絶縁ゲー
トの直下の前記第２の領域の表面を前記チャネル領域と
して使用する絶縁ゲート型半導体装置の製造方法。 - 【請求項５】 請求項４の絶縁ゲート型半導体装置の製
造方法により製造される絶縁ゲート型半導体装置。 - 【請求項６】 請求項４における、ＳＰＥ法によりＳＯ
Ｉ基板を形成する工程の代わりに、非単結晶へのレーザ
照射による単結晶化法，酸素イオン注入法，（ＳＩＭＯ
Ｘ法），グラホエピタキシイ法のいずれかを用いて形成
されたＳＯＩ基板を用い、請求項４に記載の工程により
絶縁ゲート型半導体装置を製造する絶縁ゲート型半導体
装置の製造方法。 - 【請求項７】 請求項６の絶縁ゲート型半導体装置の製
造方法により製造される絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103962A JPH09270513A (ja) | 1996-03-29 | 1996-03-29 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8103962A JPH09270513A (ja) | 1996-03-29 | 1996-03-29 | 絶縁ゲート型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270513A true JPH09270513A (ja) | 1997-10-14 |
Family
ID=14368012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8103962A Withdrawn JPH09270513A (ja) | 1996-03-29 | 1996-03-29 | 絶縁ゲート型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270513A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100398756B1 (ko) * | 2000-04-12 | 2003-09-19 | 가부시끼가이샤 도시바 | 반도체장치 및 그 제조방법 |
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-
1996
- 1996-03-29 JP JP8103962A patent/JPH09270513A/ja not_active Withdrawn
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