JPH09270775A - Ｐｎ符号同期引き込み回路 - Google Patents
Ｐｎ符号同期引き込み回路Info
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- JPH09270775A JPH09270775A JP8099410A JP9941096A JPH09270775A JP H09270775 A JPH09270775 A JP H09270775A JP 8099410 A JP8099410 A JP 8099410A JP 9941096 A JP9941096 A JP 9941096A JP H09270775 A JPH09270775 A JP H09270775A
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- 238000004904 shortening Methods 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
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- Computer Networks & Wireless Communication (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 符号誤りを測定する回路における受信ＰＮ符
号の同期引き込み時間を短縮できるＰＮ符号同期引き込
み回路を提供すること。 【解決手段】 ＰＮ符号発生回路１から逆順読み出しを
した参照ＰＮ符号11と受信ＰＮ符号１０２Ａとを比較回
路２Ａで一致の検出を行い、受信ＰＮ符号１０２ＡをＤ
ＦＦ４に入力させて１クロック分遅延させ、比較回路２
Ｂで１クロック分遅延された受信ＰＮ符号１０２Ａと参
照ＰＮ符号１１とを比較し、比較回路２Ａ・２Ｂの比較
結果が一致した方を選択回路５で選択して誤りカウンタ
３に出力して誤り計数値を計数すると同時に、ＰＮ符号
発生回路１のＰＮ符号発生の方向を切り替える。
号の同期引き込み時間を短縮できるＰＮ符号同期引き込
み回路を提供すること。 【解決手段】 ＰＮ符号発生回路１から逆順読み出しを
した参照ＰＮ符号11と受信ＰＮ符号１０２Ａとを比較回
路２Ａで一致の検出を行い、受信ＰＮ符号１０２ＡをＤ
ＦＦ４に入力させて１クロック分遅延させ、比較回路２
Ｂで１クロック分遅延された受信ＰＮ符号１０２Ａと参
照ＰＮ符号１１とを比較し、比較回路２Ａ・２Ｂの比較
結果が一致した方を選択回路５で選択して誤りカウンタ
３に出力して誤り計数値を計数すると同時に、ＰＮ符号
発生回路１のＰＮ符号発生の方向を切り替える。
Description
【０００１】
【発明の属する技術分野】この発明は同期引き込み回路
に関し、特にＰＮ（擬似雑音）符号の誤りを測定する回
路における受信ＰＮ符号の同期引き込みを行うＰＮ符号
同期引き込み回路に関するものである。
に関し、特にＰＮ（擬似雑音）符号の誤りを測定する回
路における受信ＰＮ符号の同期引き込みを行うＰＮ符号
同期引き込み回路に関するものである。
【０００２】
【従来の技術】受信されたＰＮ符号列の誤りを測定する
符号誤りを測定する回路は、受信ＰＮ符号列と、内部で
発生した参照ＰＮ符号を比較して誤りを測定する。誤り
を測定するためには、この参照するＰＮ符号は受信ＰＮ
符号に同期する必要がある。従来この同期を引き込むた
めに、参照するＰＮ符号を１クロックづつ遅延させて同
期の引き込みを行っている。
符号誤りを測定する回路は、受信ＰＮ符号列と、内部で
発生した参照ＰＮ符号を比較して誤りを測定する。誤り
を測定するためには、この参照するＰＮ符号は受信ＰＮ
符号に同期する必要がある。従来この同期を引き込むた
めに、参照するＰＮ符号を１クロックづつ遅延させて同
期の引き込みを行っている。
【０００３】図４は従来のＰＮ同期引き込み回路の構成
を示すブロック図である。図４において、クロック入力
端子１０１からクロック信号１０１Ａがゲート回路６と
誤りを計数する誤りカウンタ３に入力されるようになっ
ている。
を示すブロック図である。図４において、クロック入力
端子１０１からクロック信号１０１Ａがゲート回路６と
誤りを計数する誤りカウンタ３に入力されるようになっ
ている。
【０００４】また、制御端子２００には、クロック制御
入力信号２００Ａが導入されるようになっている。この
クロック制御入力信号２００Ａはゲート回路６に入力さ
れるようになっている。
入力信号２００Ａが導入されるようになっている。この
クロック制御入力信号２００Ａはゲート回路６に入力さ
れるようになっている。
【０００５】ゲート回路６がこのクロック制御入力信号
２００Ａがゲートしない状態であるとすれば、ゲート回
路６はクロック入力端子１０１からのクロック信号１０
１Ａを通過させ、ゲート回路６からＰＮ符号発生回路７
へクロック信号６１を入力される。
２００Ａがゲートしない状態であるとすれば、ゲート回
路６はクロック入力端子１０１からのクロック信号１０
１Ａを通過させ、ゲート回路６からＰＮ符号発生回路７
へクロック信号６１を入力される。
【０００６】ＰＮ符号発生回路７は入力されたクロック
信号６１により参照するＰＮ符号７１を順次発生して、
比較回路２に送出する。比較回路２は、受信ＰＮ符号入
力端子１０２から入力される受信ＰＮ符号１０２ＡとＰ
Ｎ符号７１とを比較する。比較回路２の比較結果２１
は、誤りカウンタ３のイネーブル端子へ入力される。
信号６１により参照するＰＮ符号７１を順次発生して、
比較回路２に送出する。比較回路２は、受信ＰＮ符号入
力端子１０２から入力される受信ＰＮ符号１０２ＡとＰ
Ｎ符号７１とを比較する。比較回路２の比較結果２１
は、誤りカウンタ３のイネーブル端子へ入力される。
【０００７】誤りカウンタ３は、比較結果２１の状態に
より、クロック信号１０１Ａで計数を行う。誤りカウン
タ３の計数結果は、誤り計数値出力端子１０５より出力
される。
より、クロック信号１０１Ａで計数を行う。誤りカウン
タ３の計数結果は、誤り計数値出力端子１０５より出力
される。
【０００８】誤りカウンタ３で計数された誤り計数値１
０５Ａが一定誤り以上の場合には、同期がとれていない
と判断し、クロック信号６１を制御するゲート回路６へ
クロックを停止するクロック制御入力信号２００Ａを入
力する。
０５Ａが一定誤り以上の場合には、同期がとれていない
と判断し、クロック信号６１を制御するゲート回路６へ
クロックを停止するクロック制御入力信号２００Ａを入
力する。
【０００９】クロック制御入力信号２００Ａがゲート回
路６へ入力されると、クロック信号６１の出力が停止
し、これによりＰＮ符号発生回路７は受信ＰＮ符号に対
し、参照ＰＮ符号の発生を遅延する。この動作を受信Ｐ
Ｎ符号と参照ＰＮ符号とが一致するまで繰り返すことで
同期を引き込む。
路６へ入力されると、クロック信号６１の出力が停止
し、これによりＰＮ符号発生回路７は受信ＰＮ符号に対
し、参照ＰＮ符号の発生を遅延する。この動作を受信Ｐ
Ｎ符号と参照ＰＮ符号とが一致するまで繰り返すことで
同期を引き込む。
【００１０】上記動作を式で表すと、ある時刻ｔでの受
信ＰＮ符号をＡ、参照ＰＮ符号Ｂと受信ＰＮ符号Ａとの
ずれをｎとすると、 Ａ＝Ｂ＋ｎ で表される。
信ＰＮ符号をＡ、参照ＰＮ符号Ｂと受信ＰＮ符号Ａとの
ずれをｎとすると、 Ａ＝Ｂ＋ｎ で表される。
【００１１】受信ＰＮ符号Ａと参照ＰＮ符号Ｂとが一致
するまでの必要遅延量をｉとすれば、同期がとれた状態
は Ｂ＋ｉ＝Ａ ＝Ｂ＋ｎ である。
するまでの必要遅延量をｉとすれば、同期がとれた状態
は Ｂ＋ｉ＝Ａ ＝Ｂ＋ｎ である。
【００１２】したがって、ｉ＝ｎとなる。ずれｎは０〜
ＰＮ符号周期まで取り得るので、最大の場合はＰＮ符号
周期の遅延をさせる必要がある。
ＰＮ符号周期まで取り得るので、最大の場合はＰＮ符号
周期の遅延をさせる必要がある。
【００１３】
【発明が解決しようとする課題】従来のＰＮ符号同期引
き込み回路では、１クロックずつ参照ＰＮ符号を遅延さ
せて受信ＰＮ符号と一致をとるため、ＰＮ符号長が長く
なればなるほど同期に時間がかかるという課題がある。
き込み回路では、１クロックずつ参照ＰＮ符号を遅延さ
せて受信ＰＮ符号と一致をとるため、ＰＮ符号長が長く
なればなるほど同期に時間がかかるという課題がある。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
め、この発明によるＰＮ同期引き込み回路は、参照ＰＮ
符号を制御手段の制御により発生順序を正方向と逆方向
に切り替えて発生するＰＮ符号発生回路１と、受信ＰＮ
符号と前記参照ＰＮ符号とを比較する比較回路２Ａと、
前記受信ＰＮ符号を１クロック分遅延させる遅延手段４
と、遅延手段４で遅延された前記受信ＰＮ符号と前記参
照ＰＮ符号とを比較する比較回路２Ｂと、比較回路２Ａ
の比較結果と比較回路２Ｂの比較結果のうちの比較結果
が一致した方を選択する選択回路５と、選択回路５で選
択された比較結果からＰＮ符号の誤り計数値を計数する
誤りカウンタ３とから構成される。
め、この発明によるＰＮ同期引き込み回路は、参照ＰＮ
符号を制御手段の制御により発生順序を正方向と逆方向
に切り替えて発生するＰＮ符号発生回路１と、受信ＰＮ
符号と前記参照ＰＮ符号とを比較する比較回路２Ａと、
前記受信ＰＮ符号を１クロック分遅延させる遅延手段４
と、遅延手段４で遅延された前記受信ＰＮ符号と前記参
照ＰＮ符号とを比較する比較回路２Ｂと、比較回路２Ａ
の比較結果と比較回路２Ｂの比較結果のうちの比較結果
が一致した方を選択する選択回路５と、選択回路５で選
択された比較結果からＰＮ符号の誤り計数値を計数する
誤りカウンタ３とから構成される。
【００１５】
【発明の実施の形態】この発明によれば、ＰＮ符号発生
回路１で発生された参照ＰＮ符号と受信ＰＮ符号とを比
較回路２Ａで比較し、１クロック分遅延された受信ＰＮ
符号と参照ＰＮ符号とを比較回路２Ｂで比較し、比較回
路２Ａ・２Ｂの比較結果のうちの一致している方の比較
結果を選択回路５で選択して、誤りカウンタ３で受信Ｐ
Ｎ符号の誤り値を計数すると同時に、参照符号発生回路
の発生順序の正逆を切り替える。
回路１で発生された参照ＰＮ符号と受信ＰＮ符号とを比
較回路２Ａで比較し、１クロック分遅延された受信ＰＮ
符号と参照ＰＮ符号とを比較回路２Ｂで比較し、比較回
路２Ａ・２Ｂの比較結果のうちの一致している方の比較
結果を選択回路５で選択して、誤りカウンタ３で受信Ｐ
Ｎ符号の誤り値を計数すると同時に、参照符号発生回路
の発生順序の正逆を切り替える。
【００１６】次に、この発明のＰＮ符号同期引き込み回
路の実施の形態について図面を参照して説明する。図１
は実施の形態の構成を示すブロック図である。図１にお
いて、ＰＮ符号発生回路１は、正逆切り替え制御端子を
備えている。
路の実施の形態について図面を参照して説明する。図１
は実施の形態の構成を示すブロック図である。図１にお
いて、ＰＮ符号発生回路１は、正逆切り替え制御端子を
備えている。
【００１７】ＰＮ符号の正逆切り替えを行う制御端子１
００から制御信号１００ＡがＰＮ符号発生回路１の正逆
切り替え制御端子に入力されるようになっているととも
に、クロック入力端子１０１からクロック信号１０１Ａ
がＰＮ符号発生回路１に入力されるようになっている。
００から制御信号１００ＡがＰＮ符号発生回路１の正逆
切り替え制御端子に入力されるようになっているととも
に、クロック入力端子１０１からクロック信号１０１Ａ
がＰＮ符号発生回路１に入力されるようになっている。
【００１８】また、受信ＰＮ符号入力端子１０２から受
信ＰＮ符号１０２Ａが比較回路２Ａと遅延手段４として
のＤ形フリップ・フロップ４（以下、ＤＦＦという）に
入力されるようになっている。ＤＦＦ４には、前記クロ
ック信号１０１Ａも入力されるようになっている。
信ＰＮ符号１０２Ａが比較回路２Ａと遅延手段４として
のＤ形フリップ・フロップ４（以下、ＤＦＦという）に
入力されるようになっている。ＤＦＦ４には、前記クロ
ック信号１０１Ａも入力されるようになっている。
【００１９】同期引き込み時に、ＰＮ符号が逆順で発生
するように、制御手段により制御端子１００を設定す
る。逆順発生に設定されたＰＮ符号発生回路１は、逆順
に参照ＰＮ符号１１を発生し、比較回路２Ａと２Ｂへ入
力される。
するように、制御手段により制御端子１００を設定す
る。逆順発生に設定されたＰＮ符号発生回路１は、逆順
に参照ＰＮ符号１１を発生し、比較回路２Ａと２Ｂへ入
力される。
【００２０】受信ＰＮ符号入力端子１０２へ入力された
受信ＰＮ符号１０２Ａは、比較回路２ＡとＤＦＦ４へ入
力される。ＤＦＦ４へ入力された受信ＰＮ符号１０２Ａ
は、クロック信号１０１Ａにより１クロック分遅延し、
比較回路２Ｂへ入力されるようになっている。
受信ＰＮ符号１０２Ａは、比較回路２ＡとＤＦＦ４へ入
力される。ＤＦＦ４へ入力された受信ＰＮ符号１０２Ａ
は、クロック信号１０１Ａにより１クロック分遅延し、
比較回路２Ｂへ入力されるようになっている。
【００２１】比較回路２Ａは受信ＰＮ符号１０２Ａと参
照ＰＮ符号１１とを比較して一致信号１０３Ａを一致検
出信号端子１０３に出力するようにしており、比較回路
２ＢはＤＦＦ４により１クロック遅延した受信ＰＮ符号
４１と参照ＰＮ符号１１とを比較して一致信号１０４Ａ
を一致検出信号端子１０４に出力するようにしている。
照ＰＮ符号１１とを比較して一致信号１０３Ａを一致検
出信号端子１０３に出力するようにしており、比較回路
２ＢはＤＦＦ４により１クロック遅延した受信ＰＮ符号
４１と参照ＰＮ符号１１とを比較して一致信号１０４Ａ
を一致検出信号端子１０４に出力するようにしている。
【００２２】一致信号１０３Ａと１０４Ａはそれぞれ選
択回路５の入力端５ａ・５ｂにも印加されるようになっ
ており、この一致信号１０３Ａと１０４Ａはどちらか一
方を選択回路５により選択し、誤りカウンタ３へ入力さ
れる。誤りカウンタ３の出力端は、誤り計数値出力端子
１０５に接続され、誤り測定時に誤り計数値１０５Ａが
この誤り計数値出力端子１０５に出力されるようになっ
ている。
択回路５の入力端５ａ・５ｂにも印加されるようになっ
ており、この一致信号１０３Ａと１０４Ａはどちらか一
方を選択回路５により選択し、誤りカウンタ３へ入力さ
れる。誤りカウンタ３の出力端は、誤り計数値出力端子
１０５に接続され、誤り測定時に誤り計数値１０５Ａが
この誤り計数値出力端子１０５に出力されるようになっ
ている。
【００２３】誤りを測定する場合は、一致信号１０３Ａ
または１０４Ａいずれかの一致が検出された側を選択回
路５により選択する。また、一致信号１０３Ａまたは１
０４Ａの検出と同時にＰＮ符号発生回路１が正方向にＰ
Ｎ符号を発生するように制御手段により制御端子１００
を設定するようにしている。
または１０４Ａいずれかの一致が検出された側を選択回
路５により選択する。また、一致信号１０３Ａまたは１
０４Ａの検出と同時にＰＮ符号発生回路１が正方向にＰ
Ｎ符号を発生するように制御手段により制御端子１００
を設定するようにしている。
【００２４】次に、この発明の実施の形態の動作につい
て、図２のタイムチャートを参照して説明する。図２
（ａ）はクロック入力端子１０１から導入されるクロッ
ク信号１０１Ａを示し、図２（ｂ）は制御端子１００か
ら導入される制御信号１００Ａを示し、図２（ｃ）はＰ
Ｎ符号発生回路１から出力される参照ＰＮ符号１１を示
し、図２（ｄ）は受信ＰＮ符号入力端子１０２から入力
される受信入力符号１０２Ａを示している。
て、図２のタイムチャートを参照して説明する。図２
（ａ）はクロック入力端子１０１から導入されるクロッ
ク信号１０１Ａを示し、図２（ｂ）は制御端子１００か
ら導入される制御信号１００Ａを示し、図２（ｃ）はＰ
Ｎ符号発生回路１から出力される参照ＰＮ符号１１を示
し、図２（ｄ）は受信ＰＮ符号入力端子１０２から入力
される受信入力符号１０２Ａを示している。
【００２５】また、図２（ｅ）はＤＦＦ４から出力され
る受信ＰＮ信号４１、図２（ｆ）・図２（ｇ）はそれぞ
れ一致信号１０３Ａ・１０４Ａを示し、図２（ｈ）は選
択回路５の出力５１を示し、図２（ｉ）は誤り計数値１
０５Ａを示している。なお、参照ＰＮ符号１１、受信Ｐ
Ｎ符号１０２Ａ、受信ＰＮ符号４１はわかりやすくする
ために、データに番号を付している。
る受信ＰＮ信号４１、図２（ｆ）・図２（ｇ）はそれぞ
れ一致信号１０３Ａ・１０４Ａを示し、図２（ｈ）は選
択回路５の出力５１を示し、図２（ｉ）は誤り計数値１
０５Ａを示している。なお、参照ＰＮ符号１１、受信Ｐ
Ｎ符号１０２Ａ、受信ＰＮ符号４１はわかりやすくする
ために、データに番号を付している。
【００２６】時刻Ｔ０において、参照ＰＮ符号１１が
「１４」であるとき、受信ＰＮ符号１０２Ａが「０」で
あったとする。制御端子１００は逆順発生の状態にあ
る。クロック信号１０１Ａによって、対応する参照ＰＮ
符号１１は図２（ｃ）に示すように、「１４、１３、１
２・・・」と逆順に発生する。
「１４」であるとき、受信ＰＮ符号１０２Ａが「０」で
あったとする。制御端子１００は逆順発生の状態にあ
る。クロック信号１０１Ａによって、対応する参照ＰＮ
符号１１は図２（ｃ）に示すように、「１４、１３、１
２・・・」と逆順に発生する。
【００２７】このとき、受信ＰＮ符号１０２Ａは図２
（ｄ）に示すように、順方向に「０、１、２、３、・・
・」と入力されている。図２（ｅ）に示すＤＦＦ４から
出力される受信ＰＮ符号４１は図２（ｄ）に示す受信Ｐ
Ｎ符号１０２Ａに対し１クロック遅く「ｎ、０、１、
２、・・・」と出力する。
（ｄ）に示すように、順方向に「０、１、２、３、・・
・」と入力されている。図２（ｅ）に示すＤＦＦ４から
出力される受信ＰＮ符号４１は図２（ｄ）に示す受信Ｐ
Ｎ符号１０２Ａに対し１クロック遅く「ｎ、０、１、
２、・・・」と出力する。
【００２８】時刻Ｔ１において、参照ＰＮ符号１１が
「７」となり、受信ＰＮ符号１０２が「７」となると、
比較回路２Ａがその両者の一致を検出する。ここで比較
回路２Ａ、２Ｂは一致が「ロー」、不一致が「ハイ」を
出力するとする。
「７」となり、受信ＰＮ符号１０２が「７」となると、
比較回路２Ａがその両者の一致を検出する。ここで比較
回路２Ａ、２Ｂは一致が「ロー」、不一致が「ハイ」を
出力するとする。
【００２９】比較回路２Ａが前記一致を検出すると、一
致検出信号端子１０３に一致信号１０３Ａが出力される
と同時に制御手段により制御端子１００を正順発生の状
態に変更する。これにより、今度は、参照ＰＮ符号１１
は時刻Ｔ１から「７、８、９・・・」と順方向に出力
し、受信ＰＮ符号１０２Ａと同期がとれることとなる。
致検出信号端子１０３に一致信号１０３Ａが出力される
と同時に制御手段により制御端子１００を正順発生の状
態に変更する。これにより、今度は、参照ＰＮ符号１１
は時刻Ｔ１から「７、８、９・・・」と順方向に出力
し、受信ＰＮ符号１０２Ａと同期がとれることとなる。
【００３０】図２の例では、ＤＦＦ４から出力される受
信ＰＮ信号４１と参照ＰＮ符号１１とは逆順発生中に一
致は検出されず、参照ＰＮ符号１１を順方向に切り替え
た後も受信ＰＮ符号１０２Ａと同期はとれない。したが
って、一致検出信号端子１０３に一致が検出されたと同
時に、選択回路５を一致検出信号端子１０３・１０４に
一致信号１０３Ａ・１０４Ａが出力された方に切り替え
る。
信ＰＮ信号４１と参照ＰＮ符号１１とは逆順発生中に一
致は検出されず、参照ＰＮ符号１１を順方向に切り替え
た後も受信ＰＮ符号１０２Ａと同期はとれない。したが
って、一致検出信号端子１０３に一致が検出されたと同
時に、選択回路５を一致検出信号端子１０３・１０４に
一致信号１０３Ａ・１０４Ａが出力された方に切り替え
る。
【００３１】図２の例では、図２（ｆ）より明らかなよ
うに、一致検出信号端子１０３の一致信号１０３Ａが出
力されて、一致検出信号端子１０３側に切り替えること
で、選択回路５の出力５１は参照ＰＮ符号１１と受信Ｐ
Ｎ符号１０２Ａの一致状態を出力する。
うに、一致検出信号端子１０３の一致信号１０３Ａが出
力されて、一致検出信号端子１０３側に切り替えること
で、選択回路５の出力５１は参照ＰＮ符号１１と受信Ｐ
Ｎ符号１０２Ａの一致状態を出力する。
【００３２】誤り計数カウンタ３は、比較回路２Ａによ
る参照ＰＮ符号１１と受信ＰＮ符号１０２Ａとの比較の
結果の一致状態により誤り数を計数し、誤り計数値１０
５Ａを誤り計数値出力端子１０５に出力する。
る参照ＰＮ符号１１と受信ＰＮ符号１０２Ａとの比較の
結果の一致状態により誤り数を計数し、誤り計数値１０
５Ａを誤り計数値出力端子１０５に出力する。
【００３３】上記動作を式で表すと、参照ＰＮ符号を
Ａ、受信ＰＮ符号をＢ、ＡとＢとのずれをｎとすると、 Ｂ＝Ａ＋ｎ で表せる。
Ａ、受信ＰＮ符号をＢ、ＡとＢとのずれをｎとすると、 Ｂ＝Ａ＋ｎ で表せる。
【００３４】また、参照ＰＮ符号の必要遅延量をｉとす
れば、ｉシフトして同期がとれた状態は、 Ａ−ｉ＝Ｂ＋ｉ ＝Ａ＋ｎ＋ｉ となる。
れば、ｉシフトして同期がとれた状態は、 Ａ−ｉ＝Ｂ＋ｉ ＝Ａ＋ｎ＋ｉ となる。
【００３５】したがって、ｉ＝−（ｎ／２）となる。ず
れｎは０〜ＰＮ符号周期まで取り得るので、最大の場合
はＰＮ符号周期の１／２遅延をさせる必要がある。
れｎは０〜ＰＮ符号周期まで取り得るので、最大の場合
はＰＮ符号周期の１／２遅延をさせる必要がある。
【００３６】しかし、ｉは整数であるため、２で割り切
れない場合は比較検出がとれないことになる。この場合
に対応するため、受信ＰＮ符号側を１クロック遅延させ
た（Ｂ＋１）と一致検出を行う回路を設ける。
れない場合は比較検出がとれないことになる。この場合
に対応するため、受信ＰＮ符号側を１クロック遅延させ
た（Ｂ＋１）と一致検出を行う回路を設ける。
【００３７】図１の実施の形態中、ＤＦＦ４と比較回路
２Ｂが（Ｂ＋１）との一致検出回路にあたる。したがっ
て、図２のタイム・チャートは、Ｎが偶数の場合の実施
の形態にあたる。
２Ｂが（Ｂ＋１）との一致検出回路にあたる。したがっ
て、図２のタイム・チャートは、Ｎが偶数の場合の実施
の形態にあたる。
【００３８】次に図１におけるＰＮ符号発生回路１の詳
細について説明する。ＰＮ符号はｎ個のＤＦＦからなる
シフトレジスタと１個の排他的論理和による帰還回路か
ら発生される。正方向の発生において、時刻ｔでのｍ番
目のＤＦＦの状態はシフトレジスタであるから時刻（ｔ
ー１）での（ｍ−１）番目のＤＦＦの状態と等しい。し
たがって次の（１）式のように表される。
細について説明する。ＰＮ符号はｎ個のＤＦＦからなる
シフトレジスタと１個の排他的論理和による帰還回路か
ら発生される。正方向の発生において、時刻ｔでのｍ番
目のＤＦＦの状態はシフトレジスタであるから時刻（ｔ
ー１）での（ｍ−１）番目のＤＦＦの状態と等しい。し
たがって次の（１）式のように表される。
【００３９】 Ｄm (t) ＝Ｄm-1 (t-1) ・・・１＜ｍ≦ｎ （１） 排他的論理和の帰還回路は、時刻（ｔー１）のｎ番目の
ＤＦＦとｉ番目のＤＦＦの排他的論理和が、時刻ｔでの
１番目のＤＦＦの状態となる。したがって次の（２）式
のように表される。
ＤＦＦとｉ番目のＤＦＦの排他的論理和が、時刻ｔでの
１番目のＤＦＦの状態となる。したがって次の（２）式
のように表される。
【００４０】 Ｄ1 (t) ＝Ｄi (t-1) xor Ｄn (t-1) （２） 逆順に発生するには、時刻ｔのＤＦＦの状態から時刻
（ｔー１）の状態を導出する。上記（１）式より、次の
（３）式が導出される。
（ｔー１）の状態を導出する。上記（１）式より、次の
（３）式が導出される。
【００４１】 Ｄm-1(t-1)＝Ｄm (t) ・・・１＜ｍ≦ｎ （３） この（３）式より、時刻（ｔー１）での（ｍ−１）番目
のＤＦＦの状態は、時刻ｔでのｍ番目のＤＦＦの状態と
なる。
のＤＦＦの状態は、時刻ｔでのｍ番目のＤＦＦの状態と
なる。
【００４２】上記（２）式より、時刻（ｔー１）のｎ番
目のＤＦＦの状態は次の（４）式のように表される。
目のＤＦＦの状態は次の（４）式のように表される。
【００４３】 Ｄn (tー1) ＝Ｄ1(t) xorＤi (t-1) ＝Ｄ1(t) xorＤi+1(t) （４） この（４）式より、時刻（ｔー１）でのｎ番目のＤＦＦ
の状態は、時刻ｔでの１番目のＤＦＦと（ｉ＋１）番目
のＤＦＦの状態の排他的論理和となる。
の状態は、時刻ｔでの１番目のＤＦＦと（ｉ＋１）番目
のＤＦＦの状態の排他的論理和となる。
【００４４】図３に図１のＰＮ符号発生回路１の実施の
形態の回路構成を示す。図３において、シフトレジスタ
を構成する縦続接続されたＤＦＦ１ａ〜ｎａのＤ入力端
には、それぞれ２対１セレクタ１ｂ〜ｎｂの出力が入力
され、また、各ＤＦＦ１ａ〜ｎａにクロック入力端子１
０１からクロック信号１０１が入力されるようになって
いいる。
形態の回路構成を示す。図３において、シフトレジスタ
を構成する縦続接続されたＤＦＦ１ａ〜ｎａのＤ入力端
には、それぞれ２対１セレクタ１ｂ〜ｎｂの出力が入力
され、また、各ＤＦＦ１ａ〜ｎａにクロック入力端子１
０１からクロック信号１０１が入力されるようになって
いいる。
【００４５】２対１セレクタ１ｂ〜ｎｂの各入力端に
は、制御端子１００からの制御信号１００Ａが入力され
るようになっている。
は、制御端子１００からの制御信号１００Ａが入力され
るようになっている。
【００４６】ｉ番目のＤＦＦｉａの出力信号と最終段の
ＤＦＦｎａの出力信号とを排他的論理和回路１ｃに入力
して、排他的論理和をとり、その出力信号を初段の２対
１セレクタ１ｂの入力端Ａに入力されるようにしてい
る。
ＤＦＦｎａの出力信号とを排他的論理和回路１ｃに入力
して、排他的論理和をとり、その出力信号を初段の２対
１セレクタ１ｂの入力端Ａに入力されるようにしてい
る。
【００４７】さらに、初段のＤＦＦ１ａの出力信号と
（ｉ＋１）番目のＤＦＦｉ＋１ａの出力信号とを排他的
論理和回路１ｄに入力させ、その排他的論理和をとって
出力信号を最終段の２対１セレクタｎｂの入力端Ｂに入
力するようにしている。なお、この図３における各添え
字番号は、（１）式〜（４）式の添え字に対応してい
る。各ＤＦＦ１ａ〜ｎａはクロック１０１が接続され、
クロック１０１が入力されるごとに次のデータを保持す
る。
（ｉ＋１）番目のＤＦＦｉ＋１ａの出力信号とを排他的
論理和回路１ｄに入力させ、その排他的論理和をとって
出力信号を最終段の２対１セレクタｎｂの入力端Ｂに入
力するようにしている。なお、この図３における各添え
字番号は、（１）式〜（４）式の添え字に対応してい
る。各ＤＦＦ１ａ〜ｎａはクロック１０１が接続され、
クロック１０１が入力されるごとに次のデータを保持す
る。
【００４８】各２対１セレクタ１ｂ〜ｎｂは、ＤＦＦ１
ａ〜ｎａの出力を制御信号１００Ａにより選択して、各
ＤＦＦ１ａ〜ｎａへ入力することで発生順序の順方向と
逆方向を選択する。
ａ〜ｎａの出力を制御信号１００Ａにより選択して、各
ＤＦＦ１ａ〜ｎａへ入力することで発生順序の順方向と
逆方向を選択する。
【００４９】例えば、ＤＦＦ２ａのデータ入力に接続さ
れる２対１セレクタ２ｂの入力端Ａには、一つ前のＤＦ
Ｆ１ａの出力が入力され、２対１セレクタ２ｂの入力端
Ｂには一つ後のＤＦＦ３ａの出力が接続される。ここで
は、２対１セレクタの入力端Ａへの入力を順方向、入力
端Ｂへの入力を逆方向の発生としている。
れる２対１セレクタ２ｂの入力端Ａには、一つ前のＤＦ
Ｆ１ａの出力が入力され、２対１セレクタ２ｂの入力端
Ｂには一つ後のＤＦＦ３ａの出力が接続される。ここで
は、２対１セレクタの入力端Ａへの入力を順方向、入力
端Ｂへの入力を逆方向の発生としている。
【００５０】排他的論理和回路１ｃは順方向発生時の帰
還回路として前記（２）式を実現するものであり、ｎ番
目のＤＦＦｎａとｉ番目のＤＦＦｉａの出力を入力と
し、排他的論理和の出力は、ＤＦＦ１ａへ入力するため
に２対１セレクタ１ｂのＡ入力へ入力される。
還回路として前記（２）式を実現するものであり、ｎ番
目のＤＦＦｎａとｉ番目のＤＦＦｉａの出力を入力と
し、排他的論理和の出力は、ＤＦＦ１ａへ入力するため
に２対１セレクタ１ｂのＡ入力へ入力される。
【００５１】排他的論理和回路１ｄは逆方向発生時の帰
還回路として（４）式を実現するものであり、１番目の
ＤＦＦ１ａとｉ＋１番目のＤＦＦｉ＋１ａの出力を入力
とし、排他的論理和回路１ｄの出力は、ＤＦＦ１ｎへ入
力するために２対１セレクタｎｂの入力端Ｂへ入力され
る。制御信号１００Ａにより、参照ＰＮ符号１１の発生
順序が順方向と逆方向と入れ替わる。
還回路として（４）式を実現するものであり、１番目の
ＤＦＦ１ａとｉ＋１番目のＤＦＦｉ＋１ａの出力を入力
とし、排他的論理和回路１ｄの出力は、ＤＦＦ１ｎへ入
力するために２対１セレクタｎｂの入力端Ｂへ入力され
る。制御信号１００Ａにより、参照ＰＮ符号１１の発生
順序が順方向と逆方向と入れ替わる。
【００５２】
【発明の効果】この発明による同期引き込み回路によれ
ば、ＰＮ符号発生回路で逆読みした参照ＰＮ符号と受信
ＰＮ符号とを第１の比較回路で比較して一致を検出しす
るとともに、遅延手段で１クロック分遅延した受信ＰＮ
符号と参照符号とを第２の比較回路で比較して一致を検
出し、第１、第２の比較回路での比較の結果一致してい
る方を選択化路で選択して、誤りカウンタで誤り計数値
を算出するとともに、ＰＮ符号発生回路の発生方向を切
り替えるようにしたので、従来の１／２のクロック数で
一致個所が検出されるため、同期引き込みが高速に行わ
れる。
ば、ＰＮ符号発生回路で逆読みした参照ＰＮ符号と受信
ＰＮ符号とを第１の比較回路で比較して一致を検出しす
るとともに、遅延手段で１クロック分遅延した受信ＰＮ
符号と参照符号とを第２の比較回路で比較して一致を検
出し、第１、第２の比較回路での比較の結果一致してい
る方を選択化路で選択して、誤りカウンタで誤り計数値
を算出するとともに、ＰＮ符号発生回路の発生方向を切
り替えるようにしたので、従来の１／２のクロック数で
一致個所が検出されるため、同期引き込みが高速に行わ
れる。
【図１】この発明によるＰＮ符号同期引き込み回路の実
施の形態の構成を示すブロック図である。
施の形態の構成を示すブロック図である。
【図２】図１の実施の形態の動作を説明するためのタイ
ムチャートである。
ムチャートである。
【図３】図１のＰＮ符号同期引き込み回路におけるＰＮ
符号発生回路の実施の形態の構成を示すブロック図であ
る。
符号発生回路の実施の形態の構成を示すブロック図であ
る。
【図４】従来のＰＮ符号同期引き込み回路の構成を示す
ブロック図である。
ブロック図である。
１ ＰＮ符号発生回路 ２・２Ａ・２Ｂ 比較回路 ３ 誤りカウンタ ４ ＤＦＦ（遅延手段） ５ 選択回路 ６ ゲート回路 ７ ＰＮ符号発生回路 １ａ〜ｎａ ＤＦＦ １ｂ〜ｎｂ ２対１セレクタ １ｃ・１ｄ 排他的論理和
Claims (1)
- 【請求項１】 参照ＰＮ符号を制御手段の制御により発
生順序を正方向と逆方向に切り替えて発生するＰＮ符号
発生回路(1) と、 受信ＰＮ符号と前記参照ＰＮ符号とを比較する第１の比
較回路(2A)と、 前記受信ＰＮ符号を１クロック分遅延させる遅延手段
(4) と、 前記遅延手段(4) で遅延された前記受信ＰＮ符号と前記
参照ＰＮ符号とを比較する第２の比較回路(2B)と、 前記第１の比較回路(2A)の比較結果と前記第２の比較回
路(2B)の比較結果のうちの一致した方を選択する選択回
路(5) と、 前記選択回路(5) で選択された比較結果からＰＮ符号の
誤り計数値を計数する誤りカウンタ(3) を備えることを
特徴とするＰＮ符号同期引き込み回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8099410A JPH09270775A (ja) | 1996-03-28 | 1996-03-28 | Ｐｎ符号同期引き込み回路 |
| US08/816,836 US5822332A (en) | 1996-03-28 | 1997-03-13 | Pseudonoise code pull in circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8099410A JPH09270775A (ja) | 1996-03-28 | 1996-03-28 | Ｐｎ符号同期引き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270775A true JPH09270775A (ja) | 1997-10-14 |
Family
ID=14246719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8099410A Pending JPH09270775A (ja) | 1996-03-28 | 1996-03-28 | Ｐｎ符号同期引き込み回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5822332A (ja) |
| JP (1) | JPH09270775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153873A (ja) * | 2006-12-15 | 2008-07-03 | Anritsu Corp | パケットエラー測定装置 |
| JP2010272945A (ja) * | 2009-05-19 | 2010-12-02 | Kyosan Electric Mfg Co Ltd | 同期捕捉回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3318291B2 (ja) * | 1999-08-31 | 2002-08-26 | 株式会社環境電磁技術研究所 | 擬似雑音発生装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1113847B (it) * | 1977-12-21 | 1986-01-27 | Sits Soc It Telecom Siemens | Sistema di trasmissione di segnali digitali |
| JPS62298255A (ja) * | 1986-06-18 | 1987-12-25 | Fujitsu Ltd | 識別装置 |
| JPH06216655A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 復調回路 |
| JP3233773B2 (ja) * | 1994-03-18 | 2001-11-26 | 富士通株式会社 | 試験回路、自己試験方法及び通常試験方法 |
-
1996
- 1996-03-28 JP JP8099410A patent/JPH09270775A/ja active Pending
-
1997
- 1997-03-13 US US08/816,836 patent/US5822332A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153873A (ja) * | 2006-12-15 | 2008-07-03 | Anritsu Corp | パケットエラー測定装置 |
| JP2010272945A (ja) * | 2009-05-19 | 2010-12-02 | Kyosan Electric Mfg Co Ltd | 同期捕捉回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5822332A (en) | 1998-10-13 |
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