JPH09271000A - 文字放送用のデータ探索回路 - Google Patents
文字放送用のデータ探索回路Info
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- JPH09271000A JPH09271000A JP7730596A JP7730596A JPH09271000A JP H09271000 A JPH09271000 A JP H09271000A JP 7730596 A JP7730596 A JP 7730596A JP 7730596 A JP7730596 A JP 7730596A JP H09271000 A JPH09271000 A JP H09271000A
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Abstract
(57)【要約】
【課題】 ＰＬＬやＶＣＯ等を用いずにすみ、ワンチッ
プ化に適したデジタル式のクローズドキャプション用デ
ータ探索回路を提供する。 【解決手段】 カウンタ３ａ及びデコーダ３ｂからなる
分周回路３によりＣＰＵクロック（ＣＬＯＣＫ）を分周
してクローズドキャプション信号（ＣＣＤＤ）の周期に
相応したサンプリングクロック（ＳＡＭＰＬＥ）を発生
し、これによりレジスタ４へクローズドキャプション信
号を取り込む。その際、サンプリングクロックとクロー
ズドキャプション信号とのズレを防止するため、エッジ
検出器２によりクローズドキャプション信号の遷移エッ
ジを検出してエッジ検出信号（ＶＥＤＧＥ）を発生し、
カウンタ３ａにリセットをかけるようにしておく。
プ化に適したデジタル式のクローズドキャプション用デ
ータ探索回路を提供する。 【解決手段】 カウンタ３ａ及びデコーダ３ｂからなる
分周回路３によりＣＰＵクロック（ＣＬＯＣＫ）を分周
してクローズドキャプション信号（ＣＣＤＤ）の周期に
相応したサンプリングクロック（ＳＡＭＰＬＥ）を発生
し、これによりレジスタ４へクローズドキャプション信
号を取り込む。その際、サンプリングクロックとクロー
ズドキャプション信号とのズレを防止するため、エッジ
検出器２によりクローズドキャプション信号の遷移エッ
ジを検出してエッジ検出信号（ＶＥＤＧＥ）を発生し、
カウンタ３ａにリセットをかけるようにしておく。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビジョン信号
に文字情報を重畳させるクローズドキャプション方式の
文字放送に用いられる文字データ探索用の回路に関す
る。
に文字情報を重畳させるクローズドキャプション方式の
文字放送に用いられる文字データ探索用の回路に関す
る。
【０００２】
【従来の技術】クローズドキャプション方式は、テレビ
ジョン信号の垂直帰線期間にクローズドキャプション信
号を入れて文字情報を送るシステムである。このクロー
ズドキャプション信号は５０３ＫＨｚのＮＲＺ信号で、
データを取り込むための基準クロックの同期をとるＣＲ
Ｉ（クロックランイン）信号、英語や日本語等の伝送文
字種識別用の３ビットのＰＡＣ（プリアンブルアドレス
コード）信号、そして、実際の文字データを示す１６ビ
ットのデータ信号の順に構成されている。
ジョン信号の垂直帰線期間にクローズドキャプション信
号を入れて文字情報を送るシステムである。このクロー
ズドキャプション信号は５０３ＫＨｚのＮＲＺ信号で、
データを取り込むための基準クロックの同期をとるＣＲ
Ｉ（クロックランイン）信号、英語や日本語等の伝送文
字種識別用の３ビットのＰＡＣ（プリアンブルアドレス
コード）信号、そして、実際の文字データを示す１６ビ
ットのデータ信号の順に構成されている。
【０００３】クローズドキャプション信号の読取りに使
用されるデータ探索回路では、５０３ＫＨｚのサンプリ
ングクロックを用いてこれをＣＲＩ信号に同期させ、こ
の同期したサンプリングクロックに従って３＋１６ビッ
トのＰＡＣ信号及びデータ信号をシフトレジスタ等のレ
ジスタへ取り込むようになっている。このときのサンプ
リングクロックの同期には通常、ＰＬＬ（フェーズロッ
クループ）やＶＣＯ（電圧制御発振器）が使用される。
用されるデータ探索回路では、５０３ＫＨｚのサンプリ
ングクロックを用いてこれをＣＲＩ信号に同期させ、こ
の同期したサンプリングクロックに従って３＋１６ビッ
トのＰＡＣ信号及びデータ信号をシフトレジスタ等のレ
ジスタへ取り込むようになっている。このときのサンプ
リングクロックの同期には通常、ＰＬＬ（フェーズロッ
クループ）やＶＣＯ（電圧制御発振器）が使用される。
【０００４】
【発明が解決しようとする課題】ＰＬＬやＶＣＯはアナ
ログ回路を必要とし、ＬＳＩ化した場合でもキャパシタ
や抵抗等の調整用外付部品が必須となる。従って、端子
数や回路規模に制限のあるワンチップマイコンのＬＳＩ
に適しているとは言えない。そこで本発明では、ＰＬＬ
やＶＣＯ等を用いずにすみ、ワンチップ化に適したデジ
タル式のクローズドキャプション用データ探索回路を提
供する。
ログ回路を必要とし、ＬＳＩ化した場合でもキャパシタ
や抵抗等の調整用外付部品が必須となる。従って、端子
数や回路規模に制限のあるワンチップマイコンのＬＳＩ
に適しているとは言えない。そこで本発明では、ＰＬＬ
やＶＣＯ等を用いずにすみ、ワンチップ化に適したデジ
タル式のクローズドキャプション用データ探索回路を提
供する。
【０００５】
【課題を解決するための手段】クローズドキャプション
信号が５０３ＫＨｚという比較的低い周波数をもつこと
に着目すると、ＣＰＵクロックを分周することによりサ
ンプリングクロックを生成して用いることが可能であ
る。この場合、そのサンプリングクロックとクローズド
キャプション信号の周期に誤差があれば、その誤差がサ
ンプリングに影響のない実用範囲に収まっていればよ
い。
信号が５０３ＫＨｚという比較的低い周波数をもつこと
に着目すると、ＣＰＵクロックを分周することによりサ
ンプリングクロックを生成して用いることが可能であ
る。この場合、そのサンプリングクロックとクローズド
キャプション信号の周期に誤差があれば、その誤差がサ
ンプリングに影響のない実用範囲に収まっていればよ
い。
【０００６】即ち本発明によれば、クローズドキャプシ
ョン信号を読取るためのデータ探索回路において、分周
回路を用いてＣＰＵクロックを分周することでクローズ
ドキャプション信号の周期に相応するサンプリングクロ
ックを発生し、該サンプリングクロックに従ってクロー
ズドキャプション信号をレジスタへ取り込むことを特徴
とする。この場合に、データ信号とサンプリングクロッ
クとをズレないようにするために、クローズドキャプシ
ョン信号の遷移エッジを検出して分周回路にリセットを
かけるようにするとよい。この遷移エッジごとの分周回
路リセットにより、クローズドキャプション信号の周期
に完全に一致するサンプリングクロックを分周によって
得られない場合でも、分周回路は、クローズドキャプシ
ョン信号の遷移エッジごとにＣＰＵクロックの計数動作
を新たに開始してズレの累積を防止することができるた
め、サンプリングクロックのズレを常に実用範囲内に収
めることができる。即ち、サンプリングクロックは、ク
ローズドキャプション信号に対してＣＰＵクロックの１
クロック内の誤差範囲で同期して発生させられるので、
ＰＬＬは必要ない。
ョン信号を読取るためのデータ探索回路において、分周
回路を用いてＣＰＵクロックを分周することでクローズ
ドキャプション信号の周期に相応するサンプリングクロ
ックを発生し、該サンプリングクロックに従ってクロー
ズドキャプション信号をレジスタへ取り込むことを特徴
とする。この場合に、データ信号とサンプリングクロッ
クとをズレないようにするために、クローズドキャプシ
ョン信号の遷移エッジを検出して分周回路にリセットを
かけるようにするとよい。この遷移エッジごとの分周回
路リセットにより、クローズドキャプション信号の周期
に完全に一致するサンプリングクロックを分周によって
得られない場合でも、分周回路は、クローズドキャプシ
ョン信号の遷移エッジごとにＣＰＵクロックの計数動作
を新たに開始してズレの累積を防止することができるた
め、サンプリングクロックのズレを常に実用範囲内に収
めることができる。即ち、サンプリングクロックは、ク
ローズドキャプション信号に対してＣＰＵクロックの１
クロック内の誤差範囲で同期して発生させられるので、
ＰＬＬは必要ない。
【０００７】このように高周波数をもつＣＰＵクロック
を分周してサンプリングクロックを発生させるのであれ
ば、ＣＲＩ信号による同期は必要なく、従ってＣＲＩ信
号はいらなくなるが、一方でＣＲＩ信号がある場合にこ
れがデータ信号としてレジスタへ取り込まれることを防
止しておく必要がある。このためには、分周回路からＣ
ＲＩ信号のパルスごとにマスク信号を発生するようにし
ておき、該マスク信号によりレジスタをクリアするよう
にしておくとよい。
を分周してサンプリングクロックを発生させるのであれ
ば、ＣＲＩ信号による同期は必要なく、従ってＣＲＩ信
号はいらなくなるが、一方でＣＲＩ信号がある場合にこ
れがデータ信号としてレジスタへ取り込まれることを防
止しておく必要がある。このためには、分周回路からＣ
ＲＩ信号のパルスごとにマスク信号を発生するようにし
ておき、該マスク信号によりレジスタをクリアするよう
にしておくとよい。
【０００８】また、クローズドキャプション信号中のデ
ータ信号で同じ論理が続く場合、クローズドキャプショ
ン信号の遷移エッジごとの分周回路リセットがかけられ
ないことになる。このときに、クローズドキャプション
信号とサンプリングクロックとにズレがあるとこれが累
積されていくことになるので、これを防ぐために、デー
タ信号の１パルス幅に相応する周期のデータ長検出信号
も分周回路から発生し、該データ長検出信号により分周
回路の自己リセットを行うようにしておくとより確実で
ある。即ちこれによれば、データ信号に同じ論理が続く
場合でもデータパルスの区切りで分周回路にリセットを
かけられるので、サンプリングクロックのズレがデータ
信号の１パルスごとに修正され、ズレの累積が防止され
る。
ータ信号で同じ論理が続く場合、クローズドキャプショ
ン信号の遷移エッジごとの分周回路リセットがかけられ
ないことになる。このときに、クローズドキャプション
信号とサンプリングクロックとにズレがあるとこれが累
積されていくことになるので、これを防ぐために、デー
タ信号の１パルス幅に相応する周期のデータ長検出信号
も分周回路から発生し、該データ長検出信号により分周
回路の自己リセットを行うようにしておくとより確実で
ある。即ちこれによれば、データ信号に同じ論理が続く
場合でもデータパルスの区切りで分周回路にリセットを
かけられるので、サンプリングクロックのズレがデータ
信号の１パルスごとに修正され、ズレの累積が防止され
る。
【０００９】このような機能をもったデータ探索回路の
一態様として本発明では、クローズドキャプション信号
のデータパルスの区切りでリセットされてＣＰＵクロッ
クの計数を開始するカウンタと、該カウンタの出力に従
ってデータパルス幅半分相当のタイミングでサンプリン
グパルスを発生するデコーダと、該サンプリングパルス
によりクローズドキャプション信号を取り込むレジスタ
と、を備えることを特徴としたデータ探索回路を提供す
る。カウンタの１データパルスごとのリセットは上述の
手法を用いれば可能で、即ち、クローズドキャプション
信号の遷移エッジを検出してカウンタをリセットすると
共に、デコーダがカウンタの出力に従いデータパルス幅
相当のタイミングでデータ長検出パルスを発生してカウ
ンタをリセットするようにしておけばよい。
一態様として本発明では、クローズドキャプション信号
のデータパルスの区切りでリセットされてＣＰＵクロッ
クの計数を開始するカウンタと、該カウンタの出力に従
ってデータパルス幅半分相当のタイミングでサンプリン
グパルスを発生するデコーダと、該サンプリングパルス
によりクローズドキャプション信号を取り込むレジスタ
と、を備えることを特徴としたデータ探索回路を提供す
る。カウンタの１データパルスごとのリセットは上述の
手法を用いれば可能で、即ち、クローズドキャプション
信号の遷移エッジを検出してカウンタをリセットすると
共に、デコーダがカウンタの出力に従いデータパルス幅
相当のタイミングでデータ長検出パルスを発生してカウ
ンタをリセットするようにしておけばよい。
【００１０】
【発明の実施の形態】図１は、クローズドキャプション
信号の説明図である。このクローズドキャプション信号
はテレビジョン信号の垂直帰線期間に挿入され、最初に
７パルスのＣＲＩ信号、次いで３ビットのＰＡＣ信号、
そしてパリティを含めた１６ビットのデータ信号が続く
構成になっている。従来では、同図中に示すようにＣＲ
Ｉ信号を用いてサンプリングクロックの同期を図り、該
サンプリングクロックを使用してＰＡＣ信号及びデータ
信号を取り込むようにしていた。通常、ＰＡＣ信号及び
データ信号のデータパルスは、ＣＲＩ信号の２倍のパル
ス幅をもつようにされている。
信号の説明図である。このクローズドキャプション信号
はテレビジョン信号の垂直帰線期間に挿入され、最初に
７パルスのＣＲＩ信号、次いで３ビットのＰＡＣ信号、
そしてパリティを含めた１６ビットのデータ信号が続く
構成になっている。従来では、同図中に示すようにＣＲ
Ｉ信号を用いてサンプリングクロックの同期を図り、該
サンプリングクロックを使用してＰＡＣ信号及びデータ
信号を取り込むようにしていた。通常、ＰＡＣ信号及び
データ信号のデータパルスは、ＣＲＩ信号の２倍のパル
ス幅をもつようにされている。
【００１１】図２に、このようなクローズドキャプショ
ン信号のためのデータ探索回路の実施形態をブロック図
で示す。テレビジョン信号はまずＣＭＯＳコンパレータ
によるレベルスライサ１へ入力され、これによりクロー
ズドキャプション信号（ＣＣＤＤ）が取り出される。抽
出されたクローズドキャプション信号は、エッジ検出器
２を通すことでその各パルスの立上及び／又は立下の遷
移エッジが検出され、エッジ検出信号（ＶＥＤＧＥ）が
発生する。このエッジ検出器２は、ＣＰＵクロック（Ｃ
ＬＯＣＫ）によるクロック式のエッジ検出回路である。
発生したエッジ検出信号は、分周回路３及びシフトレジ
スタ４のリセットに使用される。
ン信号のためのデータ探索回路の実施形態をブロック図
で示す。テレビジョン信号はまずＣＭＯＳコンパレータ
によるレベルスライサ１へ入力され、これによりクロー
ズドキャプション信号（ＣＣＤＤ）が取り出される。抽
出されたクローズドキャプション信号は、エッジ検出器
２を通すことでその各パルスの立上及び／又は立下の遷
移エッジが検出され、エッジ検出信号（ＶＥＤＧＥ）が
発生する。このエッジ検出器２は、ＣＰＵクロック（Ｃ
ＬＯＣＫ）によるクロック式のエッジ検出回路である。
発生したエッジ検出信号は、分周回路３及びシフトレジ
スタ４のリセットに使用される。
【００１２】分周回路３は、ＣＰＵクロックによりカウ
ントを行うカウンタ３ａと、該カウンタ３ａの出力に従
ってサンプリングクロック（ＳＡＭＰＬＥ）、マスク信
号（ＥＭＡＳＫ）、データ長検出信号（ＦＵＬＬ）を出
力するデコーダ３ｂと、を備えている。カウンタ３ａ
は、エッジ検出信号及びデータ長検出信号を論理演算す
るＮＯＲゲート５の出力によりリセットされるようにし
てある。デコーダ３ｂはＲＳ−ＦＦを用いて構成され、
これから出力されるサンプリングクロックはシフトレジ
スタ４のシフトクロックとなり、マスク信号はエッジ検
出信号とＮＡＮＤゲート６で演算されてシフトレジスタ
４をクリアする。
ントを行うカウンタ３ａと、該カウンタ３ａの出力に従
ってサンプリングクロック（ＳＡＭＰＬＥ）、マスク信
号（ＥＭＡＳＫ）、データ長検出信号（ＦＵＬＬ）を出
力するデコーダ３ｂと、を備えている。カウンタ３ａ
は、エッジ検出信号及びデータ長検出信号を論理演算す
るＮＯＲゲート５の出力によりリセットされるようにし
てある。デコーダ３ｂはＲＳ−ＦＦを用いて構成され、
これから出力されるサンプリングクロックはシフトレジ
スタ４のシフトクロックとなり、マスク信号はエッジ検
出信号とＮＡＮＤゲート６で演算されてシフトレジスタ
４をクリアする。
【００１３】シフトレジスタ４は、１９（＝３＋１６）
ビット構成で、サンプリングクロックの印加でクローズ
ドキャプション信号をシフトインして記憶し、ＣＰＵへ
伝送する。
ビット構成で、サンプリングクロックの印加でクローズ
ドキャプション信号をシフトインして記憶し、ＣＰＵへ
伝送する。
【００１４】ＣＰＵクロックはこの例では１０ＭＨｚ
で、これを分周回路３で２０分周することにより、５０
０ＫＨｚのサンプリングクロックを発生する。このサン
プリングクロックのパルス幅は必要最小限の短いものと
しておき、分周回路３のリセットからクローズドキャプ
ション信号の１／２周期相当のタイミングで最初のサン
プリングパルスが発生するようにしておく。つまり、サ
ンプリングクロックの各パルスは、ＰＡＣ信号及びデー
タ信号のデータパルスのほぼ中央で発生するようにして
ある。マスク信号はサンプリングクロックと同じ周期及
びタイミングで発生されるが、そのパルス幅は、サンプ
リングクロックのパルスよりも前後に長いものとされて
いる。また、データ長検出信号もサンプリングクロック
と同じ周期とされるが、分周回路３のリセットからクロ
ーズドキャプション信号の１周期相当のタイミングで最
初のデータ検出パルスが発生するようにして、そのタイ
ミングはデータ信号の遷移エッジで発生するようにして
ある。
で、これを分周回路３で２０分周することにより、５０
０ＫＨｚのサンプリングクロックを発生する。このサン
プリングクロックのパルス幅は必要最小限の短いものと
しておき、分周回路３のリセットからクローズドキャプ
ション信号の１／２周期相当のタイミングで最初のサン
プリングパルスが発生するようにしておく。つまり、サ
ンプリングクロックの各パルスは、ＰＡＣ信号及びデー
タ信号のデータパルスのほぼ中央で発生するようにして
ある。マスク信号はサンプリングクロックと同じ周期及
びタイミングで発生されるが、そのパルス幅は、サンプ
リングクロックのパルスよりも前後に長いものとされて
いる。また、データ長検出信号もサンプリングクロック
と同じ周期とされるが、分周回路３のリセットからクロ
ーズドキャプション信号の１周期相当のタイミングで最
初のデータ検出パルスが発生するようにして、そのタイ
ミングはデータ信号の遷移エッジで発生するようにして
ある。
【００１５】図３に、クローズドキャプション信号のＣ
ＲＩ信号期間におけるエッジ検出信号、マスク信号、サ
ンプリングクロック、データ長検出信号のタイミングを
示し、また図４に、クローズドキャプション信号のＰＡ
Ｃ信号及びデータ信号期間における前記各信号のタイミ
ングを示している。
ＲＩ信号期間におけるエッジ検出信号、マスク信号、サ
ンプリングクロック、データ長検出信号のタイミングを
示し、また図４に、クローズドキャプション信号のＰＡ
Ｃ信号及びデータ信号期間における前記各信号のタイミ
ングを示している。
【００１６】図３のＣＲＩ信号期間では、ＣＲＩ信号の
パルス幅がデータパルスの１／２であるので、エッジ検
出信号はサンプリングクロック及びデータ長検出信号の
発生タイミングで丁度発生することになる。このエッジ
検出信号により分周回路のリセットが行われるため、サ
ンプリングクロック及びデータ長検出信号の発生が抑止
される。一方、マスク信号はそのパルス幅が長くしてあ
るので、エッジ検出信号の発生直前に一旦発生した後に
エッジ検出信号により抑止される状態となる。つまりマ
スク信号は、少なくともＣＲＩ信号のパルスごとに常に
発生するようにしてあり、この例では、クローズドキャ
プション信号の立上エッジ及び立下エッジの両方でエッ
ジ検出信号を発生するようにしているため、ＣＲＩ信号
の全遷移エッジごとにマスク信号が発生される。
パルス幅がデータパルスの１／２であるので、エッジ検
出信号はサンプリングクロック及びデータ長検出信号の
発生タイミングで丁度発生することになる。このエッジ
検出信号により分周回路のリセットが行われるため、サ
ンプリングクロック及びデータ長検出信号の発生が抑止
される。一方、マスク信号はそのパルス幅が長くしてあ
るので、エッジ検出信号の発生直前に一旦発生した後に
エッジ検出信号により抑止される状態となる。つまりマ
スク信号は、少なくともＣＲＩ信号のパルスごとに常に
発生するようにしてあり、この例では、クローズドキャ
プション信号の立上エッジ及び立下エッジの両方でエッ
ジ検出信号を発生するようにしているため、ＣＲＩ信号
の全遷移エッジごとにマスク信号が発生される。
【００１７】エッジ検出信号とマスク信号とはＮＡＮＤ
ゲート６を経てシフトレジスタ４のクリア端子へ入力さ
れているので、これら信号が一時的に同時ハイレベルに
なることによりクリアが行われる。従って、ＣＲＩ信号
のレジスタ取込みは防止される。また、この例ではサン
プリングクロックの発生も抑止されているので、レジス
タ取込みがいっそう確実に防止されるようになってい
る。
ゲート６を経てシフトレジスタ４のクリア端子へ入力さ
れているので、これら信号が一時的に同時ハイレベルに
なることによりクリアが行われる。従って、ＣＲＩ信号
のレジスタ取込みは防止される。また、この例ではサン
プリングクロックの発生も抑止されているので、レジス
タ取込みがいっそう確実に防止されるようになってい
る。
【００１８】図４のＰＡＣ信号及びデータ信号期間で
は、エッジ検出信号がデータパルス幅で発生することに
なるので、マスク信号、サンプリングクロック、データ
長検出信号の発生が許容されることになる。マスク信号
及びサンプリングクロックは上述のタイミング及び周期
をもって発生されるので、エッジ検出信号によるリセッ
ト後、ほぼデータパルス中央でサンプリングパルスが発
生されてシフトレジスタ４に印加される。この場合、マ
スク信号はＮＡＮＤゲート６でエッジ検出信号と否定積
されるのでシフトレジスタ４がクリアされることはな
く、従って、サンプリングパルスによりクローズドキャ
プション信号がシフトレジスタ４へ取り込まれることに
なる。
は、エッジ検出信号がデータパルス幅で発生することに
なるので、マスク信号、サンプリングクロック、データ
長検出信号の発生が許容されることになる。マスク信号
及びサンプリングクロックは上述のタイミング及び周期
をもって発生されるので、エッジ検出信号によるリセッ
ト後、ほぼデータパルス中央でサンプリングパルスが発
生されてシフトレジスタ４に印加される。この場合、マ
スク信号はＮＡＮＤゲート６でエッジ検出信号と否定積
されるのでシフトレジスタ４がクリアされることはな
く、従って、サンプリングパルスによりクローズドキャ
プション信号がシフトレジスタ４へ取り込まれることに
なる。
【００１９】ここで、上述のようにサンプリングクロッ
クは５００ＫＨｚのため、データ信号の１ビット当たり
０．６％の誤差が発生し、８ビットのパリティ含有デー
タであれば最大０．６×８＝４．８％の誤差が発生し得
る。しかしながら、サンプリングパルスをデータパルス
幅の半分相当のタイミングで発生しデータパルスのほぼ
中央でサンプリングを行うようにしてあるので、最大誤
差が発生したとしても問題ない。また、エッジ検出信号
によりクローズドキャプション信号の遷移エッジの度に
分周回路３にリセットをかけて誤差の累積を防止してあ
るうえ、同じ論理のデータが続く場合でも、次のように
してデータ長検出信号によるデータパルスごとのリセッ
トがかかるので、誤差累積によりサンプルタイミングが
外れてしまうことは確実に防止されている。
クは５００ＫＨｚのため、データ信号の１ビット当たり
０．６％の誤差が発生し、８ビットのパリティ含有デー
タであれば最大０．６×８＝４．８％の誤差が発生し得
る。しかしながら、サンプリングパルスをデータパルス
幅の半分相当のタイミングで発生しデータパルスのほぼ
中央でサンプリングを行うようにしてあるので、最大誤
差が発生したとしても問題ない。また、エッジ検出信号
によりクローズドキャプション信号の遷移エッジの度に
分周回路３にリセットをかけて誤差の累積を防止してあ
るうえ、同じ論理のデータが続く場合でも、次のように
してデータ長検出信号によるデータパルスごとのリセッ
トがかかるので、誤差累積によりサンプルタイミングが
外れてしまうことは確実に防止されている。
【００２０】即ち、図４に示すようにデータ信号におい
てデータ“１”が２ビット続く場合、データ信号の遷移
エッジは発生しないのでエッジ検出信号による分周回路
３のリセットは行われない。代わってこの場合には、丁
度データ信号の１周期相当、即ちデータパルスの区切り
でデコーダ３ｂからデータ長検出信号が発生されてＮＯ
Ｒゲート５を介しカウンタ３ａへ印加されるので、分周
回路３自身で自己リセットが行われる。つまり、続くデ
ータが異なるデータであればエッジ検出信号によるリセ
ットをかけ、続くデータが同じデータであれば１データ
の区切りでデータ長検出信号による自己リセットをかけ
てズレの累積を未然に防いでいる。尚、この例でエッジ
検出信号が発生される場合には、分周回路３がリセット
されるのでデータ長検出信号は抑止される。
てデータ“１”が２ビット続く場合、データ信号の遷移
エッジは発生しないのでエッジ検出信号による分周回路
３のリセットは行われない。代わってこの場合には、丁
度データ信号の１周期相当、即ちデータパルスの区切り
でデコーダ３ｂからデータ長検出信号が発生されてＮＯ
Ｒゲート５を介しカウンタ３ａへ印加されるので、分周
回路３自身で自己リセットが行われる。つまり、続くデ
ータが異なるデータであればエッジ検出信号によるリセ
ットをかけ、続くデータが同じデータであれば１データ
の区切りでデータ長検出信号による自己リセットをかけ
てズレの累積を未然に防いでいる。尚、この例でエッジ
検出信号が発生される場合には、分周回路３がリセット
されるのでデータ長検出信号は抑止される。
【００２１】このように分周回路３に対しクローズドキ
ャプション信号の遷移エッジの度にリセットをかけるこ
とで、カウンタ３ａは常に遷移エッジの度に新たに計数
を開始することになる。つまり図５に示すように、ＣＰ
Ｕクロックの１クロック内の誤差でクローズドキャプシ
ョン信号とサンプリングクロックは同期して発生される
ことになる。ＣＰＵクロックは高周波数のため１クロッ
クが非常に短く、従ってこの範囲で同期していればサン
プリングタイミングが狂う心配はない。
ャプション信号の遷移エッジの度にリセットをかけるこ
とで、カウンタ３ａは常に遷移エッジの度に新たに計数
を開始することになる。つまり図５に示すように、ＣＰ
Ｕクロックの１クロック内の誤差でクローズドキャプシ
ョン信号とサンプリングクロックは同期して発生される
ことになる。ＣＰＵクロックは高周波数のため１クロッ
クが非常に短く、従ってこの範囲で同期していればサン
プリングタイミングが狂う心配はない。
【００２２】
【発明の効果】本発明によれば、ＰＬＬやＶＣＯを用い
る必要がなく、ワンチップＬＳＩ化に適したデジタル式
のクローズドキャプション用データ探索回路が提供され
る。加えて、アナログ回路を用いないためワンチップ化
しても外付部品がいらず、組立作業性やコスト的にも有
利である。
る必要がなく、ワンチップＬＳＩ化に適したデジタル式
のクローズドキャプション用データ探索回路が提供され
る。加えて、アナログ回路を用いないためワンチップ化
しても外付部品がいらず、組立作業性やコスト的にも有
利である。
【図１】クローズドキャプション信号の説明図。
【図２】本発明に係るデータ探索回路のブロック図。
【図３】ＣＲＩ信号期間における信号タイミングを示し
た波形図。
た波形図。
【図４】ＰＡＣ信号及びデータ信号期間における信号タ
イミングを示した波形図。
イミングを示した波形図。
【図５】クローズドキャプション信号の遷移エッジとＣ
ＰＵクロックとの関係についての説明図。
ＰＵクロックとの関係についての説明図。
３ 分周回路 ３ａ カウンタ ３ｂ デコーダ ４ シフトレジスタ ＣＣＤＤ クローズドキャプション信号 ＶＥＤＧＥ エッジ検出信号 ＣＬＯＣＫ ＣＰＵクロック ＳＡＭＰＬＥ サンプリングクロック ＥＭＡＳＫ マスク信号 ＦＵＬＬ データ長検出信号
Claims (6)
- 【請求項１】 クローズドキャプション信号を読取るた
めのデータ探索回路において、分周回路を用いてＣＰＵ
クロックを分周することでクローズドキャプション信号
の周期に相応するサンプリングクロックを発生し、該サ
ンプリングクロックに従ってクローズドキャプション信
号をレジスタへ取り込むようにしたことを特徴とするデ
ータ探索回路。 - 【請求項２】 クローズドキャプション信号の遷移エッ
ジを検出して分周回路にリセットをかける請求項１記載
のデータ探索回路。 - 【請求項３】 クローズドキャプション信号中のデータ
信号のパルス幅に相応する周期のデータ長検出信号を分
周回路から発生し、該データ長検出信号により分周回路
の自己リセットを行う請求項２記載のデータ探索回路。 - 【請求項４】 クローズドキャプション信号中のＣＲＩ
信号のパルスごとに分周回路からマスク信号を発生し、
該マスク信号によりレジスタをクリアする請求項１〜３
のいずれか１項に記載のデータ探索回路。 - 【請求項５】 クローズドキャプション信号を読取るた
めのデータ探索回路において、クローズドキャプション
信号のデータパルスの区切りでリセットされてＣＰＵク
ロックの計数を開始するカウンタと、該カウンタの出力
に従ってクローズドキャプション信号のデータパルス幅
半分相当のタイミングでサンプリングパルスを発生する
デコーダと、該サンプリングパルスによりクローズドキ
ャプション信号を取り込むレジスタと、を備えたことを
特徴とするデータ探索回路。 - 【請求項６】 クローズドキャプション信号の遷移エッ
ジを検出してカウンタをリセットすると共に、デコーダ
がクローズドキャプション信号のデータパルス幅相当の
タイミングでデータ長検出パルスを発生してカウンタを
リセットするようになっている請求項５記載のデータ探
索回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7730596A JPH09271000A (ja) | 1996-03-29 | 1996-03-29 | 文字放送用のデータ探索回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7730596A JPH09271000A (ja) | 1996-03-29 | 1996-03-29 | 文字放送用のデータ探索回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09271000A true JPH09271000A (ja) | 1997-10-14 |
Family
ID=13630208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7730596A Pending JPH09271000A (ja) | 1996-03-29 | 1996-03-29 | 文字放送用のデータ探索回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09271000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909467B2 (en) | 2000-05-01 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Broadcast text data sampling apparatus and broadcast text data sampling method |
| KR100556447B1 (ko) * | 1997-12-31 | 2006-04-21 | 엘지전자 주식회사 | 캡션 데이터 처리 장치 |
| KR100789680B1 (ko) * | 2005-04-28 | 2008-01-02 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클럭 생성회로 및 텔레텍스트 브로드캐스팅 데이터 샘플링회로 |
-
1996
- 1996-03-29 JP JP7730596A patent/JPH09271000A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100556447B1 (ko) * | 1997-12-31 | 2006-04-21 | 엘지전자 주식회사 | 캡션 데이터 처리 장치 |
| US6909467B2 (en) | 2000-05-01 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Broadcast text data sampling apparatus and broadcast text data sampling method |
| KR100789680B1 (ko) * | 2005-04-28 | 2008-01-02 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클럭 생성회로 및 텔레텍스트 브로드캐스팅 데이터 샘플링회로 |
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