JPH09275152A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH09275152A JPH09275152A JP8082214A JP8221496A JPH09275152A JP H09275152 A JPH09275152 A JP H09275152A JP 8082214 A JP8082214 A JP 8082214A JP 8221496 A JP8221496 A JP 8221496A JP H09275152 A JPH09275152 A JP H09275152A
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- film
- forming
- gate electrode
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 フォトレジストのアライメントずれがそのま
まチャネル領域の分割に影響を与え、特性を変化させ、
それぞれの多値レベルが認識できなくなるという問題が
生じる。 【解決手段】 シリコン基板１上にゲート絶縁膜２を介
してポリシリコン膜３及びＷＳｉ膜４を形成する。次
に、異方性エッチング法を用いて、所定の形状にＷＳｉ
膜４をエッチングする。次に、全面にシリコン酸化膜５
を形成し、異方性エッチング法を用いて、サイドウォー
ルを形成する。次に、ＷＳｉ膜４及びサイドウォールを
マスクに異方性エッチング法を用いてポリシリコン膜３
をエッチングし、凸状のゲート電極を形成する。次に、
ゲート電極に対して垂直方向から所定の注入角度から斜
めイオン注入を行う。
まチャネル領域の分割に影響を与え、特性を変化させ、
それぞれの多値レベルが認識できなくなるという問題が
生じる。 【解決手段】 シリコン基板１上にゲート絶縁膜２を介
してポリシリコン膜３及びＷＳｉ膜４を形成する。次
に、異方性エッチング法を用いて、所定の形状にＷＳｉ
膜４をエッチングする。次に、全面にシリコン酸化膜５
を形成し、異方性エッチング法を用いて、サイドウォー
ルを形成する。次に、ＷＳｉ膜４及びサイドウォールを
マスクに異方性エッチング法を用いてポリシリコン膜３
をエッチングし、凸状のゲート電極を形成する。次に、
ゲート電極に対して垂直方向から所定の注入角度から斜
めイオン注入を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、多値出力レベルの
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅｆｉｌｍ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）型マスクＲＯＭ（Ｒｅａｄ−Ｏｎｌ
ｙ−Ｍｅｍｏｒｙ）を備えた半導体記憶装置の製造方法
に関するものである。
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅｆｉｌｍ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）型マスクＲＯＭ（Ｒｅａｄ−Ｏｎｌ
ｙ−Ｍｅｍｏｒｙ）を備えた半導体記憶装置の製造方法
に関するものである。
【０００２】
【従来の技術】現在製品化されているマスクＲＯＭは、
そのほとんどがセルトランジスタのしきい値電圧を異な
らせることで、ワード線電位に対してセルトランジスタ
のソース／ドレイン間に電流が流れるか否かを“０”か
“１”かの１ビットのデータとして、１つのメモリセル
に記憶する。
そのほとんどがセルトランジスタのしきい値電圧を異な
らせることで、ワード線電位に対してセルトランジスタ
のソース／ドレイン間に電流が流れるか否かを“０”か
“１”かの１ビットのデータとして、１つのメモリセル
に記憶する。
【０００３】従来、マスクＲＯＭの大容量化は、最小加
工寸法を微細化し、トランジスタを縮小することで進め
られてきた。しかし、１つのメモリセルトランジスタに
３種類以上のしきい値電圧を設定し、電流駆動能力を異
ならせることによって記憶容量を増大させれば、トラン
ジスタサイズの縮小のみに頼らず、高集積化が可能とな
る。
工寸法を微細化し、トランジスタを縮小することで進め
られてきた。しかし、１つのメモリセルトランジスタに
３種類以上のしきい値電圧を設定し、電流駆動能力を異
ならせることによって記憶容量を増大させれば、トラン
ジスタサイズの縮小のみに頼らず、高集積化が可能とな
る。
【０００４】従来の多値ＲＯＭは、セルトランジスタの
チャネル長を何種類かに設定する方式（例えば、特開平
５−４８０４４号公報に開示されている。）、チャネル
幅を何種類かに設定する方式（例えば、特開昭５９−１
４８３６０号公報や特開昭６１−２６３２６３号公報に
開示されている。）、ゲート酸化膜厚を異ならせる方式
（例えば、特開昭５８−２０９１５５号公報に開示され
ている。）、コア注入を複数回行う方式等でセルトラン
ジスタの電流駆動能力を３種類以上設定し、多値ＲＯＭ
を実現するものである。
チャネル長を何種類かに設定する方式（例えば、特開平
５−４８０４４号公報に開示されている。）、チャネル
幅を何種類かに設定する方式（例えば、特開昭５９−１
４８３６０号公報や特開昭６１−２６３２６３号公報に
開示されている。）、ゲート酸化膜厚を異ならせる方式
（例えば、特開昭５８−２０９１５５号公報に開示され
ている。）、コア注入を複数回行う方式等でセルトラン
ジスタの電流駆動能力を３種類以上設定し、多値ＲＯＭ
を実現するものである。
【０００５】しかし、これらの方式ではユーザの注文を
受けてから納品するまでの時間（ＴＡＴ：Ｔｕｒｎ Ａ
ｒｏｕｎｄ Ｔｉｍｅ）が長くなったり、データを書き
込む際のフォト工程或は注入工程を複数回行う必要があ
る等の問題が生じる。
受けてから納品するまでの時間（ＴＡＴ：Ｔｕｒｎ Ａ
ｒｏｕｎｄ Ｔｉｍｅ）が長くなったり、データを書き
込む際のフォト工程或は注入工程を複数回行う必要があ
る等の問題が生じる。
【０００６】この問題を改善する方式として、膜厚或は
透過性の異なるゲート電極、マスク材料等を介してコア
注入を行うことにより、注入されるイオン注入深さ及び
注入量を変化させて、チャネル領域を複数に分割する方
式（例えば、特開平５−２８３６５４号公報に開示され
ている。）がある。
透過性の異なるゲート電極、マスク材料等を介してコア
注入を行うことにより、注入されるイオン注入深さ及び
注入量を変化させて、チャネル領域を複数に分割する方
式（例えば、特開平５−２８３６５４号公報に開示され
ている。）がある。
【０００７】この方式を図５に示す。図５（ａ）はチャ
ネル領域を第１チャネル６７と第２チャネル６８とに分
割したメモリセルトランジスタの平面図であり、同
（ｂ）は（ａ）のＢ−Ｂ断面を示している。Ｐ型シリコ
ン基板６１の素子分離領域にフィールド絶縁膜６２を設
け、チャネル領域上にゲート酸化膜６３を形成する。ソ
ース領域６５、ドレイン領域６６はＮ型不純物を拡散し
て形成されている。ソース領域６５は拡散層により接地
電位に接続され、ドレイン領域６６はコンタクトホール
を介してビット線に接続されている。ワード線を兼ねる
ポリシリコンゲート６４は第１チャネル６７上は厚く、
第２チャネル６８上は薄く形成されている。
ネル領域を第１チャネル６７と第２チャネル６８とに分
割したメモリセルトランジスタの平面図であり、同
（ｂ）は（ａ）のＢ−Ｂ断面を示している。Ｐ型シリコ
ン基板６１の素子分離領域にフィールド絶縁膜６２を設
け、チャネル領域上にゲート酸化膜６３を形成する。ソ
ース領域６５、ドレイン領域６６はＮ型不純物を拡散し
て形成されている。ソース領域６５は拡散層により接地
電位に接続され、ドレイン領域６６はコンタクトホール
を介してビット線に接続されている。ワード線を兼ねる
ポリシリコンゲート６４は第１チャネル６７上は厚く、
第２チャネル６８上は薄く形成されている。
【０００８】この方式では、第１チャネル６７、第２チ
ャネル６８に選択的にデータの書き込みのためのイオン
注入を行うことで、電流駆動能力が異なるセルトランジ
スタのソース／ドレインそれぞれを共通にして並列に接
続された形をとるため、チャネル幅とコア注入の有無の
組み合わせで複数種のセルトランジスタ、すなわち多値
ＲＯＭを実現することができる。例えば、データの書き
込みのため所定のパターンを開口したフォトレジスト及
びイオン注入工程を一度行った場合、４値の多値ＲＯＭ
が実現できる。
ャネル６８に選択的にデータの書き込みのためのイオン
注入を行うことで、電流駆動能力が異なるセルトランジ
スタのソース／ドレインそれぞれを共通にして並列に接
続された形をとるため、チャネル幅とコア注入の有無の
組み合わせで複数種のセルトランジスタ、すなわち多値
ＲＯＭを実現することができる。例えば、データの書き
込みのため所定のパターンを開口したフォトレジスト及
びイオン注入工程を一度行った場合、４値の多値ＲＯＭ
が実現できる。
【０００９】すなわち、第１チャネル６７のみに不純物
注入が行われる場合、第２チャネル６８のみに不純物が
注入が行われる場合、第１チャネル６７及び第２チャネ
ル６８の両方に不純物注入が行われる場合、第１チャネ
ル６７及び第２チャネル６８の両方に不純物注入が行わ
れない場合の４値レベルの多値ＲＯＭが実現できる。
注入が行われる場合、第２チャネル６８のみに不純物が
注入が行われる場合、第１チャネル６７及び第２チャネ
ル６８の両方に不純物注入が行われる場合、第１チャネ
ル６７及び第２チャネル６８の両方に不純物注入が行わ
れない場合の４値レベルの多値ＲＯＭが実現できる。
【００１０】
【発明が解決しようとする課題】しかし、上記方式によ
り、チャネル領域を複数に分割する際、まずゲート電極
加工時にゲート電極とフォトレジストのアライメントマ
ージンが厳しく、更にゲート電極加工後データ書き込み
用のフォトレジストのアライメントマージンも厳しく、
フォトレジストのアライメントずれがそのままチャネル
領域の分割に影響を与え、特性を変化させ、それぞれの
多値レベルが認識できなくなるという問題が生じる。
り、チャネル領域を複数に分割する際、まずゲート電極
加工時にゲート電極とフォトレジストのアライメントマ
ージンが厳しく、更にゲート電極加工後データ書き込み
用のフォトレジストのアライメントマージンも厳しく、
フォトレジストのアライメントずれがそのままチャネル
領域の分割に影響を与え、特性を変化させ、それぞれの
多値レベルが認識できなくなるという問題が生じる。
【００１１】本発明は、自己整合的にチャネル領域を複
数に分割することで、多値レベルのＭＯＳ型マスクＲＯ
Ｍを備えた半導体記憶装置の製造方法を提供することを
目的とする。
数に分割することで、多値レベルのＭＯＳ型マスクＲＯ
Ｍを備えた半導体記憶装置の製造方法を提供することを
目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の本発明の
半導体記憶装置の製造方法は、電流駆動能力の異なる複
数個のトランジスタを含むメモリセルを有するＭＯＳ型
マスクＲＯＭを備えた半導体記憶装置の製造方法おい
て、半導体基板上にゲート絶縁膜を介して凸状のゲート
電極又は、両側部と中央部とで注入イオンの透過性の異
なる材料から成るゲート電極を形成する工程と、データ
の書き込みに応じて所定のパターンが開口されたフォト
レジストを形成する工程と、上記ゲート電極に対して垂
直方向から所定の注入角度から斜めイオン注入を行い、
データの書き込みを行う工程とを有することを特徴とす
るものである。
半導体記憶装置の製造方法は、電流駆動能力の異なる複
数個のトランジスタを含むメモリセルを有するＭＯＳ型
マスクＲＯＭを備えた半導体記憶装置の製造方法おい
て、半導体基板上にゲート絶縁膜を介して凸状のゲート
電極又は、両側部と中央部とで注入イオンの透過性の異
なる材料から成るゲート電極を形成する工程と、データ
の書き込みに応じて所定のパターンが開口されたフォト
レジストを形成する工程と、上記ゲート電極に対して垂
直方向から所定の注入角度から斜めイオン注入を行い、
データの書き込みを行う工程とを有することを特徴とす
るものである。
【００１３】また、請求項２記載の本発明の半導体記憶
装置の製造方法は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有するＭＯＳ型マスクＲＯ
Ｍを備えた半導体記憶装置の製造方法おいて、半導体基
板上にゲート絶縁膜を介して導電膜と該導電膜のエッチ
ングの際のエッチングレートが上記導電膜より低い薄膜
とを形成し、該薄膜上に所定のパターンのフォトレジス
トを形成する工程と、該フォトレジストをマスクに異方
性エッチング法を用いて、上記薄膜をエッチングし、上
記導電膜表面を露出させる工程と、全面に酸化膜を形成
し、異方性エッチング法を用いて上記薄膜の側壁にサイ
ドウォールを形成する工程と、上記薄膜及び上記サイド
ウォールをマスクに異方性エッチング法を用いて上記導
電層を除去し、凸状の第１ゲート電極を形成する工程
と、上記第１ゲート電極に対して垂直方向から所定の注
入角度から斜めイオン注入を行う工程とを有することを
特徴とするものである。
装置の製造方法は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有するＭＯＳ型マスクＲＯ
Ｍを備えた半導体記憶装置の製造方法おいて、半導体基
板上にゲート絶縁膜を介して導電膜と該導電膜のエッチ
ングの際のエッチングレートが上記導電膜より低い薄膜
とを形成し、該薄膜上に所定のパターンのフォトレジス
トを形成する工程と、該フォトレジストをマスクに異方
性エッチング法を用いて、上記薄膜をエッチングし、上
記導電膜表面を露出させる工程と、全面に酸化膜を形成
し、異方性エッチング法を用いて上記薄膜の側壁にサイ
ドウォールを形成する工程と、上記薄膜及び上記サイド
ウォールをマスクに異方性エッチング法を用いて上記導
電層を除去し、凸状の第１ゲート電極を形成する工程
と、上記第１ゲート電極に対して垂直方向から所定の注
入角度から斜めイオン注入を行う工程とを有することを
特徴とするものである。
【００１４】また、請求項３記載の本発明の半導体記憶
装置の製造方法は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有するＭＯＳ型マスクＲＯ
Ｍを備えた半導体記憶装置の製造方法おいて、第１導電
型の半導体基板上にゲート絶縁膜を介して第１導電膜を
形成し、該第１導電膜上に所定のパターンのフォトレジ
ストを形成する工程と、該フォトレジストをマスクに異
方性エッチング法を用いて、上記第１導電膜をエッチン
グし、上記ゲート絶縁膜表面を露出させる工程と、上記
第１導電膜と注入イオンの透過性の異なる第２導電膜を
全面に堆積させ、異方性エッチング法を用いて、上記第
１導電膜側壁に第２導電膜から成るサイドウォールを形
成し、両側部と中央部とで注入イオンの透過性の異なる
材料から成る第２ゲート電極を形成する工程と、上記第
２ゲート電極に対して垂直方向から所定の注入角度から
斜めイオン注入を行う工程とを有することを特徴とする
ものである。
装置の製造方法は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有するＭＯＳ型マスクＲＯ
Ｍを備えた半導体記憶装置の製造方法おいて、第１導電
型の半導体基板上にゲート絶縁膜を介して第１導電膜を
形成し、該第１導電膜上に所定のパターンのフォトレジ
ストを形成する工程と、該フォトレジストをマスクに異
方性エッチング法を用いて、上記第１導電膜をエッチン
グし、上記ゲート絶縁膜表面を露出させる工程と、上記
第１導電膜と注入イオンの透過性の異なる第２導電膜を
全面に堆積させ、異方性エッチング法を用いて、上記第
１導電膜側壁に第２導電膜から成るサイドウォールを形
成し、両側部と中央部とで注入イオンの透過性の異なる
材料から成る第２ゲート電極を形成する工程と、上記第
２ゲート電極に対して垂直方向から所定の注入角度から
斜めイオン注入を行う工程とを有することを特徴とする
ものである。
【００１５】更に、請求項４記載の本発明の半導体記憶
装置の製造方法は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有するＭＯＳ型マスクＲＯ
Ｍを備えた半導体記憶装置の製造方法おいて、第１導電
型の半導体基板上にゲート絶縁膜を介して第３導電膜、
又は第４導電膜及び第５導電膜から成る２層膜を形成
し、上記第３導電膜又は上記第４導電膜上に所定のパタ
ーンのフォトレジストを形成する工程と、該フォトレジ
ストをマスクに等方性エッチング法を用いて、上記第３
導電膜を所定の深さのエッチングする、又は上記第４導
電膜をエッチングし、第５導電膜表面を露出させた後、
上記第３導電膜又は上記第５導電膜をエッチングし、凸
状の第３ゲート電極を形成する工程と、上記第３ゲート
電極に対して垂直方向から所定の注入角度から斜めイオ
ン注入を行う工程とを有することを特徴とするものであ
る。
装置の製造方法は、電流駆動能力の異なる複数個のトラ
ンジスタを含むメモリセルを有するＭＯＳ型マスクＲＯ
Ｍを備えた半導体記憶装置の製造方法おいて、第１導電
型の半導体基板上にゲート絶縁膜を介して第３導電膜、
又は第４導電膜及び第５導電膜から成る２層膜を形成
し、上記第３導電膜又は上記第４導電膜上に所定のパタ
ーンのフォトレジストを形成する工程と、該フォトレジ
ストをマスクに等方性エッチング法を用いて、上記第３
導電膜を所定の深さのエッチングする、又は上記第４導
電膜をエッチングし、第５導電膜表面を露出させた後、
上記第３導電膜又は上記第５導電膜をエッチングし、凸
状の第３ゲート電極を形成する工程と、上記第３ゲート
電極に対して垂直方向から所定の注入角度から斜めイオ
ン注入を行う工程とを有することを特徴とするものであ
る。
【００１６】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１７】図１は本発明の第１の実施の形態の半導体
記憶装置の製造工程図であり、図２（ａ）は図１の工程
により形成された半導体記憶装置の平面図、図２（ｂ）
は図２（ａ）のＡ−Ａ断面を示す図、図２（ｃ）は図２
（ｂ）の第４トランジスタの拡大断面図、図３は本発明
の第２の実施の形態の半導体記憶装置の製造工程図であ
り、図４は本発明の第３の実施の形態の半導体記憶装置
の製造工程図である。
記憶装置の製造工程図であり、図２（ａ）は図１の工程
により形成された半導体記憶装置の平面図、図２（ｂ）
は図２（ａ）のＡ−Ａ断面を示す図、図２（ｃ）は図２
（ｂ）の第４トランジスタの拡大断面図、図３は本発明
の第２の実施の形態の半導体記憶装置の製造工程図であ
り、図４は本発明の第３の実施の形態の半導体記憶装置
の製造工程図である。
【００１８】以下に、図１を用いて、本発明の第１の実
施の形態の半導体記憶装置の製造工程について説明す
る。
施の形態の半導体記憶装置の製造工程について説明す
る。
【００１９】まず、ソース領域及びドレイン領域（図示
せず。）が形成されたシリコン基板１上にゲート酸化膜
２を約１７０Åの厚さで形成し、ポリシリコン膜３を約
１５００Åの厚さで形成し、その上にタングステンシリ
サイド（ＷＳｉ）膜４を約１５００Åの厚さで形成し、
その上に所定のパターンのフォトレジスト５を形成する
（図１（ａ））。次に、フォトレジスト５をマスクに異
方性エッチングを用いて、シリコンタングステン（ＷＳ
ｉ）膜４をエッチングする。
せず。）が形成されたシリコン基板１上にゲート酸化膜
２を約１７０Åの厚さで形成し、ポリシリコン膜３を約
１５００Åの厚さで形成し、その上にタングステンシリ
サイド（ＷＳｉ）膜４を約１５００Åの厚さで形成し、
その上に所定のパターンのフォトレジスト５を形成する
（図１（ａ））。次に、フォトレジスト５をマスクに異
方性エッチングを用いて、シリコンタングステン（ＷＳ
ｉ）膜４をエッチングする。
【００２０】以上の工程の代わりに、ポリシリコン膜３
を約３０００Åの厚さで形成し、その後、ポリシリコン
膜３とポリシリコンのエッチングの際にエッチングスト
ッパとして作用する、ポリシリコン膜３よりエッチング
レートの低い膜、例えば、ＣＶＤ法によるシリコン酸化
膜を約１０００Å形成した後、所定のパターンのフォト
レジスト５による異方性エッチング法を用いて、ポリシ
リコン膜３を約１５００Åエッチングしても良い。尚、
ＷＳｉ膜４を用いた工程の方が、エッチング時の選択比
がかせげるので制御性がよい。また、ＷＳｉ膜４を用い
た工程の方がゲート配線抵抗を下げることができる。
を約３０００Åの厚さで形成し、その後、ポリシリコン
膜３とポリシリコンのエッチングの際にエッチングスト
ッパとして作用する、ポリシリコン膜３よりエッチング
レートの低い膜、例えば、ＣＶＤ法によるシリコン酸化
膜を約１０００Å形成した後、所定のパターンのフォト
レジスト５による異方性エッチング法を用いて、ポリシ
リコン膜３を約１５００Åエッチングしても良い。尚、
ＷＳｉ膜４を用いた工程の方が、エッチング時の選択比
がかせげるので制御性がよい。また、ＷＳｉ膜４を用い
た工程の方がゲート配線抵抗を下げることができる。
【００２１】次に、フォトレジスト除去後、サイドウォ
ール形成用の酸化膜６を約２０００Åの厚さで形成する
（図１（ｂ））。
ール形成用の酸化膜６を約２０００Åの厚さで形成する
（図１（ｂ））。
【００２２】次に、サイドウォール形成用の酸化膜６を
異方性エッチングを用いてサイドウォール形状に加工す
る。尚、サイドウォール形成用の酸化膜６の膜厚でサイ
ドウォール幅を制御できるため、チャネル領域の分割幅
を制御できると共に、ゲート電極間スペース寸法をフォ
トレジストパターンの解像限界以下にすることが可能
で、別にフォトエッチング工程にて形成するよりも、セ
ルサイズの縮小が図れる（図１（ｃ））。
異方性エッチングを用いてサイドウォール形状に加工す
る。尚、サイドウォール形成用の酸化膜６の膜厚でサイ
ドウォール幅を制御できるため、チャネル領域の分割幅
を制御できると共に、ゲート電極間スペース寸法をフォ
トレジストパターンの解像限界以下にすることが可能
で、別にフォトエッチング工程にて形成するよりも、セ
ルサイズの縮小が図れる（図１（ｃ））。
【００２３】次に、ＷＳｉ膜４及びサイドウォール６を
マスクに異方性エッチング法を用いてポリシリコン膜３
を１５００Åエッチングし、ゲート電極を形成した後、
サイドウォールを除去し、注入保護膜としての酸化膜７
を約２００Åの厚さで形成する（図１（ｄ））。
マスクに異方性エッチング法を用いてポリシリコン膜３
を１５００Åエッチングし、ゲート電極を形成した後、
サイドウォールを除去し、注入保護膜としての酸化膜７
を約２００Åの厚さで形成する（図１（ｄ））。
【００２４】次に、データの書き込みに応じて、所定の
パターンを開口したフォトレジスト８を形成し、フォト
レジスト８を介して、データ書き込みのために、ボロン
イオンの斜め注入を、ゲート電極表面に垂直な一方向よ
り１０〜３０°の注入角度、５０〜１００ｋｅＶの注入
エネルギー、１×１０14〜２×１０14ｃｍ-2のドーズ量
で行い、イオン注入領域９を形成する（図１（ｅ））。
ここで、ゲート電極の厚さに対して、注入エネルギーを
最適化することによって、ゲート電極の薄い部分を透過
するイオンはチャネルに到達するが、ゲート電極の厚い
部分を透過するイオンはチャネルに到達しない。また、
注入角度をチャネル幅に対して最適化することにより、
チャネル幅を３つに分割（図２（ｃ）における第１チャ
ネル５５、第２チャネル５６、第３チャネル５７）で
き、且つ、それぞれの出力レベルに差を持たせることが
できる。
パターンを開口したフォトレジスト８を形成し、フォト
レジスト８を介して、データ書き込みのために、ボロン
イオンの斜め注入を、ゲート電極表面に垂直な一方向よ
り１０〜３０°の注入角度、５０〜１００ｋｅＶの注入
エネルギー、１×１０14〜２×１０14ｃｍ-2のドーズ量
で行い、イオン注入領域９を形成する（図１（ｅ））。
ここで、ゲート電極の厚さに対して、注入エネルギーを
最適化することによって、ゲート電極の薄い部分を透過
するイオンはチャネルに到達するが、ゲート電極の厚い
部分を透過するイオンはチャネルに到達しない。また、
注入角度をチャネル幅に対して最適化することにより、
チャネル幅を３つに分割（図２（ｃ）における第１チャ
ネル５５、第２チャネル５６、第３チャネル５７）で
き、且つ、それぞれの出力レベルに差を持たせることが
できる。
【００２５】例えば、ゲート電極幅が０．５μｍ、ゲー
ト電極の凸部の上面の幅が０．２μｍ、ゲート電極の凸
部両側の厚さの薄い部分の幅をそれぞれ０．１５μｍと
し、１５°の注入角度で注入すると、チャネル幅はそれ
ぞれ、約０．１１μｍ、約０．１６μｍ、約０．２３μ
ｍとなった。
ト電極の凸部の上面の幅が０．２μｍ、ゲート電極の凸
部両側の厚さの薄い部分の幅をそれぞれ０．１５μｍと
し、１５°の注入角度で注入すると、チャネル幅はそれ
ぞれ、約０．１１μｍ、約０．１６μｍ、約０．２３μ
ｍとなった。
【００２６】以上の工程により、それぞれのフォトレジ
ストパターンとの組み合わせで自己整合的に、チャネル
領域は分割された、以下のような多値ＲＯＭが実現でき
る。即ち、図２に示すように、第１トランジスタＴｒ１
については、データの書き込みのための不純物イオン注
入は行われておらず、実効チャネル幅（Ｗ１）はゲート
幅とほぼ等しい。また、第２トランジスタＴｒ２につい
ては、データ書き込みのための不純物イオン注入はチャ
ネル幅の１／４の領域に行われ、実効チャネル幅（Ｗ
２）はゲート幅の３／４程度となる。また、第３トラン
ジスタＴｒ３については、データ書き込みのための不純
物イオン注入がチャネル幅の１／２の領域に行われ、実
効チャネル幅（Ｗ３）はゲート幅の１／２程度となる。
更に、第４トランジスタＴｒ４については、データ書き
込みのための不純物イオン注入は、チャネル幅の３／４
の領域に行われ、実効チャネル幅（Ｗ４）はゲート幅の
１／４程度になる。図２において、３０はソース領域、
３１はドレイン領域を示す。
ストパターンとの組み合わせで自己整合的に、チャネル
領域は分割された、以下のような多値ＲＯＭが実現でき
る。即ち、図２に示すように、第１トランジスタＴｒ１
については、データの書き込みのための不純物イオン注
入は行われておらず、実効チャネル幅（Ｗ１）はゲート
幅とほぼ等しい。また、第２トランジスタＴｒ２につい
ては、データ書き込みのための不純物イオン注入はチャ
ネル幅の１／４の領域に行われ、実効チャネル幅（Ｗ
２）はゲート幅の３／４程度となる。また、第３トラン
ジスタＴｒ３については、データ書き込みのための不純
物イオン注入がチャネル幅の１／２の領域に行われ、実
効チャネル幅（Ｗ３）はゲート幅の１／２程度となる。
更に、第４トランジスタＴｒ４については、データ書き
込みのための不純物イオン注入は、チャネル幅の３／４
の領域に行われ、実効チャネル幅（Ｗ４）はゲート幅の
１／４程度になる。図２において、３０はソース領域、
３１はドレイン領域を示す。
【００２７】また、チャネル幅の分割については、図２
（ｃ）に示すように、チャネル幅の領域は注入イオンが
チャネルまで到達している第１チャネル５５、第３チャ
ネル５７と注入イオンがチャネルまで到達していない第
２チャネル５６の３つの領域に分割されている。
（ｃ）に示すように、チャネル幅の領域は注入イオンが
チャネルまで到達している第１チャネル５５、第３チャ
ネル５７と注入イオンがチャネルまで到達していない第
２チャネル５６の３つの領域に分割されている。
【００２８】以上のように、第１トランジスタＴｒ１、
第２トランジスタＴｒ２、第３トランジスタＴｒ３及び
第４トランジスタＴｒ４の電流駆動能力がそれぞれ異な
り、またこの駆動能力の差がほぼ均等なメモリセルが形
成される。
第２トランジスタＴｒ２、第３トランジスタＴｒ３及び
第４トランジスタＴｒ４の電流駆動能力がそれぞれ異な
り、またこの駆動能力の差がほぼ均等なメモリセルが形
成される。
【００２９】次に、図３を用いて、本発明の第２の実施
の形態の半導体記憶装置の製造工程について説明する。
の形態の半導体記憶装置の製造工程について説明する。
【００３０】まず、ソース領域及びドレイン領域（図示
せず。）が形成されたシリコン基板１１上にゲート酸化
膜１２を約１７０Åの厚さで形成し、その上にＷＳｉ膜
１３を約３０００Åの厚さで形成し、その上に所定のパ
ターンのフォトレジスト１４を形成する（図３
（ａ））。
せず。）が形成されたシリコン基板１１上にゲート酸化
膜１２を約１７０Åの厚さで形成し、その上にＷＳｉ膜
１３を約３０００Åの厚さで形成し、その上に所定のパ
ターンのフォトレジスト１４を形成する（図３
（ａ））。
【００３１】次に、フォトレジスト１４をマスクに異方
性エッチング法を用いて、ＷＳｉ膜１３を約３０００Å
エッチングする。フォトレジスト除去後、サイドウォー
ル形成用のポリシリコン膜１５を約２０００Åの厚さで
形成する（図３（ｂ））。
性エッチング法を用いて、ＷＳｉ膜１３を約３０００Å
エッチングする。フォトレジスト除去後、サイドウォー
ル形成用のポリシリコン膜１５を約２０００Åの厚さで
形成する（図３（ｂ））。
【００３２】次に、ポリシリコン膜１５を異方性エッチ
ングを用いてサイドウォール形状に加工する。尚、サイ
ドウォール形成用のポリシリコン膜１５の膜厚でサイド
ウォール幅を制御できるため、チャネル領域の分割幅を
制御できると共に、ゲート電極間スペース寸法をフォト
レジストパターンの解像限界以下にすることが可能で、
別にフォトエッチング工程にて形成するよりも、セルサ
イズの縮小が図れる。その後、注入保護膜としての酸化
膜１６を約２００Åの厚さで形成する（図３（ｃ））。
ングを用いてサイドウォール形状に加工する。尚、サイ
ドウォール形成用のポリシリコン膜１５の膜厚でサイド
ウォール幅を制御できるため、チャネル領域の分割幅を
制御できると共に、ゲート電極間スペース寸法をフォト
レジストパターンの解像限界以下にすることが可能で、
別にフォトエッチング工程にて形成するよりも、セルサ
イズの縮小が図れる。その後、注入保護膜としての酸化
膜１６を約２００Åの厚さで形成する（図３（ｃ））。
【００３３】次に、データの書き込みに応じて、所定の
パターンを開口したフォトレジスト１７を形成し、フォ
トレジスト１７を介して、データ書き込みのためにボロ
ンイオンの斜め注入をゲート電極表面に垂直な一方向よ
り１０〜２０°の注入角度、１１０〜１３０ｋｅＶの注
入エネルギー、１×１０14〜２×１０14ｃｍ-2のドーズ
量で行、イオン注入領域１８を形成する（図３
（ｄ））。ここで、ゲート電極の厚さに対して、注入エ
ネルギーを最適化することによって、ゲート電極の薄い
部分を透過するイオンはチャネルに到達するが、ゲート
電極の厚い部分を透過するイオンはチャネルに到達しな
い。また、注入角度をチャネル幅に対して最適化するこ
とにより、チャネル幅を３つに分割でき、且つ、それぞ
れの出力レベルに差を持たせることができる。
パターンを開口したフォトレジスト１７を形成し、フォ
トレジスト１７を介して、データ書き込みのためにボロ
ンイオンの斜め注入をゲート電極表面に垂直な一方向よ
り１０〜２０°の注入角度、１１０〜１３０ｋｅＶの注
入エネルギー、１×１０14〜２×１０14ｃｍ-2のドーズ
量で行、イオン注入領域１８を形成する（図３
（ｄ））。ここで、ゲート電極の厚さに対して、注入エ
ネルギーを最適化することによって、ゲート電極の薄い
部分を透過するイオンはチャネルに到達するが、ゲート
電極の厚い部分を透過するイオンはチャネルに到達しな
い。また、注入角度をチャネル幅に対して最適化するこ
とにより、チャネル幅を３つに分割でき、且つ、それぞ
れの出力レベルに差を持たせることができる。
【００３４】以上の工程により、それぞれのフォトレジ
ストパターンとの組み合わせで自己整合的に、チャネル
領域は分割され、多値ＲＯＭが実現できる。
ストパターンとの組み合わせで自己整合的に、チャネル
領域は分割され、多値ＲＯＭが実現できる。
【００３５】次に、図４を用いて、本発明の第３の実施
の形態の半導体記憶装置の製造工程について説明する。
の形態の半導体記憶装置の製造工程について説明する。
【００３６】まず、ソース領域及びドレイン領域（図示
せず。）が形成されたシリコン基板１９上にゲート酸化
膜２０を約１７０Åの厚さで形成し、その上にポリシリ
コン膜２１を約１５００Åの厚さで形成し、その上にＷ
Ｓｉ膜２２を約１５００Åの厚さで形成し、その上に所
定のパターンのフォトレジスト２３を形成する（図４
（ａ））。
せず。）が形成されたシリコン基板１９上にゲート酸化
膜２０を約１７０Åの厚さで形成し、その上にポリシリ
コン膜２１を約１５００Åの厚さで形成し、その上にＷ
Ｓｉ膜２２を約１５００Åの厚さで形成し、その上に所
定のパターンのフォトレジスト２３を形成する（図４
（ａ））。
【００３７】次に、フォトレジスト２３をマスクに等方
性エッチングを用いて、ＷＳｉ膜２２を約１５００Åエ
ッチングする（図４（ｂ））。次に、フォトレジスト２
３をマスクに異方性エッチングを用いて、ポリシリコン
膜２１を約１５００Åエッチングし、凸形状のゲート電
極を形成する。但し、凸形状のゲート電極の形成につい
ては、１層のポリシリコン膜を約３０００Åの厚さで形
成し、等方性エッチングで、約１５００Åの厚さでエッ
チングした後、異方性エッチングで残りのポリシリコン
膜約１５００Åをエッチングしてもよい。その後、注入
保護膜としての酸化膜２４を約２００Åの厚さで形成す
る（図４（ｃ））。
性エッチングを用いて、ＷＳｉ膜２２を約１５００Åエ
ッチングする（図４（ｂ））。次に、フォトレジスト２
３をマスクに異方性エッチングを用いて、ポリシリコン
膜２１を約１５００Åエッチングし、凸形状のゲート電
極を形成する。但し、凸形状のゲート電極の形成につい
ては、１層のポリシリコン膜を約３０００Åの厚さで形
成し、等方性エッチングで、約１５００Åの厚さでエッ
チングした後、異方性エッチングで残りのポリシリコン
膜約１５００Åをエッチングしてもよい。その後、注入
保護膜としての酸化膜２４を約２００Åの厚さで形成す
る（図４（ｃ））。
【００３８】次に、データの書き込みに応じて、所定の
パターンを開口したフォトレジスト２５を形成し、フォ
トレジスト２５を介して、データ書き込みのためにボロ
ンイオンの斜め注入をゲート電極表面に垂直な一方向よ
り１０〜３０°の注入角度、８０〜１３０ｋｅＶの注入
エネルギー、１×１０14〜２×１０14ｃｍ-2のドーズ量
で行い、イオン注入領域２６を形成する（図４
（ｄ））。ここで、ゲート電極の厚さに対して、注入エ
ネルギーを最適化することによって、ゲート電極の薄い
部分を透過するイオンはチャネルに到達するが、ゲート
電極の厚い部分を透過するイオンはチャネルに到達しな
い。また、注入角度をチャネル幅に対して最適化するこ
とにより、チャネル幅を３つに分割でき、且つ、それぞ
れの出力レベルに差を持たせることができる。
パターンを開口したフォトレジスト２５を形成し、フォ
トレジスト２５を介して、データ書き込みのためにボロ
ンイオンの斜め注入をゲート電極表面に垂直な一方向よ
り１０〜３０°の注入角度、８０〜１３０ｋｅＶの注入
エネルギー、１×１０14〜２×１０14ｃｍ-2のドーズ量
で行い、イオン注入領域２６を形成する（図４
（ｄ））。ここで、ゲート電極の厚さに対して、注入エ
ネルギーを最適化することによって、ゲート電極の薄い
部分を透過するイオンはチャネルに到達するが、ゲート
電極の厚い部分を透過するイオンはチャネルに到達しな
い。また、注入角度をチャネル幅に対して最適化するこ
とにより、チャネル幅を３つに分割でき、且つ、それぞ
れの出力レベルに差を持たせることができる。
【００３９】以上の工程により、それぞれのフォトレジ
ストパターンとの組み合わせで自己整合的に、チャネル
領域は分割され、多値ＲＯＭが実現できる。
ストパターンとの組み合わせで自己整合的に、チャネル
領域は分割され、多値ＲＯＭが実現できる。
【００４０】上述の第１〜第３の実施の形態において、
データの書き込みのためのフォトレジストの形成及びイ
オン注入をそれぞれ１回行い、４値レベルの多値ＲＯＭ
を実現することを示したが、この工程はそれぞれ１回に
限らず、同一マスクを用い、注入角度を適切に選択し、
斜めイオン注入を複数回行うことにより、４値レベル以
上の多値ＲＯＭ或はそれぞれの特性レベル間のマージン
の広い多値ＲＯＭを実現することができる。
データの書き込みのためのフォトレジストの形成及びイ
オン注入をそれぞれ１回行い、４値レベルの多値ＲＯＭ
を実現することを示したが、この工程はそれぞれ１回に
限らず、同一マスクを用い、注入角度を適切に選択し、
斜めイオン注入を複数回行うことにより、４値レベル以
上の多値ＲＯＭ或はそれぞれの特性レベル間のマージン
の広い多値ＲＯＭを実現することができる。
【００４１】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、以下の効果を奏する。
用いることにより、以下の効果を奏する。
【００４２】まず、自己整合的に形成された凸型のゲー
ト電極に対して、所定のパターンを開口したフォトレジ
ストの形成及びデータを書き込むための斜めイオン注入
を１回以上行うことにより、自己整合的にチャネル領域
を複数に分割できる。また、データを書き込むためのフ
ォトレジストのアライメント合わせについては、ゲート
電極の中央より多少シフトしてもチャネル領域の分割
は、ゲート電極自体の凸部を介したイオン注入で行われ
るため、フォトレジストのアライメントマージンを大き
く取ることができる。
ト電極に対して、所定のパターンを開口したフォトレジ
ストの形成及びデータを書き込むための斜めイオン注入
を１回以上行うことにより、自己整合的にチャネル領域
を複数に分割できる。また、データを書き込むためのフ
ォトレジストのアライメント合わせについては、ゲート
電極の中央より多少シフトしてもチャネル領域の分割
は、ゲート電極自体の凸部を介したイオン注入で行われ
るため、フォトレジストのアライメントマージンを大き
く取ることができる。
【００４３】したがって、セルトランジスタのチャネル
領域の分割は、自己整合的に行われ、その結果、セルト
ランジスタは実効的に電流駆動能力の異なる複数種のト
ランジスタがソース／ドレインそれぞれを並列に接続さ
れた形となるため、特性変動の少ない多値レベル方式の
ＭＯＳ型マスクＲＯＭを実現することができ、セル面積
のサイズアップを招くことなく、高集積化あるいは大容
量化が可能となる。
領域の分割は、自己整合的に行われ、その結果、セルト
ランジスタは実効的に電流駆動能力の異なる複数種のト
ランジスタがソース／ドレインそれぞれを並列に接続さ
れた形となるため、特性変動の少ない多値レベル方式の
ＭＯＳ型マスクＲＯＭを実現することができ、セル面積
のサイズアップを招くことなく、高集積化あるいは大容
量化が可能となる。
【００４４】また、第１チャネル領域、第２チャネル領
域、第３チャネル領域に対して行うイオン注入の組み合
わせにより、容易に且つ確実に４値出力レベルのＭＯＳ
型マスクＲＯＭを実現することができ、現在使用されて
いる２値のメモリセルと同一記憶容量で比べると、メモ
リセルの面積を５０％程度に縮小することができ、更
に、センシング回路等のメモリセル部以外の回路を含め
た面積でも２値のマスクＲＯＭと比較して、５０〜７０
％程度に縮小することができる。尚、論理回路としては
２進法に従った方が回路的に効率がよく、多値レベルを
識別する場合の回路（特性）マージンも併せて考慮する
と４値が最も適している。
域、第３チャネル領域に対して行うイオン注入の組み合
わせにより、容易に且つ確実に４値出力レベルのＭＯＳ
型マスクＲＯＭを実現することができ、現在使用されて
いる２値のメモリセルと同一記憶容量で比べると、メモ
リセルの面積を５０％程度に縮小することができ、更
に、センシング回路等のメモリセル部以外の回路を含め
た面積でも２値のマスクＲＯＭと比較して、５０〜７０
％程度に縮小することができる。尚、論理回路としては
２進法に従った方が回路的に効率がよく、多値レベルを
識別する場合の回路（特性）マージンも併せて考慮する
と４値が最も適している。
【００４５】また、サイドウォールを利用して、ゲート
電極を加工することによって、自己整合的に凸型のゲー
ト電極を制御性よく加工でき、ゲート電極間スペースを
加工限界以下の寸法に設定することができる。
電極を加工することによって、自己整合的に凸型のゲー
ト電極を制御性よく加工でき、ゲート電極間スペースを
加工限界以下の寸法に設定することができる。
【００４６】また、ゲート電極を異なる材料による２層
構造にすることにより、ゲート電極を凸型に形成する際
のエッチングの選択比をとることができる。また、さら
に抵抗の低い材料をゲート電極の材料に用いることによ
り。ゲート電極の配線抵抗を下げることができる。
構造にすることにより、ゲート電極を凸型に形成する際
のエッチングの選択比をとることができる。また、さら
に抵抗の低い材料をゲート電極の材料に用いることによ
り。ゲート電極の配線抵抗を下げることができる。
【００４７】更に、等方性エッチングを利用して、ゲー
ト電極を加工することにより、製造工程の簡略化が可能
であり、また、フォトリソグラフィの解像限界程度でゲ
ート電極が加工できるため、セルトランジスタサイズの
拡大を抑制することができる。
ト電極を加工することにより、製造工程の簡略化が可能
であり、また、フォトリソグラフィの解像限界程度でゲ
ート電極が加工できるため、セルトランジスタサイズの
拡大を抑制することができる。
【図１】本発明の第１の実施の形態の半導体記憶装置の
製造工程図である。
製造工程図である。
【図２】（ａ）は本発明の一実施の形態の半導体装置の
平面図であり、（ｂ）は（ａ）のＡ−Ａ断面を示す図で
あり、（ｃ）は（ｂ）の第４トランジスタの拡大断面図
である。
平面図であり、（ｂ）は（ａ）のＡ−Ａ断面を示す図で
あり、（ｃ）は（ｂ）の第４トランジスタの拡大断面図
である。
【図３】本発明の第２の実施の形態の半導体記憶装置の
製造工程図である。
製造工程図である。
【図４】本発明の第３の実施の形態の半導体記憶装置の
製造工程図である。
製造工程図である。
【図５】（ａ）は従来の半導体記憶装置の平面図であ
り、（ｂ）は（ａ）のＢ−Ｂ断面図である。
り、（ｂ）は（ａ）のＢ−Ｂ断面図である。
１、１１、１９ シリコン基板 ２、１２、２０ ゲート絶縁膜 ３、１５、２１ ポリシリコン膜 ４、１３、２２ ＷＳｉ膜 ５、８、１４、１７、２３、２５ フォトレジスト ６ サイドウォール形成用の酸化膜 ７、１６、２４ 注入保護膜としての酸化膜 ９、１８、２６ イオン注入領域 ３０ ソース領域 ３１ ドレイン領域 ５５ 第１チャネル ５６ 第２チャネル ５７ 第３チャネル
Claims (4)
- 【請求項１】 電流駆動能力の異なる複数個のトランジ
スタを含むメモリセルを有するＭＯＳ型マスクＲＯＭを
備えた半導体記憶装置の製造方法おいて、 半導体基板上にゲート絶縁膜を介して凸状のゲート電極
又は、両側部と中央部とで注入イオンの透過性の異なる
材料から成るゲート電極を形成する工程と、 データの書き込みに応じて所定のパターンが開口された
フォトレジストを形成する工程と、 上記ゲート電極に対して垂直方向から所定の注入角度か
ら斜めイオン注入を行い、データの書き込みを行う工程
とを有することを特徴とする、半導体記憶装置の製造方
法。 - 【請求項２】 電流駆動能力の異なる複数個のトランジ
スタを含むメモリセルを有するＭＯＳ型マスクＲＯＭを
備えた半導体記憶装置の製造方法おいて、 半導体基板上にゲート絶縁膜を介して導電膜と該導電膜
のエッチングの際のエッチングレートが上記導電膜より
低い薄膜とを形成し、該薄膜上に所定のパターンのフォ
トレジストを形成する工程と、 該フォトレジストをマスクに異方性エッチング法を用い
て、上記薄膜をエッチングし、上記導電膜表面を露出さ
せる工程と、 全面に酸化膜を形成し、異方性エッチング法を用いて上
記薄膜の側壁にサイドウォールを形成する工程と、 上記薄膜及び上記サイドウォールをマスクに異方性エッ
チング法を用いて上記導電層を除去し、凸状の第１ゲー
ト電極を形成する工程と、 上記第１ゲート電極に対して垂直方向から所定の注入角
度から斜めイオン注入を行う工程とを有することを特徴
とする、半導体記憶装置の製造方法。 - 【請求項３】 電流駆動能力の異なる複数個のトランジ
スタを含むメモリセルを有するＭＯＳ型マスクＲＯＭを
備えた半導体記憶装置の製造方法おいて、 第１導電型の半導体基板上にゲート絶縁膜を介して第１
導電膜を形成し、該第１導電膜上に所定のパターンのフ
ォトレジストを形成する工程と、 該フォトレジストをマスクに異方性エッチング法を用い
て、上記第１導電膜をエッチングし、上記ゲート絶縁膜
表面を露出させる工程と、 上記第１導電膜と注入イオンの透過性の異なる第２導電
膜を全面に堆積させ、異方性エッチング法を用いて、上
記第１導電膜側壁に第２導電膜から成るサイドウォール
を形成し、両側部と中央部とで注入イオンの透過性の異
なる材料から成る第２ゲート電極を形成する工程と、 上記第２ゲート電極に対して垂直方向から所定の注入角
度から斜めイオン注入を行う工程とを有することを特徴
とする、半導体記憶装置の製造方法。 - 【請求項４】 電流駆動能力の異なる複数個のトランジ
スタを含むメモリセルを有するＭＯＳ型マスクＲＯＭを
備えた半導体記憶装置の製造方法おいて、 第１導電型の半導体基板上にゲート絶縁膜を介して第３
導電膜、又は第４導電膜及び第５導電膜から成る２層膜
を形成し、上記第３導電膜又は上記第４導電膜上に所定
のパターンのフォトレジストを形成する工程と、 該フォトレジストをマスクに等方性エッチング法を用い
て、上記第３導電膜を所定の深さのエッチングする、又
は上記第４導電膜をエッチングし、第５導電膜表面を露
出させた後、上記第３導電膜又は上記第５導電膜をエッ
チングし、凸状の第３ゲート電極を形成する工程と、 上記第３ゲート電極に対して垂直方向から所定の注入角
度から斜めイオン注入を行う工程とを有することを特徴
とする、半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08221496A JP3242320B2 (ja) | 1996-04-04 | 1996-04-04 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08221496A JP3242320B2 (ja) | 1996-04-04 | 1996-04-04 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09275152A true JPH09275152A (ja) | 1997-10-21 |
| JP3242320B2 JP3242320B2 (ja) | 2001-12-25 |
Family
ID=13768179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08221496A Expired - Fee Related JP3242320B2 (ja) | 1996-04-04 | 1996-04-04 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3242320B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297711B1 (ko) * | 1998-07-20 | 2001-08-07 | 윤종용 | 마스크롬제조방법 |
| JP2006041215A (ja) * | 2004-07-28 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| KR100973267B1 (ko) * | 2008-01-10 | 2010-07-30 | 주식회사 하이닉스반도체 | 모스펫 소자의 제조방법 |
-
1996
- 1996-04-04 JP JP08221496A patent/JP3242320B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297711B1 (ko) * | 1998-07-20 | 2001-08-07 | 윤종용 | 마스크롬제조방법 |
| JP2006041215A (ja) * | 2004-07-28 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| KR100973267B1 (ko) * | 2008-01-10 | 2010-07-30 | 주식회사 하이닉스반도체 | 모스펫 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3242320B2 (ja) | 2001-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6770535B2 (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| US6383860B2 (en) | Semiconductor device and method of manufacturing the same | |
| US5946558A (en) | Method of making ROM components | |
| EP0304896B1 (en) | Non-volatile semiconductor memory device and method of the manufacture thereof | |
| US5300804A (en) | Mask ROM device having highly integrated memory cell structure | |
| JP2000506315A (ja) | メモリセル装置及びその製造方法 | |
| JP2004241780A (ja) | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 | |
| US6359303B1 (en) | Split gate flash memory with virtual ground array structure and method of fabricating the same | |
| JPH10144886A (ja) | 半導体装置及びその製造方法 | |
| JP2755592B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6133103A (en) | Method for fabricating mask ROM | |
| US6326269B1 (en) | Method of fabricating self-aligned multilevel mask ROM | |
| US6051469A (en) | Method of fabricating bit line | |
| US6268627B1 (en) | Semiconductor device having impurity regions with varying impurity concentrations | |
| US6475866B2 (en) | Method for production of a memory cell arrangement | |
| JP3093575B2 (ja) | 半導体装置及びその製造方法 | |
| JP3242320B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3426424B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US20030197202A1 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| US5648289A (en) | Method for coding semiconductor read only memory device | |
| JP4109845B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6319781B1 (en) | Method of fabricating self-aligned multilevel mask ROM | |
| KR100244278B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| JP3381863B2 (ja) | Ｎｏｒ型フラッシュメモリ | |
| US5573966A (en) | Method for making a read-only memory device having trenches |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071019 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131019 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |