JPH09275200A - リニアイメージセンサｉｃ及びｉｃ実装基板とその製造方法 - Google Patents

リニアイメージセンサｉｃ及びｉｃ実装基板とその製造方法

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JPH09275200A
JPH09275200A JP8058971A JP5897196A JPH09275200A JP H09275200 A JPH09275200 A JP H09275200A JP 8058971 A JP8058971 A JP 8058971A JP 5897196 A JP5897196 A JP 5897196A JP H09275200 A JPH09275200 A JP H09275200A
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Abstract

(57)【要約】 【課題】複数の受光素子とそれぞれ直列接続した複数の
スイッチ回路と、前記スイッチ回路を順次切り替える走
査回路と、前記走査回路を動作させる駆動回路とから成
るリニアイメージセンサＩＣにおいて、前記受光素子の
列と最も近い前記リニアイメージセンサＩＣの主走査方
向のエッジと、前記受光素子の受光部の間に、ＬＯＣＯ
Ｓ分離層が形成されているリニアイメージセンサＩＣ。 【解決手段】 本発明のイメージセンサＩＣは、回路を
走査方向に対して細長いパターンにできるように工夫し
て配置しているので、今までの技術では予想もできなか
ったチップの厚さより幅の狭いチップを実現できた。ま
た、この非常に細いＩＣを用い、ＩＣ間でバラツキの少
ないコンパクトなＩＣ実装基板を安く製造できる。ま
た、今まで困難であった円筒基板へのＩＣの実装も容易
に可能になった。これにより、コンパクトで低価格のマ
ルチチップ型イメージセンサやマルチチップ型サーマル
ヘッド等の電子装置が可能になった。従って、従来困難
であったコストダウンが可能になり安価なＦＡＸを実現
できるようになった。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、光照射された原稿から
の反射光を受けて電気信号に変換する一次元イメージセ
ンサＩＣあるいは熱転写プリント用のＩＣに関し、ＦＡ
Ｘ等の画像読み取り装置に適用するものである。また，
この一次元イメージセンサＩＣあるいは熱転写プリント
用のＩＣを実装したＩＣ実装基板とその製造方法に関す
る。
【０００２】
【従来の技術】従来のＦＡＸの読み取り装置に用いられ
ている密着型一次元イメージセンサＩＣ２のブロック図
を図２に示す。図２に示すように、走査方向に対して原
稿と寸法が１対１で対応するフォトトランジスタを複数
直線状に並べたフォトトランジスタ列２１と、フォトト
ランジスタ列２１と走査方向に対して同様に並列に配置
されたスイッチトランジスタ列２２と、各々のスイッチ
トランジスタを順次切り替える複数のシフトレジスタか
ら成る走査回路列３が走査方向に各々細長く互いに並列
に配置している。走査回路を動かす駆動回路４は外部電
気取り出し端子であるパッド間に配置されている。
【０００３】以上のような密着型フォトトランジスタ一
次元イメージセンサについては特開昭６１−１２４１７
１号に記載されている。またこのＩＣを一次元的に配置
したＩＣ実装基板として密着型イメージセンサヘッドが
ある。図３８（ｃ）はイメージセンサヘッドの斜視図で
ある。実装基板６の表面にイメージセンサＩＣ２が複数
個直線状に並んで設けられている。イメージセンサＩＣ
への信号供給は基板上の配線とワイヤボンド２３によっ
て電気的に接続されている。イメージセンサヘッドは以
下の方法で製造されている。
【０００４】図３８（ａ）に示すようにシリコンウェハ
１１の表面にマトリックス状にイメージセンサＩＣ２が
形成される。その後、テスターを用いてＩＣの電気特性
を測定し、不良品にはバッドマーク１２をつける。次
に、スクライブラインに沿ってシリコンウェハ１を切り
各々のＩＣを切り離す。次に、良品のみ選択して図３８
（ｂ）のようにトレイ１３に配置する。次に、図３８
（ｃ）のようにトレイ１３から実装基板６の表面に順次
配置しボンディングして完成する。
【０００５】図４０は、ＩＣ実装基板に配置するＩＣの
平面図である。ＩＣ２には電源及び信号供給及び出力端
子の４ヶ以上のパッド５が形成されている。また、フォ
トトランジスタまたはフォトダイオードからなる同一形
状の受光素子３２は、チップの長さ方向に沿って複数周
期的に配置されている。受光素子３２は、走査方向に沿
って読み取りピッチ周期で一次元的に設けられている。
受光素子に蓄えられた電荷は、一番左の受光素子から順
に出力端子から出力されるようになっている。図４０か
らわかるように、受光素子３２の列とパッド５の列が分
かれて配置されている。
【０００６】図７０は、ＦＡＸの画像読み取り装置部の
マルチチップ型イメージセンサの平面図（図７０
（ａ））と断面図（図７０（ｂ））である。配線がプリ
ントされた基板１４の表面に約８ｍｍの長さのイメージ
センサＩＣ２が直線的に連続して複数並んでいる。Ａ４
サイズの紙を密着型で読み取る場合には、Ａ４サイズの
紙の幅だけ複数並べる必要がある。基板１４と各イメー
ジセンサＩＣ２との電気的接続は、図７０（ｂ）のよう
にボンディング引出線２３で行う。イメージセンサＩＣ
２の幅は約０．６ｍｍ程度と非常に細い形状をしてい
る。イメージセンサＩＣ２はＩＣの長さ方向に読み取り
周期でフォトセンサがＩＣの長さ方向に沿って形成され
ている。
【０００７】また、ＦＡＸの出力部のサーマルヘッドに
ついても同様な構成となっている。サーマルヘッドの場
合には、サーマルヘッドドライバーＩＣがイメージセン
サＩＣ２と同様に並んでいる。イメージセンサの場合に
は、各々のＩＣがほとんど離れずに並んでいる必要があ
る。しかし、サーマルヘッドの場合には、各々のＩＣが
ある程度間隔を置いてほぼ直線的に並んでいる。サーマ
ルヘッドの場合には、感熱用の抵抗が基板１４の表面に
設けられており、基板１４の配線とボンディング引出線
を介して各抵抗に電流を流す。抵抗は約６４個／８ｍｍ
の密度で線状に設けられており、感熱紙をジュール熱に
より変色してプリント出力する。従って、各々のドライ
バーＩＣには、６４個のドライバートランジスターがＩ
Ｃの長さ方向に沿って設けられている。各々のドライバ
ートランジスターには、それぞれ出力パッドが電気的に
接続して設けられている。従って、出力パッドは約８ｍ
ｍのＩＣにＩＣの長さ方向に沿って約１０μｍ程度の間
隔を置いて６４個並んでボンディングされている。
【０００８】
【発明が解決しようとする課題】しかし、この様な一次
元イメージセンサにおいては、普通のメモリＩＣのよう
にチップサイズを単純に小型化することができないため
にコストダウンしずらかった。即ち、走査方向のチップ
長さは原稿の長さと同じ長さ必要であるために小さくで
きない。また、走査方向と垂直方向のチップ幅はセンサ
とスイッチと走査回路と駆動回路とを全て並列に配置し
ている構成であるために０．７ｍｍ程度までしか小型化
できなかった。
【０００９】また、この様なＩＣ実装基板においては、
ＩＣの長さが原理上短くできないためにコストダウンが
難しいという問題点があった。ＩＣの幅を細くするとバ
ッドマークのサイズが大きく位置合わせ精度も低いため
に良品にマーキングされてしまう問題もあった。さら
に、ＩＣは一般的に平面的な形状であるために、円筒状
の実装基板への実装もできなかった。
【００１０】また、この様なＩＣ実装基板の製造方法に
おいては、ＩＣの電気特性をテストするとき、ＩＣの製
造コストを低くするために２チップずつ同時に測定する
ことができなかった。すなわち、ＩＣの画素が並ぶ方向
と垂直方向に隣接するＩＣを２チップ分ずつ同時にプロ
ービングしてテストすると、ＩＣが全て同じ向きに配置
してあるので２チップのどちらか一方のＩＣの受光素子
が、プロービングの針の陰になり均一な光を受光素子列
に照射できない。したがって、正確な良否判定ができな
いので、２チップ同時にテストするのは困難であった。
【００１１】また、イメージサセンサＩＣの場合には、
シリコンウェハ内で受光素子の感度がばらつく。この原
因は、ＩＣ製造プロセスでの熱分布のウエハー面内の不
均一性や、各種絶縁膜の厚さの不均一性と考えられの
で、感度はウエハー内で連続的に変化する傾向がある。
したがって、受光素子同士のウエハー上の間隔が近いと
感度差が小さく、間隔が離れると感度差が大きい可能性
がある。例えば、図４０において、右へ行くほど感度が
高くなっていたとすると、ＩＣ２の受光素子が並ぶ方向
と垂直方向に隣接するＩＣを順に図３８（ｃ）の実装基
板６に配置すると、実装基板６に均一な光を照射したと
きの出力は図４４のようになる。図４４は従来のイメー
ジセンサヘッドの出力波形で、ＩＣチップが６チップの
場合である。隣接するＩＣチップが、ウエハー上で向き
が同じだったため、出力の傾きが常に右上がりになる。
したがって、チップの接続部で出力の段差がある。すな
わち、感度が急に変化しており、各ビットごとに出力補
正をしなくてはならず、結果的にこのイメージセンサの
応用製品、たとえばファクシミリなどを安くできぬとい
う問題があった。
【００１２】さらに、ＩＣの幅を細くするとバッドマー
クのサイズが大きく位置合わせ精度も低いために良品に
マーキングされてしまう問題もあった。
【００１３】また、 ＩＣの幅を細くするとＩＣの実装
上の問題として、従来のイメージセンサ、および、サー
マルヘッド等のマルチチップ型電子装置においては以下
のような課題を有していた。 （１）ＩＣの幅をより非常に細くすると、支持強度が低
下する。
【００１４】（２）ＩＣの幅をより非常に細くすると、
ハンドリングが困難になる。 （３）ＩＣの幅をより非常に細くすると、基板との電気
接続が難しくなる。 即ち、（１）、（２）、（３）よりＩＣの幅をより非常
に細くすることが困難のため、ＩＣのコストを下げられ
ず、その結果、マルチチップ型電子装置のコストも低減
が難しかった。
【００１５】そこで、本発明は従来のこの様な問題点を
解決するために製造価格を低く極細のチップにできるイ
メージセンサＩＣを提供することを目的とする。また、
本発明は、製造コストを低くし、平面的でない基板も可
能にするＩＣ実装基板を供給することを目的とする。
【００１６】また、本発明は、チップの接続部で出力の
段差が少ないＩＣ実装基板を供給することを目的とす
る。さらに、ＩＣの厚さより幅の細い、０．３５ｍｍよ
り幅の狭いＩＣでも実装できる低価格の電子装置を得る
ことを目的とする。
【００１７】
【問題点を解決するための手段】上記問題点を解決する
ために、本発明はイメージセンサＩＣ及びＩＣ実装基板
の製造方法を以下の構成にした。 （１）複数の受光素子とそれぞれ直列接続した複数のス
イッチ回路と、スイッチ回路を順次切り替える走査回路
と、走査回路を動作させる駆動回路とから成るリニアイ
メージセンサＩＣにおいて、受光素子の列と最も近い前
記リニアイメージセンサＩＣの主走査方向のエッジと、
受光素子の受光部の間に、ＬＯＣＯＳ分離層が形成され
ていることを特徴とするリニアイメージセンサＩＣとし
た。
【００１８】（２）リニアイメージセンサＩＣのエッジ
と受光素子の受光部との間隔Ｌが４０μｍ以下であるこ
とを特徴とする（１）のリニアイメージセンサＩＣとし
た。 （３）複数の受光素子とそれぞれ直列接続した複数のス
イッチ回路と、スイッチ回路を順次切り替える走査回路
と、走査回路を動作させる駆動回路とから成るリニアイ
メージセンサＩＣにおいて、受光素子の列と最も近い前
記リニアイメージセンサＩＣの主走査方向のエッジと、
受光素子の受光部の間に、ＡＬ等の遮光層が形成されて
いないことを特徴とするリニアイメージセンサＩＣとし
た。
【００１９】（４）間隔Ｌと受光部の副走査方向の幅の
合計が、隣接する受光素子の間隔以下であることを特徴
とする（３）のリニアイメージセンサＩＣとした。 （５）複数の受光素子とそれぞれ直列接続した複数のス
イッチ回路と、スイッチ回路を順次切り替える走査回路
と、走査回路を動作させる駆動回路とから成るリニアイ
メージセンサＩＣにおいて、隣接する受光素子間にスイ
ッチ回路の少なくとも一部が配置されていることを特徴
とするリニアイメージセンサＩＣとした。
【００２０】（６）複数の受光素子とそれぞれ直列接続
した複数のスイッチ回路と、スイッチ回路を順次切り替
える走査回路と、走査回路を動作させる駆動回路とから
成るリニアイメージセンサＩＣにおいて、受光素子の受
光領域を主走査方向に対して平面的に細長くしたことを
特徴とするリニアイメージセンサＩＣとした。
【００２１】（７）複数のフォトトランジスタとそれぞ
れ直列接続した複数のスイッチ回路と、スイッチ回路を
順次切り替える走査回路と、走査回路を動作させる駆動
回路とから成るリニアイメージセンサＩＣにおいて、隣
接する前記フォトトランジスタのベース領域間にコレク
タ電極を配置したことを特徴とするリニアイメージセン
サＩＣ。
【００２２】（８）複数の受光素子とそれぞれ直列接続
した複数のスイッチ回路と、スイッチ回路を順次切り替
える走査回路と、走査回路を動作させる駆動回路とから
成るイメージセンサ回路がチップ表面に形成されたリニ
アイメージセンサＩＣにおいて、リニアイメージセンサ
ＩＣの厚さＺ、走査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ
＜Ｘであることを特徴とするリニアイメージセンサＩＣ
とした。
【００２３】（９）Ｙ≦３５０μｍであることを特徴と
する（８）のリニアイメージセンサＩＣとした。 （１０）複数の受光素子とそれぞれ直列接続した複数の
スイッチ回路と、スイッチ回路を順次切り替える走査回
路と、走査回路を動作させる駆動回路とから成るリニア
イメージセンサＩＣにおいて、隣接する受光素子間に走
査回路の少なくとも一部が配置されていることを特徴と
するリニアイメージセンサＩＣとした。
【００２４】（１１）受光素子の領域を走査方向に対し
て平面的に細長くしたことを特徴とする（１０）のリニ
アイメージセンサＩＣとした。 （１２）受光素子がフォトトランジスタであり、隣接す
るフォトトランジスタのベース領域間にコレクタ電極を
配置したことを特徴とする（１０）のリニアイメージセ
ンサＩＣとした。
【００２５】（１３）リニアイメージセンサＩＣの厚さ
Ｚ、走査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ＜Ｘである
ことを特徴とする（１０）のリニアイメージセンサＩＣ
とした。 （１４）Ｙ≦３５０μｍであることを特徴とする（１
３）のリニアイメージセンサＩＣとした。
【００２６】（１５）複数の受光素子とそれぞれ直列接
続した複数のスイッチ回路と、スイッチ回路を順次切り
替える走査回路と、走査回路を動作させる駆動回路とか
ら成るリニアイメージセンサＩＣにおいて、隣接する受
光素子間にスイッチ回路と走査回路の少なくとも一部が
配置されていることを特徴とするリニアイメージセンサ
ＩＣとした。
【００２７】（１６）受光素子の領域を走査方向に対し
て平面的に細長くしたことを特徴とする（１５）のリニ
アイメージセンサＩＣとした。 （１７）受光素子がフォトトランジスタであり、隣接す
るフォトトランジスタのベース領域間にコレクタ電極を
配置したことを特徴とする（１５）のリニアイメージセ
ンサＩＣとした。
【００２８】（１８）リニアイメージセンサＩＣの厚さ
Ｚ、走査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ＜Ｘである
ことを特徴とする（１５）のリニアイメージセンサＩＣ
とした。 （１９）Ｙ≦３５０μｍであることを特徴とする（１
８）のリニアイメージセンサＩＣとした。
【００２９】（２０）複数の受光素子とそれぞれ直列接
続した複数のスイッチ回路と、スイッチ回路を順次切り
替える走査回路と、走査回路を動作させる駆動回路とか
ら成るリニアイメージセンサＩＣにおいて、受光素子が
『型で、スイッチ回路及び走査回路と隣接して配置され
ていることを特徴とするリニアイメージセンサＩＣとし
た。
【００３０】（２１）イメージセンサＩＣの厚さＺ、走
査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ＜Ｘであることを
特徴とする（２０）のリニアイメージセンサＩＣとし
た。 （２２）Ｙ≦３５０μｍであることを特徴とする（２
１）のリニアイメージセンサＩＣとした。
【００３１】（２３）複数の受光素子とそれぞれ直列接
続した複数のスイッチ回路と、スイッチ回路を順次切り
替える走査回路と、走査回路を動作させる駆動回路とか
ら成るリニアイメージセンサＩＣにおいて、受光素子が
凹型で、スイッチ回路及び走査回路と隣接して配置され
ていることを特徴とするリニアイメージセンサＩＣとし
た。
【００３２】（２４）前記イメージセンサＩＣの厚さ
Ｚ、走査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ＜Ｘである
ことを特徴とする（２３）のリニアイメージセンサＩＣ
とした。 （２５）Ｙ≦３５０μｍであることを特徴とする（２
４）のリニアイメージセンサＩＣとした。
【００３３】（２６）複数の受光素子とそれぞれ直列接
続した複数のスイッチ回路と、スイッチ回路を順次切り
替える走査回路と、走査回路を動作させる駆動回路とか
ら成るリニアイメージセンサ回路がチップ表面に形成さ
れたリニアイメージセンサＩＣにおいて、リニアイメー
ジセンサＩＣの主走査方向のパッド電極の長さＸｐと、
前記リニアイメージセンサＩＣの副走査方向の前記パッ
ド電極の長さＹｐが、Ｙｐ＝＜８０μｍ、Ｘｐ＞Ｙｐで
あることを特徴とするイメージセンサＩＣとした。
【００３４】（２７）複数の受光素子とそれぞれ直列接
続した複数のスイッチ回路と、スイッチ回路を順次切り
替える走査回路と、走査回路を動作させる駆動回路とか
ら成るリニアイメージセンサ回路がチップ表面に形成さ
れたリニアイメージセンサＩＣにおいて、検査するため
にパッド電極に接触するプローブの先端を、リニアイメ
ージセンサＩＣの主走査方向とほぼ平行に進入させ、プ
ローブの先端によって付けられたパッド電極の傷跡の主
走査方向の長さが、傷跡の副走査方向の長さより長いこ
とを特徴とするイメージセンサＩＣとした。
【００３５】（２８）半導体基板上に直線上に配置され
た画像情報の読み取りを行う複数の光電変換素子と、光
電変換素子で得られた信号を外部に読み出すために光電
変換素子に入力端子が接続される複数のスイッチング素
子と、スイッチング素子の制御端子を駆動する走査回路
とから構成されるリニアイメージセンサーにおいて、ス
イッチング素子の出力端子を共通線に接続し、さらに共
通線をリセットゲートの入力端子に接続し、リセットゲ
ートの出力端子がリセット電源端子に接続されたことを
特徴とするリニアイメージセンサとした。
【００３６】（２９）半導体基板上に直線上に配置され
た画像情報の読み取りを行う複数の光電変換素子と、光
電変換素子で得られた信号を外部に読み出すために光電
変換素子に入力端子が接続される複数のスイッチング素
子と、スイッチング素子の制御端子を駆動する走査回路
とから構成されるリニアイメージセンサーにおいて、ス
イッチング素子の出力端子をリセットゲートの入力端子
に接続し、リセットゲートの出力端子をリセット電源端
子に接続し、走査回路を１／ｆＣＫ秒周期のクロックパ
ルスで駆動し、スイッチング素子の制御と同期させ、リ
セットゲートを制御し光電変換素子からの信号を読み出
すとともに、光電変換素子の出力端子を１／ｆＣＫ秒以
上の間リセット電位に固定することを特徴とするリニア
イメージセンサとした。
【００３７】（３０）半導体基板上に直線上に配置され
た画像情報の読み取りを行う複数の光電変換素子と、光
電変換素子で得られた信号を外部に読み出すために光電
変換素子に入力端子が接続される複数のスイッチング素
子と、スイッチング素子の制御端子を駆動する走査回路
とから構成されるリニアイメージセンサーにおいて、走
査回路を１／ｆＣＫ秒周期のクロックパルスで駆動し、
走査回路に２／ｆＣＫ秒以上のデータを入力し、スイッ
チング素子の制御と同期させ、リセットゲートを制御し
光電変換素子からの信号を読み出すとともに、スイッチ
ング素子の導通状態を読み出し期間より長くとることを
特徴とするリニアイメージセンサとした。
【００３８】（３１）半導体基板上に直線上に配置され
た画像情報の読み取りを行う複数の光電変換素子と、光
電変換素子で得られた信号を外部に読み出すために光電
変換素子に入力端子が接続される複数のスイッチング素
子と、スイッチング素子の制御端子を駆動する走査回路
とから構成されるリニアイメージセンサーにおいて、ス
イッチング素子の出力端子を共通線に接続し、さらに共
通線を複数本設け、各々の共通線をリセットゲートの入
力端子に接続し、リセットゲートの出力端子をリセット
電源端子に接続し、スイッチング素子が非導通から導通
状態になり、読み出しを行っている間、光電変換素子の
出力端子と導通状態となっている共通線以外の共通線は
電位が固定されていることを特徴とするリニアイメージ
センサとした。
【００３９】（３２）実装基板の表面にＩＣが一次元的
に複数繰り返し設けられているＩＣ実装基板において、
ＩＣは受光素子またはトランジスタを複数一次元的に繰
り返して細長く構成されているとともに、ＩＣの幅が
０．４ｍｍ以下であることを特徴とするＩＣ実装基板と
した。
【００４０】（３３）実装基板の表面にＩＣが一次元的
に複数繰り返し設けられているＩＣ実装基板において、
ＩＣは受光素子またはトランジスタを複数一次元的に繰
り返して細長く構成されているとともに、ＩＣの幅が厚
さに比べ小さく形成されていることを特徴とするＩＣ実
装基板とした。
【００４１】（３４）シリコンウェハの表面にマトリッ
クス状に繰り返し複数のＩＣを形成する工程と、シリコ
ンウェハを切断する工程と、ＩＣを実装基板に一次元的
に配置する工程とから成るＩＣ実装基板の製造方法とし
た。 （３５）シリコンウェハの表面にマトリックス状に繰り
返し複数のＩＣを形成する工程と、シリコンウェハの裏
面にテープを接着する工程と、シリコンウェハを切断す
る工程と、ＩＣを実装基板に一次元的に配置する工程と
から成るＩＣ実装基板の製造方法とした。
【００４２】（３６）テープが紫外線照射によりシリコ
ンウェハとの接着強度を制御する（３５）のＩＣ実装基
板の製造方法とした。 （３７）シリコンウェハの表面にマトリックス状に繰り
返し複数のＩＣを形成する工程と、ＩＣの電気特性を測
定して前記電気特性のデータをマトリックス状の座標に
対応して電気的に読み出し可能な記憶手段に書き込むプ
ローブテスト工程と、シリコンウェハを切断する工程
と、記憶手段のデータに対応して順次選択したＩＣを実
装基板に一次元的に配置する工程とから成るＩＣ実装基
板の製造方法とした。
【００４３】（３８）シリコンウェハの表面にマトリッ
クス状に繰り返し複数のＩＣを形成する工程と、ＩＣの
電気特性を測定するプローブテスト工程と、シリコンウ
ェハを切断してＩＣを空間的に離す工程からなるＩＣの
製造方法において、シリコンウェハの表面にＩＣを形成
するとき、ＩＣの受光素子が並ぶ方向と垂直方向に隣接
するＩＣが、互いに点対称の関係になるように形成する
ことを特徴とするＩＣの製造方法とした。
【００４４】（３９）プローブテスト工程において、Ｉ
Ｃの受光素子が並ぶ方向と垂直方向に隣接するＩＣを２
チップ分ずつ同時にプロービングしてテストすることを
特徴とするＩＣの製造方法とした。
【００４５】（４０）ＩＣを実装基板に一次元的に配置
する工程からなるＩＣ実装基板の製造方法において、シ
リコンウェハの表面においてＩＣの受光素子が並ぶ方向
と垂直方向に隣接するＩＣが、互いに隣接するように配
置することを特徴とするＩＣ実装基板の製造方法とし
た。
【００４６】（４１）マトリックス状に繰り返し複数の
リニアイメージセンサＩＣが形成されたシリコンウェハ
において、ＩＣの受光素子が並ぶ方向と垂直方向に隣接
するＩＣが、互いに点対称の関係になるように形成され
たことを特徴とするシリコンウェハとした。
【００４７】（４２）複数個の受光素子を１次元上に配
列してなるリニアイメージセンサＩＣを受光素子の配列
方向にほぼ等間隔に複数のチップを実装基板上に配置し
てなるマルチ・チップ方式のリニアイメージセンサにお
いて、リニアイメージセンサＩＣが双方向の走査機能を
有する事を特徴とするリニアイメージセンサとした。
【００４８】（４３）複数個の受光素子を１次元上に配
列してなるリニアイメージセンサＩＣを受光素子の配列
方向にほぼ等間隔に複数のチップを実装基板上に配置し
てなるマルチ・チップ方式のリニアイメージセンサにお
いて、リニアイメージセンサＩＣが双方向の走査機能を
有し、かつ互いに隣り合うリニアイメージセンサＩＣの
うちの少なくとも１対のうちの１チップのリニアイメー
ジセンサＩＣは対となる他のリニアイメージセンサＩＣ
にたいし、実装基板平面上で１８０度回転して配置され
る事を特徴とするリニアイメージセンサとした。
【００４９】（４４）（４２）のリニアイメージセンサ
ＩＣをマトリックス状に複数個配置してなるシリコンウ
エハから切り出して、（４２）のマルチ・チップ方式の
リニアイメージセンサをつくる製造方法において、シリ
コンウエハから、受光素子が並ぶ配列方向に対し垂直方
向に隣接するかもしくは、垂直方向で近傍の前記リニア
イメージセンサＩＣを少なくとも１対以上切り出して隣
合うよう順に配置し、かつその対のなかで少なくとも１
対のうちの１チップのリニアイメージセンサＩＣは対と
なる他のリニアイメージセンサＩＣにたいし、実装基板
平面上で１８０度回転して配置する事を特徴とする（４
２）のリニアイメージセンサの製造方法とした。
【００５０】（４５）（４２）のリニアイメージセンサ
ＩＣをマトリックス状に複数個配置してなるシリコンウ
エハから切り出して、（４３）のマルチ・チップ方式の
リニアイメージセンサをつくる製造方法において、１８
０度回転させるリニアイメージセンサＩＣは、シリコン
ウエハから、受光素子が並ぶ配列方向に対し垂直方向に
隣接するかもしくは、垂直方向で近傍のリニアイメージ
センサＩＣである事を特徴とする（４３）のリニアイメ
ージセンサの製造方法とした。
【００５１】（４６）（４３）のリニアイメージセンサ
ＩＣにおいて、そのリニアイメージセンサＩＣの電源を
含めた入出力端子が、受光素子の並びに沿って、かつそ
れらの受光素子を間に挟むように配置する事を特徴とす
る（４３）のリニアイメージセンサ。
【００５２】（４７）（４２）のリニアイメージセンサ
ＩＣをマトリックス状に複数個配置してなるシリコンウ
エハから切り出してつくる、（４２）のマルチ・チップ
方式のリニアイメージセンサにおいて、シリコンウエハ
から、受光素子が並ぶ配列方向に対し垂直方向に隣接す
るかもしくは、垂直方向で近傍の前記リニアイメージセ
ンサＩＣを少なくとも１対以上切り出して隣合うよう順
に配置し、かつその対のなかで少なくとも１対のうちの
１チップのリニアイメージセンサＩＣは対となる他のリ
ニアイメージセンサＩＣにたいし、実装基板平面上で１
８０度回転して配置し、かつリニアイメージセンサＩＣ
内の走査方向も逆にする事を特徴とする（４２）のリニ
アイメージセンサ。
【００５３】（４８）（４２）のリニアイメージセンサ
ＩＣをマトリックス状に複数個配置してなるシリコンウ
エハから切り出して、（４３）のマルチ・チップ方式の
リニアイメージセンサをつくる製造方法において、前記
１８０度回転させるリニアイメージセンサＩＣは、シリ
コンウエハから、受光素子が並ぶ配列方向に対し垂直方
向に隣接するかもしくは、垂直方向で近傍のリニアイメ
ージセンサＩＣであり、かつリニアイメージセンサＩＣ
内の走査方向が逆で有る事を特徴とする（４３）のリニ
アイメージセンサとした。
【００５４】（４９）複数個の受光素子を１次元上に配
列してなるリニアイメージセンサＩＣを受光素子の配列
方向にほぼ等間隔に複数のチップを実装基板上に配置し
てなる読み取り手段のマルチ・チップ方式のリニアイメ
ージセンサと光源やレンズを含めた色分離手段とからな
るカラーリニアイメージセンサユニットにおいて、リニ
アイメージセンサＩＣが双方向の走査機能を有する事を
特徴とするカラーリニアイメージセンサユニットとし
た。
【００５５】（５０）複数個の受光素子を１次元上に配
列してなるリニアイメージセンサＩＣを受光素子の配列
方向にほぼ等間隔に複数のチップを実装基板上に配置し
てなる読み取り手段のマルチ・チップ方式のリニアイメ
ージセンサと光源やレンズを含めた色分離手段とからな
るカラーリニアイメージセンサユニットにおいて、リニ
アイメージセンサＩＣが双方向の走査機能を有し、かつ
互いに隣り合うリニアイメージセンサＩＣのうちの少な
くとも１対のうちの１チップのリニアイメージセンサＩ
Ｃは対となる他のリニアイメージセンサＩＣにたいし、
実装基板平面上で１８０度回転して配置される事を特徴
とするカラーリニアイメージセンサユニットとした。
【００５６】（５１）（４９）のリニアイメージセンサ
ＩＣをマトリックス状に複数個配置してなるシリコンウ
エハから切り出して、（４９）のマルチ・チップ方式の
リニアイメージセンサをつくる製造方法において、シリ
コンウエハから、受光素子が並ぶ配列方向に対し垂直方
向に隣接するかもしくは、垂直方向で近傍の前記リニア
イメージセンサＩＣを少なくとも１対以上切り出して隣
合うよう順に配置し、かつその対のなかで少なくとも１
対のうちの１チップのリニアイメージセンサＩＣは対と
なる他のリニアイメージセンサＩＣにたいし、実装基板
平面上で１８０度回転して配置する事を特徴とする（４
９）のカラーリニアイメージセンサユニットの製造方法
とした。
【００５７】（５２）（４９）のリニアイメージセンサ
ＩＣをマトリックス状に複数個配置してなるシリコンウ
エハから切り出して、（５０）のマルチ・チップ方式の
リニアイメージセンサをつくる製造方法において、１８
０度回転させるリニアイメージセンサＩＣは、シリコン
ウエハから、受光素子が並ぶ配列方向にたいし垂直方向
に隣接するかもしくは、垂直方向で近傍のリニアイメー
ジセンサＩＣで有ることを特徴とする（５０）のカラー
リニアイメージセンサユニットの製造方法とした。
【００５８】（５３）（５０）のリニアイメージセンサ
ＩＣにおいて、そのリニアイメージセンサＩＣの電源を
含めた入出力端子が、受光素子の並びに沿って、かつそ
れらの受光素子を間に挟むように配置する事を特徴とす
る（５０）のカラーリニアイメージセンサユニットとし
た。
【００５９】（５４）（４９）のリニアイメージセンサ
ＩＣをマトリックス状に複数個配置してなるシリコンウ
エハから切り出して、（４９）のマルチ・チップ方式の
リニアイメージセンサをつくる製造方法において、シリ
コンウエハから、受光素子が並ぶ配列方向に対し垂直方
向に隣接するかもしくは、垂直方向で近傍のリニアイメ
ージセンサＩＣを少なくとも１対以上切り出して隣合う
よう順に配置し、かつその対のなかで少なくとも１対の
うちの１チップのリニアイメージセンサＩＣは対となる
他のリニアイメージセンサＩＣにたいし、実装基板平面
上で１８０度回転して配置し、かつリニアイメージセン
サＩＣ内の走査方向も逆にする事を特徴とする（４９）
のカラーリニアイメージセンサユニットの製造方法とし
た。
【００６０】（５５）（４９）のリニアイメージセンサ
ＩＣをマトリックス状に複数個配置してなるシリコンウ
エハから切り出して、（５０）のマルチ・チップ方式の
リニアイメージセンサをつくる製造方法において、１８
０度回転させるリニアイメージセンサＩＣは、シリコン
ウエハから、受光素子が並ぶ配列方向にたいし垂直方向
に隣接するかもしくは、垂直方向で近傍のリニアイメー
ジセンサＩＣで有り、かつリニアイメージセンサＩＣ内
の走査方向も逆にすることを特徴とする（５０）のカラ
ーリニアイメージセンサユニットの製造方法とした。
【００６１】（５６）シリコンウエハの表面にＩＣがマ
クリックス状に複数繰り返し設けられているシリコンウ
エハ半製品において、ＩＣは一次元的に繰り返して並べ
られた複数の受光素子またはトランジスタから構成され
るとともに、少なくとも一つのＩＣの表面に直径１００
〜２００μｍのバッドマークが設けられていることを特
徴とするシリコンウエハ半製品とした。
【００６２】（５７）シリコンウエハの表面にマクリッ
クス状に繰り返し複数のＩＣを形成する工程と、ＩＣの
電気特性を測定するプローブテスト工程と、ＩＣの不良
品に対してバッドマークをＩＣの表面に付けるマーキン
グ工程とから成るシリコンウエハ半製品の製造方法にお
いて、マーキング工程がレーザー照射によりバッドマー
クを直径１００〜２００μｍのの大きさに制御すること
を特徴とするシリコンウエハ半製品の製造方法とした。
【００６３】（５８）マーキング工程が、ＹＡＧレーザ
ーからレーザー光線を発光する工程と、レーザー光線を
直径１００μｍより細い光ファイバーでシリコンウエハ
近傍まで伝送する工程と、光ファイバーからのレーザー
光線を工学レンズにより、ＩＣの表面に集光して熱ダメ
ージ領域を形成する工程とから成る（５７）のシリコン
ウエハ半製品の製造方法とした。
【００６４】（５９）基板の上に互いに長さ方向に沿っ
て接触して設けられた支持台とＩＣとから成るととも
に、ＩＣの幅が厚さより細いことを特徴とする電子装置
とした。 （６０）ＩＣの長さが幅の２０倍以上の長さである（５
９）の電子装置とした。
【００６５】（６１）ＩＣが３個以上前記基板の長さ方
向に沿って直線的に配置していることを特徴とする（５
９）の電子装置とした。 （６２）長さ方向に直線的に溝を設けた基板と、前溝に
側部を接触して配置されたＩＣとから成るとともに、Ｉ
Ｃの幅が厚さより細いことを特徴とする電子装置とし
た。
【００６６】（６３）ＩＣは溝の底部との接触面積よ
り、溝の側部との接触面積を大きく配置していることを
特徴とする（６２）の電子装置とした。 （６４）ＩＣの幅が０．３５ｍｍより細い形状である
（６２）の電子装置とした。
【００６７】（６５）平坦で細長い基板の表面に細長い
ＩＣが複数個直線的に配置された電子装置において、Ｉ
Ｃの表面には電子回路が形成されているとともに、ＩＣ
の側部と基板との接着面積を、ＩＣの底部と基板との接
着面積に比べ大きくしたことを特徴とする電子装置とし
た。
【００６８】（６６）電気配線をプリントされた基板
と、基板の表面に設けられたＩＣとから成る電子装置に
おいて、ＩＣの巾は厚さに比べ細長い形状であるととも
に、ＩＣと基板との電気的接続を電気接続板を介して行
うことを特徴とする電子装置とした。
【００６９】（６７）基板の表面にＩＣと接触して設け
られた支持台を有する（６６）の電子装置。 （６８）ＩＣと支持台との表面に橋渡すように電気接続
板を設けたことを特徴とする（６７）の電子装置。
【００７０】
【実施例】本発明の第１実施例を図面を用いて説明す
る。図１は、本発明のイメージセンサＩＣの回路ブロッ
ク図である。イメージセンサＩＣ２は、フォトトランジ
スタとフォトトランジスタと電気的に直列接続したスイ
ッチトランジスタとが互いに交互に配置され直線的に走
査方向に読み取りピッチの周期で列２０を構成してい
る。さらに、フォトトランジスタのすぐとなりにはスイ
ッチトランジスタを順次切り替え制御する走査回路列が
走査方向に対して並列に構成されている。さらに、走査
回路列３に沿って外部電気取り出し端子であるパッド５
と走査回路を動かす駆動回路４が配置されている。
【００７１】図３、４、５は、図１の回路ブロック図を
さらに詳細に示した電気回路図である。センサＳ１〜Ｓ
６４はベース領域の電位がフローティングのバイポーラ
トランジスタで構成されている。コレクタ電極はＶＤＤ
に接続している。エミッタ電極はスイッチ回路であるＭ
ＯＳトランジスタＳＷ１〜ＳＷ６４のドレイン電極に接
続している。ＭＯＳトランジスタのソース電極は偶数と
奇数順番で一つおきに共通ラインにて接続している。Ｍ
ＯＳトランジスタのゲート電極は走査回路であるシフト
レジスタＦＦ０〜ＦＦ６４からの信号により制御され
る。
【００７２】センサであるフォトトランジスタに光が照
射されるとベース領域に光によって誘起された電荷が充
電される。充電時には、スイッチ回路をＯＦＦにして光
の情報を受け取る。次に、読み出す時には、スイッチ回
路をＯＮにしてエミッタ領域へ流れ出る電荷を検出す
る。各々のＭＯＳトランジスタはシフトレジスタにて順
次ＯＮ、ＯＦＦを切り替える。シフトレジスタから成る
走査回路は駆動回路により制御されている。フォトトラ
ンジスタとスイッチトランジスタとシフトレジスタとが
一つのブロックとして一つのブロックが読み取りピック
間隔で周期的に走査方向に直線上に配置されている。
【００７３】図６は、図３、４、５の回路図のタイミン
グチャート図である。ＳＩとＣＬＫパルスを入力するこ
とで、ＳＯとＳＩＧの出力が得られる。ＳＯを次のチッ
プのＳＩに入力すると連続的にＳＩＧ出力が得られる。
図７は、図１のＡ−Ａ’断面のフォトトランジスタ側の
断面図である。Ｎ−シリコン基板１１１にＰ−ベース拡
散層１１２、Ｐ＋拡散層１１３、Ｎ＋拡散層１１４、Ｌ
ＯＣＯＳ酸化膜１１５、Ｎ±分離層１１６が形成されて
いる。Ｎ＋拡散層１１４は、ＡＬ１１７を通して電源電
圧に固定されており、フォトトランジスタのコレクタ領
域であるＮ−シリコン基板１１１の電位を安定化する。
Ｐ＋拡散層１１３の上には、中間絶縁層１１８とパッシ
ベーション膜１１９が形成されている。
【００７４】この構造によれば、Ｐ−ベース拡散層１１
２の拡散はＬＯＣＯＳ酸化膜の下のＮ±拡散層により抑
えられ、チップエッジ１２０から確実に離されており、
ＩＣ切断時にチップエッジ１２０から多少のクラックが
入っても、Ｐ−ベース拡散層１１２とコレクタ領域であ
るＮ−シリコン基板１１１の間でリークが発生すること
はない。またＡＬ１１７が受光部であるＰ−ベース拡散
層１１２とチップエッジ１２０の間に入射しようとする
光を遮断しているので、光入射によるＮ−シリコン基板
１１１での小数キャリアの発生を防いでいる。この小数
キャリアは、Ｐ−ベース拡散層１１２に到達すると副走
査方向のＭＴＦを悪化させることがある。ＡＬ１１７と
チップエッジ１２０の間には、Ｎ＋拡散層１１４があ
り、この部分の光入射で発生する小数キャリアの寿命を
短くする働きをしている。
【００７５】このような構造にすることで、チップエッ
ジ１２０と受光部であるＰ−ベース拡散層１１２との距
離Ｌを４０μｍ以下にすることができる。これにより、
走査方向に対して従来より細長いＩＣとすることができ
る。さらに、別の構造を示す。図８は、図１のＡ−Ａ’
断面のフォトトランジスタ側の断面図であり、図７の構
造からＡＬ１１７を取り除いたものである。この構造で
は、チップエッジ１２０とＰ−ベース拡散層１１２との
間の領域に光を入射させ、Ｎ−シリコン基板１１１で小
数キャリアを発生させる。この小数キャリアは最も近い
Ｐ−ベース拡散層１１２に到達し、このフォトトランジ
スタの出力の一部となる。この場合、副走査方向のＰ−
ベース拡散層１１２の幅とＬの合計が、要求される解像
度から求まる画素のピッチ以下になるようにすれば、副
走査方向のＭＴＦを悪化させることはない。
【００７６】この構造によれば、チップエッジ１２０と
Ｐ−ベース拡散層１１２との間の領域を受光部の一部と
して使うので、さらに細長いＩＣとすることができる。
【００７７】図９は、本発明のイメージセンサＩＣの一
つの読み取り回路ブロックの平面図である。周期的に配
置している一つの読み取り回路ブロック３１は、フォト
トランジスタ３８とスイッチトランジスタ３６とシフト
レジスタ３７とから構成されている。光電気変換領域で
あるベース領域３３の内側にエミッタ領域３４が配置さ
れている。ベース領域３３の周囲はコレクタ領域が配置
されている。コレクタ電極３５はベース領域３３の走査
方向に対して隣に設けられている。さらに、スイッチト
ランジスタ３６も同様にベース領域３３の走査方向に対
して隣に設けられている。コレクタ電極３５とスイッチ
トランジスタ３６とは互いに隣に配置されており、各々
ベース領域３３に対して同じ走査方向側に配置されてい
る。スイッチトランジスタ３６はフォトトランジスタ３
８の幅の内側に配置されている。従って、読み取りブロ
ックの幅（走査方向に対して垂直方向の長さ）を従来に
比べスイッチトランジスタの幅だけ狭くできる。さら
に、図９のように、ベース領域３３を走査方向に細長く
形成している。シフトレジスタ３７は、フォトトランジ
スタ３８と直接隣の配置をしている。図９のような平面
図にすることにより、イメージセンサＩＣの幅を０．２
〜０．３５ｍｍにできる。
【００７８】図１０は、本発明のイメージセンサＩＣを
さらに複数直列に配置したＦＡＸの読み取り用センサベ
ッドの斜視図である。センサーベット基板１４の上にセ
ンサーＩＣ２が走査方向に直線的に直列配置されてい
る。各センサーＩＣ２は互々機械的にセンサーＩＣ接続
部４４でほとんどすき間なく配置されている。図１０の
ように、センサーＩＣの厚さは３５０μｍである。イメ
ージセンサＩＣの幅はスクライブ後、ＩＣの厚さ以下に
細くなっている。従って、センサーヘッドも非常に細く
形成できる。
【００７９】図１１は、本発明のイメージセンサＩＣ２
の原稿の画像に対応する１読み取りブロックの走査方向
の配置を示した平面図である。フォトトランジスタとス
イッチトランジスタとの列１２２とシフトレジスタから
成る走査回路列１２３とが走査方向に互いに並列に配置
されている。フォトトランジスタとスイッチトランジス
タとの１読み取りブロックはＢで示している。１読み取
りブロックの走査回路はＣで示している。図１１のよう
にシフトレジスタＣは走査方向に全て同じ方向で配置さ
れている。しかし、フォトトランジスタとスイッチトラ
ンジスタとの１読み取りブロックはＩＣの走査方向両端
で異なっている。即ち、走査開始側の読み取りブロック
は図９のようにベース領域が走査開始側に配置され、ス
イッチトランジスタが走査側に配置されている。
【００８０】一方、走査終了側の読み取りブロックは、
ベース領域が図９と異なり図１２のような平面図の配置
になっている。即ち、スイッチトランジスタ３６がベー
ス領域３３に対して走査方向の開始側に設けられてい
る。図１１のようなベース領域とスイッチトランジスタ
との配置にすることにより、走査開始側及び走査終了側
をそれぞれベース領域で形成できる。このように配置す
ることにより、図１０のようにイメージセンサＩＣを複
数個直列接続したセンサーベッドにおいて、接続部の両
側でのセンサー出力の差を小さくすることができる。
【００８１】次に、本発明の第２実施例を図面を用いて
説明する。図１３は、本発明のイメージセンサＩＣの回
路ブロック図である。イメージセンサＩＣ２は、受光素
子と受光素子と電気的に直列接続したスイッチトランジ
スタを順次切り替え制御する走査回路が互いに交互に配
置され直線的に走査方向に読み取りピッチの周期で列２
４を構成している。受光素子のすぐとなりにはスイッチ
トランジスタ列２６が走査方向に対して並列に構成され
ている。さらに、スイッチトランジスタ列２６に沿って
外部電気取り出し端子であるパッド５と走査回路を動か
す駆動回路４が配置されている。また、スイッチトラン
ジスタ列２６は列２４を挟みパッド５と走査回路を動か
す駆動回路４の反対側に配置し構成することもできる。
【００８２】電気回路図と動作は第１実施例と同様であ
る。
【００８３】図１４は、本発明の第２実施例のイメージ
センサＩＣの一つの読み取り回路ブロックの平面図であ
る。周期的に配置している一つの読み取り回路ブロック
４１は、フォトトランジスタ３８とスイッチトランジス
タ３６とシフトレジスタ３７とから構成されている。光
電気変換領域であるベース領域３３の内側にエミッタ領
域３４が配置されている。ベース領域３３の周囲はコレ
クタ領域が配置されている。コレクタ電極３５はベース
領域３３の走査方向に対して隣に設けられている。さら
に、走査回路３７も同様にベース領域３３の走査方向に
対して隣に設けられている。コレクタ電極３５と走査回
路３７とは互いに隣に配置されており、コレクタ電極３
５と走査回路３７の電源用の電極と共用しており、各々
ベース領域３３に対して同じ走査方向側に配置されてい
る。図１４（a）に示すように走査回路３７はフォトト
ランジスタ３８と同等の幅か、あるいは図１４（b）に
示すように走査回路３７はフォトトランジスタ３８より
少し大きめの幅で、少なくとも一部が配置されている。
従って、読み取りブロックの幅（走査方向に対して垂直
方向の長さ）を従来に比べ走査回路の幅だけ狭くでき
る。さらに、図１４のように、ベース領域３３を走査方
向に細長く形成している。スイッチトランジスタ３６
は、フォトトランジスタ３８と平行に配置をしている。
図１４のような平面図にすることにより、イメージセン
サＩＣの幅を０．２〜０．３５ｍｍにできる。
【００８４】第１実施例と同様図１０のように、センサ
ーヘッドも非常に細く形成できる。
【００８５】図１５は、本発明の第２実施例のイメージ
センサＩＣの原稿の画像に対応する１読み取りブロック
の走査方向の配置を示した平面図である。フォトトラン
ジスタとシフトレジスタ等の走査回路の列１２４と、ス
イッチトランジスタの列１２５とが走査方向に互いに並
列に配置されている。フォトトランジスタと走査回路と
の１読み取りブロックはＢで示している。１読み取りブ
ロックのスイッチトランジスタはＣで示している。図１
５のようにスイッチトランジスタＣは走査方向に全て同
じ方向で配置されている。しかし、フォトトランジスタ
と走査回路との１読み取りブロックはＩＣの走査方向両
端で異なっている。即ち、走査開始側の読み取りブロッ
クは図１４のようにベース領域が走査開始側に配置さ
れ、走査回路が走査側に配置されている。
【００８６】一方、走査終了側の読み取りブロックは、
ベース領域が図１４と異なり図１６のような平面図の配
置になっている。即ち、走査回路３７がベース領域３３
に対して走査方向の開始側に設けられている。図１５の
ようなベース領域と走査回路との配置にすることによ
り、走査開始側及び走査終了側をそれぞれベース領域で
形成できる。このように配置することにより、図１０の
ようにイメージセンサＩＣを複数個直列接続したセンサ
ーへッドにおいて、接続部の両側でのセンサー出力の差
を小さくすることができる。また、受光素子がフォトダ
イオードの場合においても同様な配置をすることが出来
る。
【００８７】次に、本発明の第３実施例を図面を用いて
説明する。図１７は、本発明のイメージセンサＩＣの回
路ブロック図である。イメージセンサＩＣ１は、受光素
子と受光素子と電気的に直列接続したスイッチトランジ
スタとスイッチトランジスタを順次切り替え制御する走
査回路列とが互いに交互に配置され直線的に走査方向に
読み取りピッチの周期で列１２６を構成している。さら
に、受光素子とスイッチトランジスタと走査回路列１２
６とに沿って外部電気取り出し端子であるパッド５と走
査回路を動かす駆動回路４が配置されている。
【００８８】電気回路図と動作は第１実施例と同様であ
る。
【００８９】図１８は、本発明の第３実施例のイメージ
センサＩＣの一つの読み取り回路ブロックの平面図であ
る。周期的に配置している一つの読み取り回路ブロック
５１は、フォトトランジスタ３８とスイッチトランジス
タとシフトレジスタ等の走査回路５２とから構成されて
いる。光電気変換領域であるベース領域３３の内側にエ
ミッタ領域３４が配置されている。ベース領域３３の周
囲はコレクタ領域が配置されている。コレクタ電極３５
はベース領域３３の走査方向に対して隣に設けられてい
る。さらに、スイッチトランジスタと走査回路５２も同
様にベース領域３３の走査方向に対して隣に設けられて
いる。コレクタ電極３５とスイッチトランジスタと走査
回路５２とは互いに隣に配置されており、コレクタ電極
３５はスイッチトランジスタと走査回路５２の電源用の
電極と共用しており、各々ベース領域３３に対して同じ
走査方向側に配置されている。図１８（a）にしめすよ
うにスイッチトランジスタと走査回路５２はフォトトラ
ンジスタ３８と同等の幅か、あるいは、図１８（ｂ）に
しめすようにスイッチトランジスタと走査回路５２がフ
ォトトランジスタ３８より少し大き目の幅で少なくとも
一部が配置されている。従って、読み取りブロックの幅
（走査方向に対して垂直方向の長さ）を従来に比べスイ
ッチトランジスタと走査回路の幅だけ狭くできる。さら
に、図１８のように、ベース領域３３を走査方向に細長
く形成している。従って図１８のような平面図にするこ
とにより、イメージセンサＩＣの幅を０．２〜０．３５
ｍｍにできる。
【００９０】第１実施例と同様図１０のように、センサ
ーヘッドも非常に細く形成できる。
【００９１】図１９は、本発明の第３実施例のイメージ
センサＩＣの原稿の画像に対応する１読み取りブロック
の走査方向の配置を示した平面図である。フォトトラン
ジスタとスイッチトランジスタとシフトレジスタから成
る列１２７が走査方向に互いに並列に配置されている。
フォトトランジスタとスイッチトランジスタとシフトレ
ジスタの１読み取りブロックはＢで示している。図１９
のようにフォトトランジスタとスイッチトランジスタと
走査回路との１読み取りブロックはＩＣの走査方向両端
で異なっている。即ち、走査開始側の読み取りブロック
は図１８のようにベース領域が走査開始側に配置され、
スイッチトランジスタと走査回路が走査側に配置されて
いる。
【００９２】一方、走査終了側の読み取りブロックは、
ベース領域が図１８と異なり図２０のような平面図の配
置になっている。即ち、スイッチトランジスタと走査回
路５２がベース領域３３に対して走査方向の開始側に設
けられている。図１９のようなベース領域とスイッチト
ランジスタとの配置にすることにより、走査開始側及び
走査終了側をそれぞれベース領域で形成できる。このよ
うに配置することにより、図１０のようにイメージセン
サＩＣを複数個直列接続したセンサーヘッドにおいて、
接続部の両側でのセンサー出力の差を小さくすることが
できる。
【００９３】また、受光素子がフォトダイオードの場合
においても同様な配置をすることが出来る。次に、本発
明の第４実施例を図面を用いて説明する。図１７は、本
発明のイメージセンサＩＣの回路ブロック図である。イ
メージセンサＩＣ２は、受光素子と受光素子と電気的に
直列接続したスイッチトランジスタとスイッチトランジ
スタを順次切り替え制御する走査回路列とが配置され直
線的に走査方向に読み取りピッチの周期で列１２６を構
成している。さらに、受光素子とスイッチトランジスタ
と走査回路列１２６とに沿って外部電気取り出し端子で
あるパッド５と走査回路を動かす駆動回路４が配置され
ている。
【００９４】電気回路図と動作は第１実施例と同様であ
る。
【００９５】図２１は、第４実施例のイメージセンサＩ
Ｃの一つの読み取り回路ブロックの平面図である。周期
的に配置している一つの読み取り回路ブロック５３は、
フォトトランジスタ３８とスイッチトランジスタと走査
回路５２とから構成されている。光電気変換領域である
ベース領域３３は『型で形成されている。ベース領域３
３の内側にエミッタ領域３４が配置されている。ベース
領域３３の周囲はコレクタ領域が配置されている。コレ
クタ電極３５はベース領域３３に対して隣に少なくとも
２辺が接触し設けられている。さらに、スイッチトラン
ジスタと走査回路５２も同様にベース領域３３の隣に設
けられている。コレクタ電極３５とスイッチトランジス
タと走査回路３６とは互いに隣に配置されており、コレ
クタ電極３５はスイッチトランジスタと走査回路３６の
電源用の電極と共用しており、図２１(a)に示すように
スイッチトランジスタと走査回路５２は受光素子３８の
幅の内側で、少なくとも２辺が接触し配置されている。
あるいは、図２１(ｂ)に示すようにスイッチトランジス
タと走査回路５２は受光素子３８の同等か少し大きめの
幅で、少なくとも３辺が接触し配置されている。従っ
て、読み取りブロックの幅（走査方向に対して垂直方向
の長さ）を従来に比べスイッチトランジスタと走査回路
の幅だけ狭くできる。従って図２１のような平面図にす
ることにより、イメージセンサＩＣの幅を０．２〜０．
３５ｍｍにできる。さらに、図２１のように、ベース領
域３３の幅を一つの読み取り回路ブロック５３の走査方
向にできるだけ細長くし、イメージセンサＩＣの解像度
の１受光素子のピッチ幅に近づけることで、光が照射さ
れる範囲を走査方向に広くでき、エリア内の情報は平均
化される。
【００９６】
【００９７】第１実施例と同様図１０のように、センサ
ーヘッドも非常に細く形成できる。
【００９８】図１９は、第４実施例のイメージセンサＩ
Ｃ２の原稿の画像に対応する１読み取りブロックの走査
方向の配置を示した平面図である。受光素子とスイッチ
トランジスタとシフトレジスタから成る走査回路との列
１２７が走査方向に配置されている。受光素子とスイッ
チトランジスタと走査回路との１読み取りブロックはＢ
で示している。図１９のように受光素子とスイッチトラ
ンジスタと走査回路との１読み取りブロックはＩＣの走
査方向両端で異なっている。即ち、走査開始側の読み取
りブロックは図２１のようにベース領域が走査開始側に
配置され、スイッチトランジスタと走査回路５２が走査
側に配置されている。
【００９９】一方、走査終了側の読み取りブロックは、
ベース領域が図２１と異なり図２２のような平面図の配
置になっている。即ち、スイッチトランジスタと走査回
路５２がベース領域３３に対して走査方向の開始側に設
けられている。図１９のようなベース領域とスイッチト
ランジスタとの配置にすることにより、走査開始側及び
走査終了側をそれぞれベース領域で形成できる。さらに
図２１の回路ブロックと図２２の回路ブロックが隣り合
う箇所でも、ベース領域３３は走査方向に解像度の１受
光素子のピッチ幅に近く配置されているため、ベース領
域は隣り合うため、図２１の回路ブロックと図２２の回
路ブロックのセンサー出力の差を小さくすることができ
る。さらに図１０のようにイメージセンサＩＣを複数個
直列接続したセンサーへッドにおいて、接続部の両側で
のセンサー出力の差を小さくすることができる。また、
受光素子がフォトダイオードの場合においても同様な配
置をすることが出来る。
【０１００】次に、本発明の第５実施例を図面を用いて
説明する。回路ブロックの配置および電気回路は第４実
施例と同一である。図２３は、第５実施例のリニアイメ
ージセンサＩＣの一つの読み取り回路ブロックの平面図
である。周期的に配置している一つの読み取り回路ブロ
ック５４は、フォトトランジスタ３８とスイッチトラン
ジスタと走査回路５２とから構成されている。光電気変
換領域であるベース領域３３は凹型で形成されている。
ベース領域３３の内側にエミッタ領域３４が配置されて
いる。ベース領域３３の周囲はコレクタ領域が配置され
ている。コレクタ電極３５はベース領域３３対して隣に
少なくとも２辺が接触し設けられている。さらに、スイ
ッチトランジスタと走査回路５２も同様にベース領域３
３の隣に設けられている。コレクタ電極３５とスイッチ
トランジスタと走査回路５２とは互いに隣に配置されて
おり、コレクタ電極３５はスイッチトランジスタと走査
回路５２の電源用の電極と共用しており、各々ベース領
域３３に対して同じ走査方向側に配置されている。
【０１０１】図２３(a)に示すようにスイッチトランジ
スタと走査回路５２は受光素子３８の幅の内側で、少な
くとも２辺が接触し配置されている。あるいは、図２３
(ｂ)に示すようにスイッチトランジスタと走査回路５２
は受光素子３８の同等か少し大きめの幅で、少なくとも
３辺が接触し配置されている。このことにより、読み取
りブロックの幅（走査方向に対して垂直方向の長さ）を
従来に比べスイッチトランジスタと走査回路の幅だけ狭
くできる。従って、図２３のような平面図にすることに
より、イメージセンサＩＣの幅を０．２〜０．３５ｍｍ
にできる。さらに、図２３のように、ベース領域３３を
一つの読み取り回路ブロック５４の走査方向にできるだ
け細長く形成している。、ベース領域３３の幅を一つの
読み取り回路ブロック５４の走査方向にできるだけ細長
くし、イメージセンサＩＣの解像度の１受光素子のピッ
チ幅に近づけることで、光が照射される範囲を走査方向
に広くでき、エリア内の情報は平均化される。
【０１０２】第１実施例と同様図１０のように、センサ
ーヘッドも非常に細く形成できる。
【０１０３】図２４は、本発明の第５実施例のリニアイ
メージセンサＩＣの原稿の画像に対応する１読み取りブ
ロックの走査方向の配置を示した平面図である。受光素
子とスイッチトランジスタとシフトレジスタから成る走
査回路との列１２８が走査方向に配置されている。受光
素子とスイッチトランジスタと走査回路との１読み取り
ブロックはＢで示している。図２４のように受光素子と
スイッチトランジスタと走査回路との１読み取りブロッ
クはＩＣの走査方向に全て同じ方向で配置されている。
即ち、読み取りブロックは図２３のようにベース領域３
３がスイッチトランジスタと走査回路５２を挟み走査開
始側と走査終了側の両側に配置されているため、図２４
のようなベース領域とスイッチトランジスタと走査回路
の配置にすることにより、走査開始側及び走査終了側を
それぞれベース領域で形成できる。このように配置する
ことにより、図１０のようにイメージセンサＩＣを複数
個直列接続したセンサーへッドにおいて、接続部の両側
でのセンサー出力の差を小さくすることができる。ま
た、受光素子がフォトダイオードの場合においても同様
な配置をすることが出来る。
【０１０４】次に、本発明の第６実施例を図面を用いて
説明する。本発明は、今まで説明した全ての実施例と組
み合わせて適用することができるし、単独で実施するこ
ともできる。回路と動作は第１実施例と同様である。図
２５は本発明のイメージセンサＩＣのパッド形状を示し
た平面図である。パッド５はＡＬ等で形成されている。
パッド電極５５は、ＡＬ等のパッド上の保護膜をエッチ
ング等で取り除いた部分で、電気的な接触が可能な部分
である。Ｘｐ５２はパッド電極５５の主走査方向の長さ
であり、サイズは１００μｍである。Ｙｐ ５３はパッ
ド電極５５の副走査方向の長さであり、サイズは８０μ
ｍである。従って、パッドは主走査方向に細長くなって
いる。図２６はパッド電極が８角形の場合、図２７はパ
ッド電極が楕円形の場合である。いずれにしても、パッ
ド電極５５の主走査方向の長さＸｐが副走査方向の長さ
Ｙｐよりも長くなっている。また、Ｙｐは８０μｍ以下
にする。
【０１０５】図２８は本発明のイメージセンサＩＣの検
査時を示した平面図である。受光素子とスイッチトラン
ジスタ列２０と走査回路列３とに沿って外部電気取り出
し端子であるパッド５に、イメージセンサＩＣの電気特
性を測定するためプローブ１ピン〜３ピン４４とプロー
ブ４ピン〜６ピン５５の先端がパッド５に接触した状態
である。
【０１０６】プローブ１ピン〜３ピン４４とプローブ４
ピン〜６ピン５５はそれぞれ３層の多段式となってお
り、イメージセンサＩＣの長さ方向に全て平行であり、
また垂直方向に全て重なっている。このため、上部より
光照射してもフォトトランジスタとスイッチトランジス
タとの列２０はプローブの影にはならない。
【０１０７】図２９は本発明のイメージセンサＩＣの検
査時を示した断面図である。プローブ１ピン〜３ピン４
４とプローブ４ピン〜６ピン５５はそれぞれ３層の多段
式となっており、イメージセンサＩＣ２の垂直方向に全
て平行であり、また垂直方向に全て重なっている。方向
１ ５６はプローブのドライブ方向であり、垂直方向に
移動する。
【０１０８】方向２ ５７はプローブ１ピン〜３ピン
４４の先端が、パッド ５に接触しオーバードライブし
たときの進入方向であり、イメージセンサＩＣ １の長
さ方向にほぼ平行に右方向へ移動する。方向３ ５８は
プローブ４ピン〜６ピン ５５の先端が、パッド ５に
接触しオーバードライブしたときの進入方向であり、イ
メージセンサＩＣ １の長さ方向にほぼ平行に左方向へ
移動する。
【０１０９】図３０は本発明のイメージセンサＩＣの検
査時のパッドのプローブ跡を示した平面図である。方向
４ ６０はプローブの先端の進入方向であり、パッド５
の長さ方向にほぼ平行である。プローブの傷跡５９は、
パッドの電極５５にプローブ先端が接触し、プローブの
先端が進入することによりできる。このためパッド５の
長さ方向にほぼ平行でかつ、プローブの先端面径と同等
の幅で細長く形成される。
【０１１０】従って、Ｙｐはプローブ先端面径と同等か
あるいは少し大きめのサイズまで小さくできる。これに
対してＸｐはプローブ先端がずれる分だけ大きいサイズ
が必要である。図２８で明らかなように、イメージセン
サＩＣの幅は、パッド電極の幅Ｙｐを小さくすれば、そ
の分小さくできる。例えば、従来Ｙｐが１００μｍであ
ったところを、８０μｍにすれば、イメージセンサＩＣ
の幅を２０μｍ小さくできる。
【０１１１】このようにしてパッドの幅を狭くすること
により、イメージセンサＩＣの幅を０．２〜０．３５ｍ
ｍにできる。また、プローブの先端の進入方向ががパッ
ドの長さ方向に平行でない場合は、パッドの電極の対角
線方向にほぼ平行にプローブの先端を進入させることに
より傷跡の長さを長くとることができ、パッドの幅も狭
くできる。
【０１１２】次に、本発明の回路について説明する。本
発明の回路は、図３、４、５に示したが、光電変換素子
の出力端子のリセット状態がクロックパルスＣＬＫの１
周期のＨＩＧＨ期間しか行われないのでクロックパルス
ＣＬＫのＤＵＴＹ幅が変わり、ＨＩＧＨ期間が短くなる
とリセット期間も短くなり残留電荷量が多くなるという
欠点がある。
【０１１３】そこで、別の回路について本発明の第７実
施例として説明する。この回路は、リセット期間がクロ
ックパルスのＤＵＴＹに関係なく一定であり、リセット
期間が長くとれるため、残留電荷を低減できる。さらに
素子はあまり増やさなくてもよいため図３、４、５に示
した回路と同程度のチップサイズが可能である。
【０１１４】図３１、３２は、本発明の第７実施例のリ
ニアイメージセンサーの回路の概略図である。光電変換
素子・・・Ｓ2n ，Ｓ2n+1 ・・・の出力端子は、スイッ
チング素子・・・ＳＷ2n ，ＳＷ2n+1 の入力端子に接続
され、スイッチング素子・・・ＳＷ2n ，ＳＷ2n+1 の出
力端子は、そのスイッチング素子が奇数番目の場合は第
１の共通線ＳＬ1 に接続され、偶数番目の場合は第２の
共通線ＳＬ2 に接続されている。第１の共通線ＳＬ1 は
第１の読出しゲートＧ1 の入力端子と第１のリセットゲ
ートＲＧ1 の入力端子に接続され、 第２の共通線ＳＬ2
は第２の読出しゲートＧ2 の入力端子と第２のリセッ
トゲートＲＧ2 の入力端子に接続されている。第１及び
第２の読出しゲートＧ1 ，Ｇ2 の出力端子は互いに短絡
し、第３の共通線ＳＬ3 に接続されている。
【０１１５】第３の共通線ＳＬ3 は、外部への信号出力
端子ＳＩＧと、第３のリセットゲートＲＧ3 の入力端子
に接続され、前述の第１，第２，第３のリセットゲート
の出力端子は、リセット電位を与えるリセット電源に接
続されている。（便宜上、この回路ではＧＮＤとす
る。）また、スイッチング素子・・・ＳＷ2n，ＳＷ2n+1
・・・を制御する信号は、シフトレジスタの走査回路Ｓ
Ｃのフリップフロップ・・・ＦＦ2n，ＦＦ2n+1・・・の
各段の出力端子Ｍの反転出力とＱの反転出力とのＮＯＲ
出力で得られる。即ち、第ｎ段目のフリップフロップＦ
Ｆn の出力端子Ｍの反転出力とＱの反転出力とのＮＯＲ
出力が、ｎ番目のスイッチング素子ＳＷn の制御端子に
接続されている。
【０１１６】上述の回路の動作を図３３のタイムチャー
トに基づいて説明する。図３中ＰＣＬＫは１／ｆＣＫ秒
周期のクロックパルスを示し、フリップフロップ・・・
ＦＦ2n，ＦＦ2n+1・・・や制御回路ＣＣのクロック端子
ＣＬＫに入力される。ＰＳＩはスタートパルスを示し、
シフトレジスタの走査回路ＳＣのフリップフロップＦＦ
2n-1のデータ端子Ｄに入力され、シフトレジスタ内をク
ロックパルスＰＣＬＫの立下りに状態変化を起こしクロ
ックパルス２周期分のデータが転送される。ＰＳＷi
は、ｉ番目（ｉ＝２ｎ，２ｎ＋１・・・）のスイッチン
グ素子を制御するパルスを示し，ＰＧj は（ｊ＝１，
２）はｊ番目の読出しゲートＧj を制御するパルスを示
し、ＰＲＧk （ｋ＝１，２，３）はｋ番目のリセットゲ
ートＲＧk を制御するパルスを示す。ここで、上述の制
御パルスＰＳＷi ，ＰＧj ，ＰＲＧk のＨｉｇｈレベル
で、スイッチング素子ＳＷi や読み出しゲートＧj 及び
リセットゲートＲＧk の入力端子間は導通状態となり、
Ｌｏｗレベルで非導通状態となるように設計されてい
る。即ち、第１及び第２の読み出しゲートＧ1 ，Ｇ2 は
互いに逆の位相で導通／非導通状態となる。
【０１１７】又、第１の読み出しゲートＧ1 ，第１のリ
セットゲートＲＧ1 も互いに逆の位相で導通／非導通状
態となる。同様に第１及び第２のリセットゲートＲＧ1
，ＲＧ2 は互いに逆の位相で導通／非導通状態とな
る。又、第２の読み出しゲートＧ2 ，第２のリセットゲ
ートＲＧ2 も互いに逆の位相で導通／非導通状態とな
る。
【０１１８】第３のリセットゲートＲＧ3 はクロックパ
ルスＰＣＬＫとほぼ同じタイミングで導通／非導通状態
が繰り返される。導通／非導通の状態変化を起こすタイ
ミングはスイッチング素子ＳＷi がクロックパルスＰＣ
ＬＫの立下り時で、導通状態を保つ１回の周期はクロッ
クパルスＰＣＬＫの１周期半に相当する。さらに、読み
出しゲートＧj 及び、リセットゲートＲＧk はクロック
パルスＰＣＬＫの立上がり時に状態変化し、導通状態を
保つ１回の周期はクロックパルスＰＣＬＫの１周期に相
当するよう設計される。
【０１１９】次に複数の光電変換素子Ｓl（ｌ＝・・・
２ｎ，２ｎ＋１・・・）で得られた信号を外部へ順次読
み出す動作と、信号のリセット動作を説明する。まず、
走査回路ＳＣに、フリップフロップ・・・ＦＦ2n，ＦＦ
2n+1・・・からなるシフトレジスタのＢＩＴ数より大な
る周期のデータＰＳＩを入力し、クロックの立下りに同
期し転送され、複数のスイッチング素子ＳＷi が１段ず
つ順次導通するような、走査信号を発生する。ここで、
例えば第（２ｎ＋１）番目の光電変換素子Ｓ2n+1で得ら
れた信号は、第１の読み出しゲートＧ1 と第３のリセッ
トゲートＲＧ3がクロックパルスＰＣＬＫの立上りで導
通状態になる、この時第（２ｎ＋１）番目のスイッチン
グ素子ＳＷ(2n+1)は非導通状態にあるため、第（２ｎ＋
１）番目の光電変換素子Ｓ(2n+1)で得られた信号はまだ
第１の共通線に読み出されていない。よって信号出力端
子ＳＩＧからは、第３のリセットゲートＲＧ3 が導通状
態であるため、リセット電圧が出力される。次に、クロ
ックパルスＰＣＬＫの立下ると、題３のリセットゲート
が非導通状態となり、やや遅れて第（２ｎ＋１）番目の
スイッチング素子ＳＷ2n+1が導通状態となり、第（２ｎ
＋１）番目の光電変換素子Ｓ2n+1で得られた信号は、ス
イッチング素子ＳＷ2n+1及び第１の共通線ＳＬ1 及び第
１の読出しゲートＲＧ1 及び第３の共通線ＳＬ3 を通
じ、信号出力端子ＳＩＧを介し外部に読み出される。こ
の時、第２の読出しゲートＧ2 及び第１のリセットゲー
トＲＧ1 、そして第３のリセットゲートは非導通の状態
にあり、なお第２のリセットゲートＲＧ2 は導通状態で
第２の共通線ＳＬ2 はリセット電圧に固定されている。
【０１２０】次に、クロックパルスＰＣＬＫの立上りで
第１の読み出しゲートＧ1 が非導通状態に移ると共に、
第１のリセットゲートＲＧ1 と第２の読み出しゲートＧ
2 、及び第３のリセットゲートが導通状態に移る。この
時、第（２ｎ＋１）番目のスイッチング素子ＳＷ2n+1は
導通状態にあるため、第（２ｎ＋１）番目の光電変換素
子Ｓ2n+1は、スイッチング素子ＳＷ2n+1と第１の共通線
ＳＬ1及び第１のリセットゲートＲＧ1 を介して、リセ
ット電源に接続され、リセット状態となる。またこの
時、第２（ｎ＋１）番目のスイッチング素子ＳＷ2(n+1)
は非導通状態にあるため、第２（ｎ＋１）番目の光電変
換素子Ｓ2(n+1)で得られた信号はまだ第２の共通線に読
み出されていない。よって信号出力端子ＳＩＧからは、
第３のリセットゲートＲＧ3 が導通状態であるため、リ
セット電圧が出力される。
【０１２１】次に、クロックパルスＰＣＬＫが立ち下が
ると、第３のリセットゲートＲＧ3が非導通状態とな
り、やや遅れて第２（ｎ＋１）番目のスイッチング素子
ＳＷ2(n+1)は導通状態になり、第２（ｎ＋１）番目の光
電変換素子Ｓ2(n+1)で得られた信号はスイッチング素子
ＳＷ2(n+1)及び第２の共通線ＳＬ2 及び第２の読み出し
ゲートＧ2 及び第３の共通線ＳＬ3 を通じ、信号出力端
子ＳＩＧを介し外部へ読み出される。また、第１の読み
出しゲートＧ1 は非導通の状態であり第（２ｎ＋１）番
目の光電変換素子Ｓ2n+1の信号が重なる事はない、なお
第１のリセットゲートＲＧ1 は導通状態で第１の共通線
ＳＬ1 はリセット電圧に固定されている。このため第
（２ｎ＋１）番目のスイッチング素子ＳＷ2n+1は導通状
態にあり、第（２ｎ＋１）番目の光電変換素子Ｓ2n+1の
リセット状態は続いている。
【０１２２】次に、クロックパルスＰＣＬＫの立上りで
第２の読み出しゲートＧ2 が非導通状態に移ると共に、
第（２ｎ＋１）番目のスイッチング素子ＳＷ2n+1は非導
通状態になり第（２ｎ＋１）番目の光電変換素子Ｓ2n+1
はリセット状態から解放され光電変換状態である電荷蓄
積状態に入る、また第２のリセットゲートＲＧ2 と第１
の読み出しゲートＧ1 、及び第３のリセットゲートが導
通状態に移り。この時、第２（ｎ＋１）番目のスイッチ
ング素子ＳＷ2(n+1)は導通状態にあるため、第２（ｎ＋
１）番目の光電変換素子Ｓ2(n+1)は、スイッチング素子
ＳＷ2(n+1)と第２の共通線ＳＬ2 及び第２のリセットゲ
ートＲＧ2 を介して、リセット電源に接続され、リセッ
ト状態となる。またこの時、第２（ｎ＋１）＋１番目の
スイッチング素子ＳＷ2(n+1)+1は非導通状態にあるた
め、第２（ｎ＋１）＋１番目の光電変換素子Ｓ2(n+1)+1
で得られた信号はまだ第２の共通線に読み出されていな
い。よって信号出力端子ＳＩＧからは、第３のリセット
ゲートＲＧ3 が導通状態であるため、リセット電圧が出
力される。
【０１２３】次に、クロックパルスＰＣＬＫが立下る
と、第３のリセットゲートＲＧ3 が非導通状態となり、
やや遅れて第（２ｎ＋１）＋１番目のスイッチング素子
ＳＷ2n+1+1が導通状態となり、第（２ｎ＋１）＋１番目
の光電変換素子Ｓ(2n+1)+1で得られた信号はスイッチン
グ素子ＳＷ(2n+1)+1及び第１の共通線ＳＬ1 及び第１の
読み出しゲートＧ1 及び第３の共通線ＳＬ3 を通じ、信
号出力端子ＳＩＧを介し外部に読み出される。この時、
第２の読み出しゲートは非導通状態にあり、なお第２の
リセットゲートＲＧ2 は導通状態で第２の共通線ＳＬ2
はリセット電圧に固定されている。このため第（２ｎ＋
１）番目のスイッチング素子ＳＷ2n+1は導通状態にあ
り、第（２ｎ＋１）番目の光電変換素子Ｓ2n+1のリセッ
ト状態は続いている。
【０１２４】次に、クロックパルスＰＣＬＫの立上りで
第１の読み出しゲートＧ1 が非導通状態に移ると共に、
第２（ｎ＋１）番目のスイッチング素子ＳＷ2(n+1)は非
導通状態になり第２（ｎ＋１）番目の光電変換素子Ｓ2
(n+1)はリセット状態から解放され光電変換状態である
電荷蓄積状態に入る、また第１のリセットゲートＲＧ1
と第２の読み出しゲートＧ2 、及び第３のリセットゲー
トが導通状態に移り。この時、第２（ｎ＋１）＋１番目
のスイッチング素子ＳＷ2(n+1)+1は導通状態にあるた
め、第２（ｎ＋１）＋１番目の光電変換素子Ｓ2(n+1)+1
は、スイッチング素子ＳＷ2(n+1)+1と第１の共通線ＳＬ
1 及び第１のリセットゲートＲＧ1 を介して、リセット
電源に接続され、リセット状態となる。
【０１２５】この繰り返しにより、複数の光電変換素子
で得られた信号が順次外部へ読み出され、リセット状態
はクロックパルスＰＣＬＫの１周期分となる、さらにク
ロックパルスのＤＵＴＹ幅が変化してもリセット動作の
周期は変化しない。またいずれのスイッチング素子も読
み出しゲートも非導通状態から導通状態になって外部へ
信号を読み出すとき、すでに読み出しゲートＧk は定常
状態となっているため、固定パターンノイズや読み出し
ゲートのスイッチングノイズが光電変換された信号に重
なることがなく、Ｓ／Ｎ比を低下させる事がない。この
ようにして、リニアイメージセンサーの動作が得られ
る。
【０１２６】次に図３４、３５、３６は、本発明の第８
実施例のイメージセンサーの回路の概略図である。本実
施例は図３１、３２に示した本発明のイメージセンサー
のスイッチング素子の出力端子に接続された共通線の数
を複数本増やしたものである。光電変換素子・・・Ｓ4n
+1，Ｓ4n+2・・・の出力端子は、スイッチング素子・・
・ＳＷ4n+1，ＳＷ4n+2・・・の入力端子の接続され、ス
イッチング素子・・・ＳＷ4n+1，ＳＷ4n+2・・・の出力
端子は、第１番目の場合は第１の共通線ＳＬ1 に、第２
番目の場合は第２の共通線ＳＬ2 に、第３番目の場合は
第３の共通線ＳＬ3 に、第４番目の場合は第４の共通線
ＳＬ4 に接続されている。。
【０１２７】第１の共通線ＳＬ1 は第１の読出しゲート
Ｇ1 の入力端子と第１のリセットゲートＲＧ1 の入力端
子に接続され、第２の共通線ＳＬ2 は第２の読出しゲー
トＧ2 の入力端子と第２のリセットゲートＲＧ2 の入力
端子に接続され、第３の共通線ＳＬ3 は第３の読出しゲ
ートＧ3 の入力端子と第３のリセットゲートＲＧ3 の入
力端子に接続され、第４の共通線ＳＬ4 は第４の読出し
ゲートＧ4 の入力端子と第４のリセットゲートＲＧ4 の
入力端子に接続されている。
【０１２８】第１，第２，第３，第４の読出しゲートＧ
1 ，Ｇ2 ，Ｇ3 ，Ｇ4 の出力端子は互いに短絡し、第５
の共通線ＳＬ5 に接続されている。第５の共通線ＳＬ5
は、外部への信号出力端子ＳＩＧと、第５のリセットゲ
ートＲＧ5 の入力端子に接続され、前述の第１，第２，
第３，第４，第５のリセットゲートの出力端子は、リセ
ット電位を与えるリセット電源に接続されている。（便
宜上、この回路ではＧＮＤとする。）また、スイッチン
グ素子・・・ＳＷ4n+1，ＳＷ4n+2・・・を制御する信号
は、シフトレジスタの走査回路ＳＣのフリップフロップ
・・・ＦＦ4n+1，ＦＦ4n+2・・・の各段の出力端子Ｍの
反転出力とＱの反転出力とのＮＯＲ出力で得られる。即
ち、第ｎ段目のフリップフロップＦＦn の出力端子Ｍの
反転出力とＱの反転出力とのＮＯＲ出力が、ｎ番目のス
イッチング素子ＳＷn の制御端子に接続されている。
【０１２９】上述の回路の動作を図３７のタイムチャー
トに基づいて説明する。図３７中ＰＣＬＫは１／ｆＣＫ
秒周期のクロックパルスを示し、フリップフロップ・・
・ＦＦ4n+1，ＦＦ4n+2・・・や制御回路ＣＣのクロック
端子ＣＬＫに入力される。ＰＳＩはスタートパルスを示
し、シフトレジスタの走査回路ＳＣのフリップフロップ
ＦＦ4n+1のデータ端子Ｄに入力され、シフトレジスタ内
をクロックパルスＰＣＬＫの立下りに状態変化を起こし
クロックパルス４周期分のデータが転送される。ＰＳＷ
i は、ｉ番目（ｉ＝４ｎ＋１，４ｎ＋２・・・）のスイ
ッチング素子を制御するパルスを示し，ＰＧj は（ｊ＝
１，２，３，４）はｊ番目の読出しゲートＧｊ を制御
するパルスを示し、ＰＲＧk （ｋ＝１，２，３，４，
５）はｋ番目のリセットゲートＲＧkを制御するパルス
を示す。
【０１３０】ここで、上述の制御パルスＰＳＷi ，ＰＧ
j ，ＰＲＧk のＨｉｇｈレベルで、スイッチング素子Ｓ
Ｗi や読み出しゲートＧj 及びリセットゲートＲＧk の
入力端子間は導通状態となり、ＬＯＷレベルで非導通状
態となるように設計されている。即ち、第ｊの読み出し
ゲートＧj ，第ｋのリセットゲートＲＧk は互いに逆の
位相で導通／非導通状態となる（ｊ＝ｋ＝１，２，３，
４）。第５のリセットゲートＲＧ5 はクロックパルスＰ
ＣＬＫとほぼ同じタイミングで導通／非導通状態が繰り
返される。導通／非導通の状態変化を起こすタイミング
はスイッチング素子ＳＷi がクロックパルスＰＣＬＫの
立下り時で、導通状態を保つ１回の周期はクロックパル
スＰＣＬＫの３周期半に相当する。さらに、読み出しゲ
ートＧj及び、リセットゲートＲＧk はクロックパルス
ＰＣＬＫの立上がり時にクロックパルスＰＣＬＫの４周
期毎に状態変化し、導通状態を保つ１回の周期は読み出
しゲートはＧj クロックパルスＰＣＬＫの１周期に相当
し、リセットゲートＲＧkはクロックパルスＰＣＬＫの
３周期に相当するよう設計される。
【０１３１】次に複数の光電変換素子Ｓl （ｌ＝・・・
４ｎ＋１，４ｎ＋２・・・）で得られた信号を外部へ順
次読み出す動作と、信号のリセット動作を説明する。ま
ず、走査回路ＳＣに、フリップフロップ・・・ＦＦ4n+
1，ＦＦ4n+2・・・からなるシフトレジスタのＢＩＴ数
より大なる周期のデータＰＳＩを入力し、クロックの立
下りに同期されて転送し、複数のスイッチング素子ＳＷ
i が１段ずつ順次導通するような、走査信号を発生す
る。ここで、例えば第（４ｎ＋１）番目の光電変換素子
Ｓ4n+1で得られた信号は、第１の読み出しゲートＧ1 と
第５のリセットゲートＲＧ5 がクロックパルスＰＣＬＫ
の立上りで導通状態になる、この時第（４ｎ＋１）番目
のスイッチング素子ＳＷ4n+1は非導通状態にあるため、
第（４ｎ＋１）番目の光電変換素子Ｓ4n+1で得られた信
号はまだ第１の共通線に読み出されていない。よって信
号出力端子ＳＩＧからは、第５のリセットゲートＲＧ5
が導通状態であるため、リセット電圧が出力される。
【０１３２】次に、クロックパルスＰＣＬＫが立下る
と、第５のリセットゲートＲＧ5 が非導通状態となり、
やや遅れて第（４ｎ＋１）番目のスイッチング素子ＳＷ
4n+1が導通状態となり、第（４ｎ＋１）番目の光電変換
素子Ｓ4n+1で得られた信号はスイッチング素子ＳＷ4n+1
及び第１の共通線ＳＬ1 及び第１の読み出しゲートＧ1
及び第５の共通線ＳＬ5 を通じ、信号出力端子ＳＩＧを
介し外部に読み出される。この時、第２，第３，第４の
読み出しゲートＧ2 ，Ｇ3 ，Ｇ4 は非導通の状態であ
り、なお第２，第３，第４のリセットゲートＲＧ2 ，Ｒ
Ｇ3 ，ＲＧ4 は導通状態で第２，第３，第４の共通線Ｓ
Ｌ2 ，ＳＬ3 ，ＳＬ4 はリセット電圧に固定されてい
る。
【０１３３】次に、クロックパルスＰＣＬＫの立上りで
第１の読み出しゲートＧ1 が非導通状態に移ると共に、
第１のリセットゲートＲＧ1 と第２の読み出しゲートＧ
2 、及び第５のリセットゲートＲＧ5 が導通状態に移
る。この時、第（４ｎ＋１）番目のスイッチング素子Ｓ
Ｗ4n+1は導通状態にあるため、第（４ｎ＋１）番目の光
電変換素子Ｓ4n+1は、スイッチング素子ＳＷ4n+1と第１
の共通線ＳＬ1及び第１のリセットゲートＲＧ1 を介し
て、リセット電源に接続され、リセット状態となる。ま
たこの時、第（４ｎ＋２）番目のスイッチング素子ＳＷ
4n+2は非導通状態にあるため、第（４ｎ＋２）番目の光
電変換素子Ｓ4n+2で得られた信号はまだ第２の共通線に
読み出されていない。よって信号出力端子ＳＩＧから
は、第５のリセットゲートＲＧ5 が導通状態であるた
め、リセット電圧が出力される。
【０１３４】次にクロックパルスＰＣＬＫが立下がる
と、第５のリセットゲートが非導通状態となり、やや遅
れて第（４ｎ＋２）番目のスイッチング素子ＳＷ4n+2は
導通状態になり、第（４ｎ＋２）番目の光電変換素子Ｓ
4n+2で得られた信号はスイッチング素子ＳＷ4n+2及び第
２の共通線ＳＬ2 及び第２の読み出しゲートＧ2 及び第
５の共通線ＳＬ5 を通じ、信号出力端子ＳＩＧを介し外
部へ読み出される。また、第１，第３，第４の読み出し
ゲートＧ1 ，Ｇ3 ，Ｇ4 は非導通の状態であり、なお第
１，第３，第４のリセットゲートＲＧ1 ，ＲＧ3 ，ＲＧ
4 は導通状態で第１，第３，第４の共通線ＳＬ1 ，ＳＬ
3 ，ＳＬ4 はリセット電圧に固定されている。このため
第（４ｎ＋１）番目のスイッチング素子ＳＷ4n+1は導通
状態にあり、第（４ｎ＋１）番目の光電変換素子Ｓ4n+1
はリセット状態は続いている。
【０１３５】次に、クロックパルスＰＣＬＫの立上りで
第２の読み出しゲートＧ2 が非導通状態に移ると共に、
第２のリセットゲートＲＧ2 と第３の読み出しゲートＧ
3 、及び第５のリセットゲートＲＧ5 が導通状態に移
る。この時、第（４ｎ＋２）番目のスイッチング素子Ｓ
Ｗ4n+2は導通状態にあるため、第（４ｎ＋２）番目の光
電変換素子Ｓ4n+2は、スイッチング素子ＳＷ4n+2と第２
の共通線ＳＬ2 及び第２のリセットゲートＲＧ2 を介し
て、リセット電源に接続され、リセット状態となる。ま
たこの時、第（４ｎ＋３）番目のスイッチング素子ＳＷ
4n+3は非導通状態にあるため、第（４ｎ＋３）番目の光
電変換素子Ｓ4n+3で得られた信号はまだ第３の共通線に
読み出されていない。よって信号出力端子ＳＩＧから
は、第５のリセットゲートＲＧ5 が導通状態であるた
め、リセット電圧が出力される。
【０１３６】次に、クロックパルスＰＣＬＫが立下る
と、第５のリセットゲートが非導通状態となり、やや遅
れて第（４ｎ＋３）番目のスイッチング素子ＳＷ4n+3が
導通状態となり、第（４ｎ＋３）番目の光電変換素子Ｓ
4n+3で得られた信号はスイッチング素子ＳＷ4n+3及び第
３の共通線ＳＬ3 及び第３の読み出しゲートＧ3 及び第
５の共通線ＳＬ5 を通じ、信号出力端子ＳＩＧを介し外
部に読み出される。、また、第１，第２，第４の読み出
しゲートＧ1 ，Ｇ2 ，Ｇ4 は非導通の状態であり、なお
第１第２，第４のリセットゲートＲＧ1 ，ＲＧ2 ，ＲＧ
4 は導通状態で第１，第２，第４の共通線ＳＬ1 ，ＳＬ
2 ，ＳＬ4 はリセット電圧に固定されている。このため
第（４ｎ＋１）番目のスイッチング素子ＳＷ4n+1と第
（４ｎ＋２）番目のスイッチング素子ＳＷ4n+2はそれぞ
れ導通状態にあり、光電変換素子Ｓ4n+1，Ｓ4n+2のリセ
ット状態は続いている。
【０１３７】次に、クロックパルスＰＣＬＫの立上りで
第３の読み出しゲートＧ3 が非導通状態に移ると共に、
第３のリセットゲートＲＧ3 と第４の読み出しゲートＧ
4 、及び第５のリセットゲートＲＧ5 が導通状態に移
る。この時、第（４ｎ＋３）番目のスイッチング素子Ｓ
Ｗ4n+3は導通状態にあるため、第（４ｎ＋３）番目の光
電変換素子Ｓ4n+3は、スイッチング素子ＳＷ4n+3と第３
の共通線ＳＬ3 及び第３のリセットゲートＲＧ3 を介し
て、リセット電源に接続され、リセット状態となる。ま
たこの時、第（４ｎ＋４）番目のスイッチング素子ＳＷ
4n+4は非導通状態にあるため、第（４ｎ＋４）番目の光
電変換素子Ｓ4n+4で得られた信号はまだ第４の共通線に
読み出されていない。よって信号出力端子ＳＩＧから
は、第５のリセットゲートＲＧ5 が導通状態であるた
め、リセット電圧が出力される。
【０１３８】次に、クロックパルスＰＣＬＫが立下る
と、第５のリセットゲートが非導通状態となり、やや遅
れて第（４ｎ＋４）番目のスイッチング素子ＳＷ4n+4が
導通状態となり、第（４ｎ＋４）番目の光電変換素子Ｓ
4n+4で得られた信号はスイッチング素子ＳＷ4n+4及び第
４の共通線ＳＬ4 及び第４の読み出しゲートＧ4 及び第
５の共通線ＳＬ5 を通じ、信号出力端子ＳＩＧを介し外
部に読み出される。この時、第１，第２，第３の読み出
しゲートＧ1 ，Ｇ2 ，Ｇ3 は非導通の状態であり、なお
第１第２，第３のリセットゲートＲＧ1 ，ＲＧ2 ，ＲＧ
3 は導通状態で第１，第２，第３の共通線ＳＬ1 ，ＳＬ
2 ，ＳＬ3 はリセット電圧に固定されている。このため
第（４ｎ＋１）番目のスイッチング素子ＳＷ4n+1と第
（４ｎ＋２）番目のスイッチング素子ＳＷ4n+2と第（４
ｎ＋３）番目のスイッチング素子ＳＷ4n+3はそれぞれ導
通状態にあり、光電変換素子Ｓ4n+1，Ｓ4n+2，ＳＷ4n+3
のリセット状態は続いている。
【０１３９】次に、クロックパルスＰＣＬＫの立上りで
第４の読み出しゲートＧ4 が非導通状態に移ると共に、
第（４ｎ＋１）番目のスイッチング素子ＳＷ4n+1は非導
通状態になり第（４ｎ＋１）番目の光電変換素子Ｓ4n+1
はリセット状態から開放され光電変換状態である電荷蓄
積状態に入る。また第４のリセットゲートＲＧ4 と第１
の読み出しゲートＧ1 、及び第５のリセットゲートＲＧ
5 が導通状態に移る。この時、第（４ｎ＋４）番目のス
イッチング素子ＳＷ4n+4は導通状態にあるため、第（４
ｎ＋４）番目の光電変換素子Ｓ4n+4は、スイッチング素
子ＳＷ4n+4と第４の共通線ＳＬ4 及び第４のリセットゲ
ートＲＧ4 を介して、リセット電源に接続され、リセッ
ト状態となる。またこの時、第（４ｎ＋５）番目のスイ
ッチング素子ＳＷ4n+4は非導通状態にあるため、第（４
ｎ＋５）番目の光電変換素子Ｓ4n+5で得られた信号はま
だ第１の共通線に読み出されていない。よって信号出力
端子ＳＩＧからは、第５のリセットゲートＲＧ5 が導通
状態であるため、リセット電圧が出力される。
【０１４０】次に、クロックパルスＰＣＬＫが立下る
と、第５のリセットゲートが非導通状態となり、やや遅
れて第（４ｎ＋５）番目のスイッチング素子ＳＷ4n+5が
導通状態となり、第（４ｎ＋５）番目の光電変換素子Ｓ
4n+5で得られた信号は、再びスイッチング素子ＳＷ4n+5
を介し、第１の共通線ＳＬ1 及び第１の読み出しゲート
Ｇ1 及び第５の共通線ＳＬ5 を通じ、信号出力端子ＳＩ
Ｇを介し外部に読み出される。
【０１４１】この繰り返しにより、複数の光電変換素子
で得られた信号が順次外部へ読み出され、リセット状態
はクロックパルスＰＣＬＫの３周期分となる、第１の実
施例と比較すると３倍になり、１／（３×ｆＣＫ）秒周
期のクロックパルスで駆動した場合でもリセット状態は
同等期間となり残留電荷量の減少量も同等となる。また
クロックパルスのＤＵＴＹ幅が変化してもリセット状態
の周期は変化しないため。またいずれのスイッチング素
子も読み出しゲートも非導通状態から導通状態になって
外部へ信号を読み出すとき、すでに読み出しゲートＧk
は定常状態となっているため、固定パターンノイズや読
み出しゲートのスイッチングノイズが光電変換された信
号に重なることがなく、Ｓ／Ｎ比を低下させる事がな
い。このようにして、イメージセンサーのスイッチング
素子の出力端子に接続された共通線の数をさらに増やし
ｍ本とした場合、リセット状態の期間は１／（（ｍ−
１）×ｆｃｋ）となるライン型イメージセンサーの動作
が得られる。
【０１４２】以上説明したように、第７実施例、第８実
施例によれば、各光電変換素子をリセットするための周
期の変更のため、走査回路用のフリップフロップ内の回
路追加のみでトランジスタサイズも最小サイズで実現で
きる。このため素子数をあまり増やす事無く、チップサ
イズを細く小さくしたままでリセット動作の周期を長
く、しかもクロックパルスのＤＵＴＹに依存せずに残留
電荷量を減らし、残像特性を向上させることができる。
さらに、複数の共通線を切り換えるゲートやリセットゲ
ートのスイッチングノイズ，固定パターンノイズもなく
良好な画像信号が得ることができる。
【０１４３】次に、本発明のＩＣ実装基板とその製造方
法について第９実施例として図面を用いて説明する。図
３９（ａ）は本発明のＩＣ実装基板に用いるＩＣを得る
ためのシリコンウェハの平面図である。
【０１４４】シリコンウェハ１の表面に通常のフォトリ
ソグラフィー技術を用いて同じパターンのＩＣ２がマト
リックス状に複数印刷加工されている。各々のＩＣは横
方向と縦方向に垂直に設けられたスクライブライン１５
で分離されている。また、本発明のＩＣ実装基板に用い
るＩＣは、幅が少なくともパッド幅（通常５０〜１００
μｍ）より長く４００μｍより細い形状である。ＩＣの
長さは実装の時に用いるチップを少なくするために５ｍ
ｍ〜１５ｍｍと長くしてある。ＩＣの幅を４００μｍよ
り細くするためにステッパーを用いて加工する。従っ
て、ＩＣの長さはステッパーの最大転写長さ１５ｍｍ以
内になる。さらに、非常に細く長いチップになるため
に、長さを１５ｍｍ以内にして機械的強度を保ってい
る。シリコンウェハ１はＩＣプロセスにて酸化・エッチ
ング等の加工をしている場合、６インチウェハの場合に
は約６００μｍの厚さにて加工される。細長いＩＣなの
で６インチ以上の大口径ウェハを用いることにより効率
的にＩＣを印刷できる。大口径ウェハになるにつれ、ウ
ェハの機械的強度を維持するために、ウェハの厚さは４
００μｍ以上でＩＣが印刷・加工される。
【０１４５】本発明に用いるＩＣの幅は４００μｍ以下
と非常に細いため、実装基板に置いた場合安定配置する
ために重心を低くする必要がある。従って、ＩＣがシリ
コンウェハ１の表面に印刷加工された後に、ポリッシン
グ（研磨）により約３５０μｍまでシリコンウェハ１の
裏面を削り薄くする。
【０１４６】次に、テスターでウェハ上の全ＩＣの電気
特性を測定する。全ＩＣの測定結果は電気的に読み取り
可能な記憶手段であるフロッピーディスク９に記憶され
る。全ＩＣの良品−不良品を判別するデータは、シリコ
ンウェハ１のマトリックス状のＩＣ２の座標に対応して
記憶される。次に、紫外線接着テープ１６をシリコンウ
ェハ１の裏面に接着する。このテープは弾性変形しやす
く、紫外線照射によって接着強度を制御できる。シリコ
ンウェハ１をスクライブする時にはがれない程度に充分
シリコンウェハに接着させる。紫外線接着テープは紫外
線を照射することにより、シリコンウェハとテープとの
間に気泡も発生せず面に沿って均一に凹凸なく接着でき
る。
【０１４７】次に、シリコンウェハ１の表面からスクラ
イブライン１５に沿って縦と横の往復運動を繰り返しス
クライブする。このスクライブによってシリコンウェハ
で互いに機械的に接続していたＩＣが空間的に分離され
る。次に、図３９（ｂ）のように、接着テープ１６をテ
ープ面に沿って二次元的に伸ばす。すると、スクライブ
によって離されていた各々のＩＣはさらに離れる。スク
ライブラインの幅以上に離れる。
【０１４８】次に、図３９（ｃ）に示すようにロボット
７で各々分離されたＩＣ２を取りヘッド基板１４に配置
する。ロボット７はコンピュータ８により制御されてい
る。コンピュータ８はプロービングテストのウェハ内の
電気特性データをフロッピーディスク９から読み出して
良品のみ選別してロボット７がＩＣを配置するように制
御する。イメージサセンサＩＣの場合には、シリコンウ
ェハ内でセンサ感度が異なっている。本発明の製造方法
を用いることにより、特性の近いＩＣから実装すること
も容易にできる。コンピュータ８に特性の近いＩＣから
順次並べるようにプログラムすることにより、実装後の
センサ間のバラツキを非常に小さくできる。
【０１４９】本発明のＩＣ実装基板は、ＩＣを一次元的
に複数個並べてイメージセンサまたは電流ドライバー等
の空間的に線状に長い機能を形成している。従って、イ
メージセンサにおいては、実装基板の両端のセンサ感度
の差を小さくすることが重要である。電流ドライバーに
おいては、実装基板の両端の電流値の差を小さくして例
えば感熱紙の色が不均一にならないようにすることが重
要である。フロッピーディスクのＩＣの特性データに対
応して各々のＩＣを順次選別して実装基板へ配置するこ
とにより実装内のＩＣの特性の差を非常に小さくでき
る。
【０１５０】図４０は、本発明のＩＣ実装基板に用いた
ＩＣの平面図である。ＩＣチップ２には電源及び信号供
給及び出力端子の４ヶ以上のパッド５が形成されてい
る。また、同一形状のトランジスタ３２がチップの長さ
方向に沿って複数周期的に配置されている。例えば、イ
メージセンサＩＣにおいては、走査方向に沿ってフォト
ダイオードまたはフォトトランジスタが読み取りピッチ
周期で一次元的に設けられている。また、感熱紙の抵抗
へ電流を流すサーマルヘッド用ＩＣにおいては、各々の
感熱紙のピッチに対して設けられる抵抗に対応してドラ
イバートランジスタが周期的に一次元的に配置されてい
る。チップの幅はパッドの幅である５０〜１００μｍよ
り太く４００μｍより細く形成されている。今回我々が
開発したイメージセンサＩＣはスクライブ後の幅が３３
０μｍとチップの厚さ３５０μｍより細く形成されてい
る。このように細いＩＣにすることによって図４１のよ
うな円筒上の実装基板４２への実装も可能になる。実装
基板４２が配置方向に直線であれば、図のように断面が
円形であってもチップが非常に細いために実装基板とＩ
Ｃとの接着強度を充分に保つことができる。
【０１５１】次に、本発明のイメージセンサＩＣ及びＩ
Ｃ実装基板とその製造方法について第１０実施例として
図面を用いて説明する。図３９（ａ）は本発明のＩＣ実
装基板に配置するＩＣを得るためのシリコンウェハの平
面図である。
【０１５２】シリコンウェハ１の表面に通常のフォトリ
ソグラフィー技術を用いて同じパターンのＩＣ２がマト
リックス状に複数印刷加工されている。各々のＩＣは横
方向と縦方向に垂直に設けられたスクライブライン１５
で分離されている。また、本発明のＩＣ実装基板に用い
るＩＣは、幅が例えば４００μｍと細い形状である。Ｉ
Ｃの長さは実装の時に用いるチップを少なくするために
５ｍｍ〜１５ｍｍと長くしてある。ＩＣの幅を細くする
ためにステッパーを用いて加工する。従って、ＩＣの長
さはステッパーの最大転写長さ１５ｍｍ以内になる。さ
らに、非常に細く長いチップになるために、長さを１５
ｍｍ以内にして機械的強度を保っている。シリコンウェ
ハ１はＩＣプロセスにて酸化・エッチング等の加工をし
ている場合、６インチウェハの場合には約６００μｍの
厚さにて加工される。細長いＩＣなので６インチ以上の
大口径ウェハを用いることにより効率的にＩＣを印刷で
きる。大口径ウェハになるにつれ、ウェハの機械的強度
を維持するために、ウェハの厚さは４００μｍ以上でＩ
Ｃが印刷・加工される。
【０１５３】図４０は、本発明のＩＣ実装基板に配置す
るＩＣの平面図である。ＩＣ２には電源及び信号供給及
び出力端子の４ヶ以上のパッド５が形成されている。ま
た、フォトトランジスタまたはフォトダイオードからな
る同一形状の受光素子３２は、チップの長さ方向に沿っ
て複数周期的に配置されている。受光素子３２は、走査
方向に沿って読み取りピッチ周期で一次元的に設けられ
ている。受光素子に蓄えられた電荷は、一番左の受光素
子から順に出力端子から出力されるようになっている。
チップの幅は例えば４００μｍ、長さは例えば８ｍｍと
かなり細長い。
【０１５４】図４２は、シリコンウェハ１の表面の一部
の拡大図である。図４２において、ＩＣの受光素子が並
ぶ方向と垂直方向に隣接するＩＣが、互いに点対称の関
係になるように形成されている。例えば、ＩＣ２Ａは、
ＩＣ２Ｂを１８０゜回転したパターンとなっている。す
なわち、点対称に配置された２チップ分を１組としたパ
ターンが、繰り返し配置されている。また、各ＩＣの間
には、後でＩＣを切り放すためのスペースとしてスクラ
イブライン１５が設けられている。このようなパターン
を形成するには、ステッパーにセットするレチクルに、
点対称に配置された２チップ分を１組としたパターンを
複数組面付けすればよい。
【０１５５】ＩＣの幅は約４００μｍと非常に細いた
め、実装基板に置いた場合安定配置するために重心を低
くする必要がある。従って、ＩＣがシリコンウェハ１の
表面に印刷加工された後に、ポリッシング（研磨）によ
り約３５０μｍまでシリコンウェハ１の裏面を削り薄く
する。
【０１５６】次に、ウエハー１をプローバーのウエハー
ステージに乗せて、テスターでウェハー上の全ＩＣの電
気特性を測定する。図４３は、ウエハー１内のＩＣ２を
テストするためにの、プローバーに取り付けるプローブ
カードの中央部の拡大図である。プローブカードに取り
付けられた針４５の先端を、ＩＣ２のパッド５に接触さ
せることでＩＣ２のテストを行う。針４５は、ＩＣテス
ターとＩＣ２を電気的に接触させる働きをしている。Ｉ
ＣテスターはＩＣ２の良否判定を行う。本発明では下向
きの針４５は図４３のＩＣ２Ａのパッドに接触し、上向
きの針４５は図４３のＩＣ２Ｂのパッドに接触するよう
に位置決めされている。すなわち２チップ同時にテスト
することができる。そしてＩＣの短辺のピッチの２倍の
ピッチでウエハーステージを移動させ、次の２チップを
テストする。この方法では、通常の１チップずつテスト
する方法に比べ、ウエハー１枚あたりのテスト時間を約
半分にすることができる。
【０１５７】また、イメージセンサーＩＣのテストにお
いては、ＩＣの受光素子に光を照射しなくてはならない
ので、プローブカードの開口４６を通して光をＩＣ２
Ａ、２Ｂに照射する。このとき、ＩＣ２Ａと２Ｂは、互
いに受光素子列が向き合い、パッドが向き合った受光素
子列の反対側にそれぞれ位置しているので、プローブテ
スト中に針が受光素子に入射する光を遮ることはない。
これに対して、ＩＣが全て同じ向きに配置してあった場
合、２チップのどちらか一方のＩＣの受光素子が、針４
５の陰になり均一な光を受光素子列に照射できない。し
たがって、正確な良否判定ができないので、２チップ同
時にテストするのは困難であった。すなわち、本発明で
は、ＩＣの画素が並ぶ方向と垂直方向に隣接するＩＣ
が、互いに点対象の関係になるように形成されているの
で、２チップ同時に正確なテストをすることができる。
【０１５８】次にテスト結果にもとずいて、不良と判定
されたＩＣにバッドマークを打つ。あるいは、ＩＣの座
標データとともに、良否判定結果をフロッピーディスク
等に記録する次に、紫外線接着テープをシリコンウェハ
の裏面に接着する。このテープは弾性変形しやすく、紫
外線照射によって接着強度を制御できる。シリコンウェ
ハをスクライブする時にはがれない程度に充分シリコン
ウェハに接着させる。
【０１５９】次に、シリコンウェハ１の表面からスクラ
イブライン１５に沿って縦と横の往復運動を繰り返しス
クライブする。このスクライブによってシリコンウェハ
で互いに機械的に接続していたＩＣが空間的に分離され
る。次に、図３９（ｂ）のように、接着テープをテープ
面に沿って二次元的に伸ばす。すると、スクライブによ
って離されていた各々のＩＣはさらに離れる。スクライ
ブラインの幅以上に離れる。
【０１６０】次に、図３９（ｃ）に示すようにロボット
７で各々分離されたＩＣ２を取りヘッド基板１４に配置
する。ロボット７はコンピュータ８により制御されてい
る。コンピュータ８はプロービングテストのウェハ内の
電気特性データをフロッピーディスク９から読み出して
良品のみ選別してロボットがＩＣ２を配置するように制
御する。あるいは、不良のＩＣチップに打たれたバッド
マークを画像認識して良品のみ選別する。
【０１６１】本発明では、隣接したＩＣチップを順にロ
ボット７でピックアップし実装基板１４に配置する。こ
のとき、ＩＣチップを順に接続するように配置すること
で、ウエハー上で隣接していたチップを実装基板１４上
でも隣接させることができる。例えば、図３９（ｂ）に
示す右端の列の最も上の良品チップＡから下向きに順に
配置していき、ＢのＩＣチップまで配置したら、次の列
の最も下の良品チップＣを配置する。次にＣから上に順
に配置していき、以下同様にＤ，Ｅと配置していく。途
中で、実装基板６が配置し終わったら次の実装基板６に
配置していく。また、ＩＣチップ２はウエハー上で偶数
列と奇数列では、向きが逆なので、交互に１８０゜向き
を換えて配置する必要がある。
【０１６２】イメージサセンサＩＣの場合には、シリコ
ンウェハ内で受光素子の感度がばらつく。この原因は、
ＩＣ製造プロセスでの熱分布のウエハー面内の不均一性
や、各種絶縁膜の厚さの不均一性と考えられので、感度
はウエハー内で連続的に変化する傾向がある。したがっ
て、受光素子同士のウエハー上の間隔が近いと感度差が
小さく、間隔が離れると感度差が大きい可能性がある。
【０１６３】例えば、図３９（ｂ）において、右へ行く
ほど感度が高くなっていたとすると、上記のようにＩＣ
チップを配置した実装基板１４に均一な光を照射したと
きの出力は図４５のようになる。図４５は本発明のイメ
ージセンサヘッドの出力波形で、ＩＣチップが６チップ
の場合である。隣接するＩＣチップが、ウエハー上で向
きが逆だったため、出力の傾きが交互に逆向きになる。
したがって、隣接ＩＣチップ間の出力差がほとんどな
い。なぜなら、実装基板６に配置された隣接するチップ
間の隣接する受光素子はウエハー上で極めて近くに配置
されていたからである。例えば、長さが８ｍｍで幅が
０．４ｍｍのＩＣの場合、隣接するチップ間の隣接する
受光素子は、ウエハー上で最大でも０．８ｍｍしか離れ
ておらず、１チップ内の両端の受光素子間の間隔約８ｍ
ｍと比べて１／１０である。
【０１６４】これに対して、ウエハー上でＩＣが全て同
じ向きに配置してあった場合、同様にＩＣが配置された
実装基板６に均一な光を照射したときの出力は図４４の
ようになる。図４４は、従来のイメージセンサヘッドの
出力波形で、チップの接続部で出力の段差がある。すな
わち、感度が急に変化しており、各ビットごとに出力補
正をしなくてはならない。図４５においては、感度が急
に変化している部分がないので、出力補正無しあるい
は、数ビットおきの平均値で補正すればよく、外部回路
のメモリーが少なくて済み、補正の計算も簡単になる。
【０１６５】以上の本発明の説明で、不良チップがあっ
た場合、その不良チップに隣接するチップのチップ内の
出力の傾きが小さいときは、その不良チップのみを不良
として扱う。具体的には、バッドマークを打つか、ＩＣ
の座標データとともに、良否判定結果をフロッピーディ
スク等に記録する。不良チップに隣接するチップのチッ
プ内の出力の傾きが大きいときは、その不良チップと隣
接する２チップの内どちらか１チップも不良として扱
う。このようにすれば、隣接チップ間で感度が急に変化
している部分は発生しない。
【０１６６】また、不良チップがあったら、無条件に隣
接する２チップのうち１チップを不良として扱う方法も
ある。また、不良チップのみを不良として扱い、ロボッ
トで実装するときに、不良チップがあったら、次のチッ
プを跳ばして実装する方法もある。以上のいずれの方法
でも、ＩＣチップの接続部で出力段差の少ないイメージ
センサヘッドが得られる。
【０１６７】以上説明したように、第１０実施例によれ
ば、ＩＣの受光素子が並ぶ方向と垂直方向に隣接するＩ
Ｃが、互いに点対象の関係になるように形成されている
ため、２チップ同時に正確なテストをすることができる
ので、製造コストが低くできる。また、隣接するチップ
間で出力の段差が小さくでき、ＩＣ間でバラツキの少な
いＩＣ実装基板を製造できる。
【０１６８】次に、本発明のイメージセンサＩＣ及びＩ
Ｃ実装基板とその製造方法について第１１実施例として
図面を用いて説明する。図４６（ａ）は本発明のＩＣ実
装基板に配置するＩＣを得るためのシリコンウェハの平
面図である。
【０１６９】シリコンウェハ１の表面に通常のフォトリ
ソグラフィー技術を用いて同じパターンのＩＣ２がマト
リックス状に複数印刷加工されている。各々のＩＣは横
方向と縦方向に垂直に設けられたスクライブライン１５
で分離されている。また、本発明のＩＣ実装基板に用い
るＩＣは、幅が例えば４００μｍと細い形状である。Ｉ
Ｃの長さは実装の時に用いるチップを少なくするために
５ｍｍ〜１５ｍｍと長くしてある。ＩＣの幅を細くする
ためにステッパーを用いて加工する。従って、ＩＣの長
さはステッパーの最大転写長さ１５ｍｍ以内になる。さ
らに、非常に細く長いチップになるために、長さを１５
ｍｍ以内にして機械的強度を保っている。シリコンウェ
ハ１はＩＣプロセスにて酸化・エッチング等の加工をし
ている場合、６インチウェハの場合には約６００μｍの
厚さにて加工される。細長いＩＣなので６インチ以上の
大口径ウェハを用いることにより効率的にＩＣを印刷・
加工できる。大口径ウェハになるにつれ、ウェハの機械
的強度を維持するために、ウェハの厚さは４００μｍ以
上でＩＣが印刷・加工される。
【０１７０】図４７は、本発明のＩＣ実装基板に配置す
るＩＣの平面図である。ＩＣ２には通常、電源や制御用
入出力端子及び画像信号出力端子の６ヶ以上のパッド５
が形成されている。また、フォトトランジスタまたはフ
ォトダイオードからなる同一形状の受光素子３２は、チ
ップの長さ方向に沿って複数周期的に配置されている。
受光素子３２は、走査方向に沿って読み取りピッチ周期
で一次元的に設けられている。受光素子に蓄えられた電
荷は、一番左の受光素子から右方向へ順次走査したり、
逆に一番右の受光素子から左方向へ順次走査したりし
て、画像信号出力端子から出力されるようになってい
る。すなわち、双方向の走査機能を持つ。チップの幅は
例えば４００μｍ、長さは例えば８ｍｍとかなり細長
い。
【０１７１】図４８は、シリコンウェハ１の表面の一部
の拡大図である。
【０１７２】ＩＣの幅は約４００μｍと非常に細いた
め、実装基板に置いた場合安定配置するために重心を低
くする必要がある。従って、ＩＣがシリコンウェハ１の
表面に印刷加工された後に、ポリッシング（研磨）によ
り約３５０μｍまでシリコンウェハ１の裏面を削り薄く
する。
【０１７３】次に、ウエハー１をプローバーのウエハー
ステージに乗せて、テスターでウェハー上の全ＩＣの電
気特性を測定する。図４９は、ウエハー１内のＩＣ２を
テストするためにの、プローバーに取り付けるプローブ
カードの中央部の拡大図である。プローブカードに取り
付けられた針４５の先端を、ＩＣ２のパッド５に接触さ
せることでＩＣ２のテストを行う。針４５は、ＩＣテス
ターとＩＣ２を電気的に接触させる働きをしている。Ｉ
ＣテスターはＩＣ２の良否判定を行う。
【０１７４】次にテスト結果にもとずいて、不良と判定
されたＩＣにバッドマークを打つ。あるいは、ＩＣの座
標データとともに、良否判定結果をフロッピーディスク
等に記録する次に、紫外線接着テープをシリコンウェハ
の裏面に接着する。このテープは弾性変形しやすく、紫
外線照射によって接着強度を制御できる。シリコンウェ
ハをスクライブする時にはがれない程度に充分シリコン
ウェハに接着させる。
【０１７５】次に、シリコンウェハ１の表面からスクラ
イブライン１５に沿って縦と横の往復運動を繰り返しス
クライブする。このスクライブによってシリコンウェハ
で互いに接続していたＩＣが空間的に分離される。次
に、図４６（ｂ）のように、接着テープをテープ面に沿
って二次元的に伸ばす。すると、スクライブによって離
されていた各々のＩＣはさらに離れる。スクライブライ
ンの幅以上に離れる。
【０１７６】次に、図４６（ｃ）に示すようにロボット
７で各々分離されたＩＣ２を取りヘッド基板１４に配置
する。ロボット７はコンピュータ８により制御されてい
る。コンピュータ８はプロービングテストのウェハ内の
電気特性データをフロッピーディスク９から読み出して
良品のみ選別してロボットがＩＣを配置するように制御
する。あるいは、不良のＩＣチップに打たれたバッドマ
ークを画像認識して良品のみ選別する。
【０１７７】本発明では、便宜上、ウエハ上で隣接した
ＩＣチップをダイシング後、順にロボット７でピックア
ップし、実装基板１４に配置する。隣接したＩＣチップ
が不良の場合、その近傍の正常なＩＣチップを配置す
る。このとき、ＩＣチップを順に接続するように配置す
ることで、ウエハー上で隣接していたチップを実装基板
１４上でも隣接させることができる。例えば、図１
（ｂ）に示す右端の列の最も上の良品チップＡから下向
きに順に配置していき、ＢのＩＣチップまで配置した
ら、次の列の最も下の良品チップＣを配置する。次にＣ
から上に順に配置していき、以下同様にＤ，Ｅと配置し
ていく。途中で、実装基板１４が配置し終わったら次の
実装基板１４に配置していく。
【０１７８】イメージサセンサＩＣの場合には、シリコ
ンウェハ内で受光素子の感度がばらつく。この原因は、
ＩＣ製造プロセスでの熱分布のウエハー面内の不均一性
や、各種絶縁膜の厚さの不均一性と考えられので、感度
はウエハー内で連続的に変化する傾向がある。したがっ
て、受光素子同士のウエハー上の間隔が近いと感度差が
小さく、間隔が離れると感度差が大きい可能性がある。
【０１７９】例えば、図４６（ｂ）において、右へ行く
ほど感度が高くなっていたとする。ここで便宜上６チッ
プのＩＣチップをＩＣチップのピックアップ順序を図５
０のｄ１、ｄ２、ｄ３の３通りで実装基板に配置した場
合について説明する。ＩＣチップの向きが同一方向にな
るように配置した実装基板６に均一な光を照射したとき
の出力状態はそれぞれ図５１（ｄ１）〜（ｄ３）のよう
になる。〜はそれぞれＩＣでピックアップ順序を示
す。いずれの図からも判るようにそれぞれ数カ所の隣合
うＩＣチップ間で急峻な感度差が生じている。図５２
（ｄ１）〜（ｄ３）は本発明のイメージセンサヘッドの
出力波形でそれぞれ図５１（ｄ１）〜（ｄ３）にたいし
て本発明を適用した結果を示している。図５２（ｄ１）
はＩＣチップ、、を実装基板平面上で１８０゜回
転させて配置しＩＣチップ内の受光素子の走査方向を逆
にしている。図５２（ｄ２）はＩＣチップ、を実装
基板平面上で１８０゜回転させて配置しＩＣチップ内の
受光素子の走査方向を逆にしている。図５２（ｄ３）は
ＩＣチップ、を実装基板平面上で１８０゜回転させ
て配置しＩＣチップ内の受光素子の走査方向を逆にして
いる。このようにすることで、隣接ＩＣチップ間の出力
差が極めて小さいリニアイメージセンサを実現できた。
なぜなら、実装基板１４に配置された隣合うチップ間の
隣接する受光素子はウエハー上で極めて近くに配置され
ていたからである。例えば、長さが８ｍｍで幅が０．４
ｍｍのＩＣの場合、隣合うチップ間の隣接する受光素子
は、ウエハー上で０．４ｍｍしか離れておらず、１チッ
プ内の両端の受光素子間の間隔約８ｍｍと比べて１／２
０である。
【０１８０】また、図５２（ｄ１）〜（ｄ３）を比べて
わかるように、ＩＣチップ内の受光素子の配列方向に対
して、垂直の方向に配置されたＩＣをピックアップした
図５２（ｄ１）の方が、実装基板に配置した後の、リニ
アイメージセンサとしての感度の不均一性を小さくでき
る傾向が高い。図５２（ｄ１）の出力状態を示すＩＣチ
ップ配置後のリニアイメージセンサヘッドの平面図を図
５３（ａ）にしめす。図中に、ＩＣチップ内の走査方向
も示した。図５３（ａ）のイメージセンサＩＣは、原稿
の画像情報を等倍レンズ（ＳＬＡ等）を介して読み取る
際の配置形態で、隣合うＩＣチップ間の隙間を狭くして
いる。等倍レンズを使わずに、それぞれのＩＣチップに
たいして１個ずつ縮小レンズを介して画像情報を読み取
る場合には、受光素子の配列間隔を狭めたＩＣチップ
２’を図５３（ｂ）のように配置する。図５３（ａ）の
場合パッドからのワイヤ２３が受光素子列の両側に有
り、光学条件がＩＣチップ間で異なる。高画質を得る場
合には、図５４（ａ）のように、受光素子列を挟むよう
にパッド５を両側に配置し、どちらの側からもＩＣチッ
プを駆動できるようにした。そのＩＣチップを用いれ
ば、図５４（ｂ）のように、本発明を適用しても受光素
子列の片側にワイヤを配するだけでリニアイメージセン
サを実現できた。
【０１８１】図５２においては、感度が急に変化してい
る部分がないので、出力補正無し、あるいは、数ビット
おきの平均値で補正すればよく、外部回路のメモリーが
少なくて済み、補正の計算も簡単になる。図５５
（ａ）、図５５（ｂ）に本発明のリニアイメージセンサ
を示す。図５５（ａ）はリニアイメージセンサの斜視図
を示し、図中のＡの部分の断面図を図５５（ｂ）に示
す。光源７２からの光が透明ガラス７１を通り原稿面に
照射され、画像情報をしめすそこでの反射光が透明ガラ
ス７１を通り、等倍レンズ７３を通り、リニアイメージ
センサＩＣ２に入射し画像情報を読みとる。ケース７５
は遮光を兼ね他の部品を固定する働きをもつ。
【０１８２】以上説明したように、第１１実施例によれ
ば、隣あうチップ間で出力の段差が小さくでき、隣あう
受光素子間で感度のバラツキの少ないＩＣ実装基板を製
造でき、複雑な補正回路を不要とし、安価な応用製品を
実現できた。また、本発明は、読み取り幅の広い密着型
リニアイメージセンサにたいして、より効果が高い。Ａ
４サイズの原稿を読み取るには、前述のような読み取り
長８ｍｍのＩＣチップを２７チップ配置しなければなら
ず、不均一性を小さくするために、本発明が大きく寄与
した。
【０１８３】次に、本発明のカラーイメージセンサＩＣ
及びカラーイメージセンサＩＣ実装基板とその製造方法
について第１２実施例として図面を用いて説明する。図
５６（ａ）は本発明のＩＣ実装基板に配置するＩＣを得
るためのシリコンウェハの平面図である。
【０１８４】シリコンウェハ１の表面に通常のフォトリ
ソグラフィー技術を用いて同じパターンのＩＣ２及びカ
ラーフィルターがマトリックス状に複数印刷加工されて
いる。各々のＩＣは横方向と縦方向に垂直に設けられた
スクライブラインで分離されている。また、本発明のＩ
Ｃ実装基板に用いるＩＣは、幅が例えば４００μｍと細
い形状である。ＩＣの長さは実装の時に用いるチップを
少なくするために５ｍｍ〜１５ｍｍと長くしてある。Ｉ
Ｃの幅を細くするためにステッパーを用いて加工する。
従って、ＩＣの長さはステッパーの最大転写長さ１５ｍ
ｍ以内になる。さらに、非常に細く長いチップになるた
めに、長さを１５ｍｍ以内にして機械的強度を保ってい
る。シリコンウェハ１はＩＣプロセスにて酸化・エッチ
ング等の加工をしている場合、６インチウェハの場合に
は約６００μｍの厚さにて加工される。細長いＩＣなの
で６インチ以上の大口径ウェハを用いることにより効率
的にＩＣを印刷・加工できる。大口径ウェハになるにつ
れ、ウェハの機械的強度を維持するために、ウェハの厚
さは４００μｍ以上でＩＣが印刷・加工される。
【０１８５】図５７は、本発明のＩＣ実装基板に配置す
るＩＣの平面図である。ＩＣ２には通常、電源や制御用
入出力端子及び画像信号出力端子の６ヶ以上のパッド５
が形成されている。また、フォトトランジスタまたはフ
ォトダイオードからなる同一形状の受光素子３２は、チ
ップの長さ方向に沿って複数周期的に配置されている。
受光素子３２は、走査方向に沿って読み取りピッチ周期
で一次元的に設けられている。受光素子に蓄えられた電
荷は、一番左の受光素子から右方向へ順次に走査した
り、逆に一番右の受光素子から左へ順次走査したりし
て、画像信号出力端子から出力されるようになってい
る。すなわち、双方向の走査機能を持つ。チップの幅は
例えば４００μｍ、長さは例えば８ｍｍとかなり細長
い。
【０１８６】図５８は、シリコンウェハ１の表面の一部
の拡大図である。
【０１８７】ＩＣの幅は約４００μｍと非常に細いた
め、実装基板に置いた場合安定配置するために重心を低
くする必要がある。従って、ＩＣがシリコンウェハ１の
表面に印刷加工された後に、ポリッシング（研磨）によ
り約３５０μｍまでシリコンウェハ１の裏面を削り薄く
する。
【０１８８】次に、ウエハー１をプローバーのウエハー
ステージに乗せて、テスターでウェハー上の全ＩＣの電
気特性を測定する。図５９は、ウエハー１内のＩＣ２を
テストするためにの、プローバーに取り付けるプローブ
カードの中央部の拡大図である。プローブカードに取り
付けられた針４５の先端を、ＩＣ２のパッド５に接触さ
せることでＩＣ２のテストを行う。針４５は、ＩＣテス
ターとＩＣ２を電気的に接触させる働きをしている。Ｉ
ＣテスターはＩＣ２の良否判定を行う。
【０１８９】次にテスト結果にもとずいて、不良と判定
されたＩＣにバッドマークを打つ。あるいは、ＩＣの座
標データとともに、良否判定結果をフロッピーディスク
等に記録する次に、紫外線接着テープをシリコンウェハ
の裏面に接着する。このテープは弾性変形しやすく、紫
外線照射によって接着強度を制御できる。シリコンウェ
ハをスクライブする時にはがれない程度に充分シリコン
ウェハに接着させる。
【０１９０】次に、シリコンウェハ１の表面からスクラ
イブライン１５に沿って縦と横の往復運動を繰り返しス
クライブする。このスクライブによってシリコンウェハ
で互いに接続していたＩＣが空間的に分離される。次
に、図５６（ｂ）のように、接着テープをテープ面に沿
って二次元的に伸ばす。すると、スクライブによって離
されていた各々のＩＣはさらに離れる。スクライブライ
ンの幅以上に離れる。
【０１９１】次に、図５６（ｃ）に示すようにロボット
７で各々分離されたＩＣ２を取りヘッド基板６に配置す
る。ロボット７はコンピュータ８により制御されてい
る。コンピュータ８はプロービングテストのウェハ内の
電気特性データをフロッピーディスク９から読み出して
良品のみ選別してロボットがＩＣを配置するように制御
する。あるいは、不良のＩＣチップに打たれたバッドマ
ークを画像認識して良品のみ選別する。
【０１９２】本発明では、便宜上、ウエハ上で隣接した
ＩＣチップをダイシング後、順にロボット７でピックア
ップし、実装基板１４に配置する。隣接したＩＣチップ
が不良の場合、その近傍の正常なＩＣチップを配置す
る。このとき、ＩＣチップを順に接続するように配置す
ることで、ウエハー上で隣接していたチップを実装基板
１４上でも隣接させることができる。例えば、図５６
（ｂ）に示す右端の列の最も上の良品チップＡから下向
きに順に配置していき、ＢのＩＣチップまで配置した
ら、次の列の最も下の良品チップＣを配置する。次にＣ
から上に順に配置していき、以下同様にＤ，Ｅと配置し
ていく。途中で、実装基板１４が配置し終わったら次の
実装基板１４に配置していく。
【０１９３】イメージサセンサＩＣの場合には、シリコ
ンウェハ内で受光素子の感度がばらつく。この原因は、
ＩＣ製造プロセスでの熱分布のウエハー面内の不均一性
や、各種絶縁膜の厚さの不均一性と考えられので、感度
はウエハー内で連続的に変化する傾向がある。したがっ
て、受光素子同士のウエハー上の間隔が近いと感度差が
小さく、間隔が離れると感度差が大きい可能性がある。
【０１９４】例えば、図５６（ｂ）において、右へ行く
ほど感度が高くなっていたとする。ここで便宜上６チッ
プのＩＣチップをＩＣチップのピックアップ順序を図６
０のｄ１、ｄ２、ｄ３の３通りで実装基板に配置した場
合について説明する。ＩＣチップの向きが同一方向にな
るように配置した実装基板１４に均一な光を照射したと
きの出力状態はそれぞれ図６１（ｄ１）〜（ｄ３）のよ
うになる。〜はそれぞれＩＣでピックアップ順序を
示す。いずれの図からも判るようにそれぞれ数カ所の隣
合うＩＣチップ間で急峻な感度差が生じている。図６２
（ｄ１）〜（ｄ３）は本発明のイメージセンサヘッドの
出力波形でそれぞれ図６１（ｄ１）〜（ｄ３）にたいし
て本発明を適用した結果を示している。図６２（ｄ１）
はＩＣチップ、、を実装基板平面上で１８０゜回
転させて配置しＩＣチップ内の受光素子の走査方向を逆
にしている。図６２（ｄ２）はＩＣチップ、を実装
基板平面上で１８０゜回転させて配置しＩＣチップ内の
受光素子の走査方向を逆にしている。図６２（ｄ３）は
ＩＣチップ、を実装基板平面上で１８０゜回転させ
て配置しＩＣチップ内の受光素子の走査方向を逆にして
いる。このようにすることで、隣接ＩＣチップ間の出力
差が極めて小さいリニアイメージセンサを実現できた。
なぜなら、実装基板１４に配置された隣合うチップ間の
隣接する受光素子はウエハー上で極めて近くに配置され
ていたからである。例えば、長さが８ｍｍで幅が０．４
ｍｍのＩＣの場合、隣合うチップ間の隣接する受光素子
は、ウエハー上で０．４ｍｍしか離れておらず、１チッ
プ内の両端の受光素子間の間隔約８ｍｍと比べて１／２
０である。
【０１９５】また、図６２（ｄ１）〜（ｄ３）を比べて
わかるように、ＩＣチップ内の受光素子の配列方向に対
して、垂直の方向に配置されたＩＣをピックアップした
図６２（ｄ１）の方が、実装基板に配置した後の、リニ
アイメージセンサとしての感度の不均一性を小さくでき
る傾向が高い。図６２（ｄ１）の出力状態を示すＩＣチ
ップ配置後のリニアイメージセンサの平面図を図６３
（ａ）にしめす。図中にＩＣチップ内の走査方向も示し
た。図６３（ａ）のイメージセンサは、原稿の画像情報
を等倍レンズ（ＳＬＡ等）を介して読み取る際の配置形
態で、隣合うチップ間の隙間を狭くしている。等倍レン
ズを使わずに、それぞれのＩＣチップにたいして１個ず
つ縮小レンズを介して画像情報を読み取る場合には、受
光素子の配列間隔を狭めたＩＣチップ２’を図６３
（ｂ）のように配置する。図６３（ａ）の場合パッドか
らのワイヤ２３が受光素子列の両側に有り、光学条件が
ＩＣチップ間で異なる。高画質を得る場合には、図６４
（ａ）のように、受光素子列を挟むようにパッドを両側
に配置し、どちらの側からもＩＣチップを駆動できるよ
うにした。そのＩＣチップを用いれば、図６４（ｂ）の
ように、本発明を適用しても受光素子列の片側にワイヤ
を配するだけでリニアイメージセンサを実現できた。
【０１９６】図６２においては、感度が急に変化してい
る部分がないので、出力補正無し、あるいは、数ビット
おきの平均値で補正すればよく、外部回路のメモリーが
少なくて済み、補正の計算も簡単になる。以上は、色分
離手段の１手段であるカラーフィルターを読み取り手段
であるイメージセンサーの受光素子の上に形成した場合
に付いて説明した。この時の、カラーリニアイメージセ
ンサーユニットを図６５（ａ）、図６５（ｂ）に示す。
図６５（ａ）は、カラーリニアイメージセンサユニット
の斜視図をしめし、図中のＡの部分の断面図を図６５
（ｂ）にしめす。光源７２からの光が透明ガラス７１を
とおり、原稿面に照射され、そこでの反射光が透明ガラ
ス７１を通り、等倍レンズ７３を通り、カラーフィルタ
ー７４を通って色分離されイメージセンサＩＣ２に入射
し、カラー画像情報を読み取る。
【０１９７】これとはべつに、色分離手段の１手段とし
てカラーフィルターを用いず、波長の異なる３種類以上
の光源を切り換えながら点滅させて、読み取る原稿の色
を分解する手段もあり、その場合にも、本発明の読み取
り手段であるリニアイメージセンサが適しており、その
時のカラーリニアイメージセンサユニットを、図６６に
示す。図６６（ａ）は、カラーリニアイメージセンサユ
ニットの斜視図をしめし、図中のＢの部分の断面図を図
６６（ｂ）にしめす。切り換えられながら点滅する互い
に異なる色の光源７２ａ、７２ｂ、７２ｃからの光が透
明ガラス７１をとおり、原稿面に照射され、そこでの反
射光が透明ガラス７１を通り、等倍レンズ７３を通り、
イメージセンサＩＣ２に入射し、カラー画像情報を読み
取る。
【０１９８】以上説明したように、第１２実施例によれ
ば、隣あうチップ間で出力の段差が小さくでき、隣あう
受光素子間で感度のバラツキの少ないＩＣ実装基板を製
造でき、複雑な補正回路を不要とし、安価なカラースキ
ャナー等の応用製品を実現できた。
【０１９９】また、本発明は、読み取り幅の広い密着型
リニアイメージセンサにたいして、より効果が高い。Ａ
４サイズの原稿を読み取るには、前述のような読み取り
長８ｍｍのＩＣチップを２７チップ配置しなければなら
ず、不均一性を小さくするために、本発明が大きく寄与
した。
【０２００】次に、本発明のシリコンウエハ半製品の製
造方法を第１３実施例として図面にもとづいて説明す
る。図６７は、本発明のシリコンウエハ半製品の製造方
法を示すバッドマーキング工程の模式的断面図である。
【０２０１】図６７のように不良ＩＣチップにバッドマ
ークを付ける前に通常の工程によりシリコンウエハ表面
にスクラブラインを介してマトリックス状に繰り返し複
数のＩＣが形成される。各ＩＣの表面には、一次元的に
同じトランジスタがチップの長さ方向に並べられてい
る。
【０２０２】例えば、ＩＣが一次元イメージセンサ用Ｉ
Ｃの場合には、フォトトランジスタが４ビットの複数倍
チップ長さ方向に設けられている。サーマルヘッド用Ｉ
Ｃの場合には、抵抗加熱用の高耐圧トラブルトランジス
タがチップ長さ方向に一次元的に４ビットの複数倍並ん
で設けられている。また、チップの幅は、コストダウン
するために４００μｍ以下に細く形成されている。チッ
プの幅は、スクライブセンターからスクライブセンター
までの間の長さである。チップ幅を細くするために、ス
クライブライン幅を６０μｍ以下に細くした。また、Ｉ
Ｃのフォトリソグラフィーにはステッパーを用いて最小
加工幅を１．２μｍ以下にした。ステッパーを用いるた
めに必要な合わせマークは６０μｍ以下のスクライブラ
インに設けることは困難である。従ってチップ長さ方向
のスクライブラインを６０μｍ以下に細くし、チップの
幅方向のスクライブラインを従来の１００μｍと太くし
て太いスクライブラインに合わせマークを設けた。
【０２０３】以上のような工夫によりチップの幅は２８
０μｍ程度まで細くできる。長さは必要なビット数によ
り異なるが一般的にチップ幅の一桁以上長く４〜１２ｍ
ｍの間の長さが一般的である。シリコンウエハの表面に
ステッパーによりＩＣを印刷した後に、シリコンウエハ
の裏面を研磨してシリコンウエハの厚さを薄くする。６
インチウエハの場合６００μｍ程度のシリコンウエハを
３００〜４００μｍ程度まで薄くする。
【０２０４】次にＩＣテスターによりシリコンウエハ表
面の全ＩＣの電気特性を測定する。不良品には、不良品
と判別できるようにマーキング工程によりバッドマーク
が不良ＩＣチップの表面に付けられる。図６７に示すよ
うに、ＹＡＧレーザー１０により発光されたレーザー光
線は直径１００μｍ以下の細い光ファイバー１７により
シリコンウエハ１の近傍まで導かれる。光ファイバー１
７の出口には集光レンズ１８がシリコンウエハ１の表面
から１〜２ｃｍ距離置いて設けられている。光ファイバ
ー１７から出たレーザー光線は集光レンズ１８によりシ
リコンウエハ１の不良チップに照射される。不良ＩＣチ
ップにレーザー光線が照射されると、局所的に高温にな
り、不良チップの表面に熱ダメージ領域が形成されてバ
ッドマークとして形成される。
【０２０５】図６８は、バッドマーク１９が付けられた
不良ＩＣチップの平面図である。本発明により、バッド
マーク１９の大きさは従来のインクによる方法と比べ非
常に小さく１００〜２００μｍの直径で形成することが
できる。従って、チップの幅が４００μｍより細いシリ
コイウエハ半製品の形成が可能になる。レーザー光線を
細く光ファイバーとシリコンウエハに接近した集光レン
ズにして集光する方法でバッドマークを小さくできる。
レーザー光線によりバッドマークを付ける場合、ダメー
ジによる破片が隣りのチップに飛び散る課題があった。
しかし、レーザー光線を非常に小さな領域にしぼり込む
ことにより破片が隣りのチップに散乱することを防ぐこ
とができた。実施例においては、ＹＡＧレーザーの波長
は１．０６μｍで１秒間当たり１０発のパルス駆動によ
り実施した。発振時間幅は１００μｓｅｃで出力エネル
ギーは５０ｍジュールである。
【０２０６】レーザー照射によるバッドマークはインク
によるバッドマークに比べ判別しにくい。従って、図６
８のようにバッドマーク近傍にバッドマークを同程度の
バッドマーク識別用のパターンを設けて置くことが必要
である。一般的にはパッドまたは太いアルミ配線が用い
られる。バッドマーク識別用パターンの近傍にバッドマ
ークが存在するかどうかをチェックすることにより正確
にバッドマークの存在をチェックできる。
【０２０７】以上のように、本発明は、バッドマークを
レーザー照射により小さく形成することにより極細チッ
プから成るシリコンウエハを可能にした。さらに、レー
ザー照射を細い光ファイバーでシリコンウエハまで伝送
するとともに、シリコンウエハ近傍に集光レンズを設け
ることによりレーザー光を小さなスポットに形成してバ
ッドマークを小さくできた。
【０２０８】以上説明したように、第１３実施例によれ
ば、バッドマークを小さい領域に集光したレーザー照射
による熱ダメージにより形成したことにより、４００μ
ｍ以下の非常に細いＩＣを製造できるようになった。非
常に細くできることにより、ＩＣのコストダウンおよび
小型化を実現できた。
【０２０９】次に、本発明の電子装置について第１４実
施例として図を用いて説明する。図６９は非常に細長い
ＩＣ２が基板１の表面に複数直線的に配置されている場
合の電子装置の平面図（図６９（ａ））と断面図（図６
９（ｂ））である。基板１４は、表面に全配線がプリン
トされており、外部から電力及び信号が与えられてい
る。基板１４の配線と各々のＩＣ２とは各々のパット端
子を介してボンディングされてボンディング引出線２３
で電気的に接続している。ＩＣの長さは７ｍｍより長
く、幅は０．３５ｍｍより細い。ＩＣの厚さは、裏面ポ
リッシングにより０．３５ｍｍまで薄く形成されてい
る。特に、ＩＣの幅は種々な工夫を行い少なくともパッ
ドの幅である約１００μｍまで細くできる。即ち、本発
明において、ＩＣの幅は厚さより細く形成されている。
その幅は、１００μｍから３５０μｍと非常に細い。ま
た、長さは、応用上幅の１０倍以上に長く、一般的には
２０倍の７ｍｍより長く形成されている。また、ＩＣ２
は、応用上基板１の表面に少なくとも３個以上、一般に
は１０個以上並んで直線的に設けられている。
【０２１０】本発明の電子装置においては、このような
従来にない構造のＩＣを機械的に安定放置するために、
各々のＩＣの長さ方向に対して機械的に接触した支持台
３０が設けられている。支持台３０の幅は１ｍｍ以上で
あり、長さは少なくとも各々のＩＣの長さ以上である。
支持台３０の長さは、複数のＩＣを同時に支持できるよ
うに複数のＩＣの和の長さ以上であることが望ましい。
支持台３０は基板１４によって底部で機械的に支持され
ている。各々のＩＣ２は側部を支持台３０によって支持
されている。ＩＣ２の底部と基板１４との接触によって
基板１４によっても支持されている。しかし、本発明に
おいては、ＩＣの幅が厚さより細くなっているため、機
械的支持は基板１４より支持台３０によって行われてい
る。ＩＣ２と支持台３０との接触面積がＩＣ２と基板１
４との接触面積より大きく形成されていることによる。
【０２１１】以上のように、第１４実施例によれば、非
常に細く長いＩＣを支持台によって安定支持できる。非
常に細く長いＩＣは、底部を基板との機械的接続と、側
部を支持台との機械的接続により安定配置する。ＩＣの
幅が厚さに比べ細い電子装置においては、基板より支持
台によって安定配置する。したがって、従来困難であっ
た極細ＩＣを実装可能にした。その結果、装置の小型化
及び低コスト化を可能にした。
【０２１２】本発明の電子装置としては、ＦＡＸを構成
するためのイメージセンサあるいはサーマルヘッドが適
している。
【０２１３】次に、第１５実施例を説明する。図７１は
非常に細長いＩＣ２が基板１の表面に複数直線的に配置
されている場合の電子装置の平面図（図７１（ａ））と
断面図（図７１（ｂ））である。基板１４は、表面に全
配線がプリントされており、外部から電力及び信号が与
えらる。基板１４の配線と各々のＩＣ２とは各々のパッ
ト端子を介してボンディングされてボンディング引出線
２３で電気的に接続している。ＩＣの長さは７ｍｍより
長く、幅は０．３５ｍｍより細い。ＩＣの厚さは、裏面
ポリッシングにより０．３５ｍｍまで薄く形成されてい
る。特に、ＩＣの幅は種々な工夫を行い少なくともパッ
ドの幅である約１００μｍまで細くできる。即ち、本発
明において、ＩＣの幅は厚さより細く形成されている。
その幅は、１００μｍから３５０μｍと非常に細い。ま
た、長さは、応用上幅の１０倍以上に長く、一般的には
２０倍の７ｍｍより長く形成されている。また、ＩＣ２
は、応用上基板１の表面に少なくとも３個以上、一般に
は１０個以上並んで直線的に設けられている。
【０２１４】本発明の電子装置においては、このような
従来にない構造のＩＣを機械的に安定放置するために、
基板１４の長さ方向に沿って支持溝４０が設けられてい
る。支持溝４０の幅はＩＣ２の幅より大きく形成されて
いる。また、支持溝４０の長さはＩＣの長さより長く、
一般的には複数のＩＣを連続して並べられるように、ほ
ぼ基板１４と同程度の長さになっている。支持溝４０の
深さは、ＩＣ２と支持溝４０の底部との接着面積より大
きくして、支持溝４０の側部との接着によりＩＣ２を機
械的に安定させるために、ＩＣ２の幅より深く形成され
ている。即ち、ＩＣ２は、支持溝４０の側部との接着に
よってほとんど支持される。また、ＩＣ２の表面と基板
１４の表面とがほぼ同じ平面上に配置されるために、Ｉ
Ｃ２と基板１４の配線との電気的接続を容易にできるよ
うになる。
【０２１５】本発明の電子装置としては、従来技術で説
明したＦＡＸに用いられるイメージセンサ、サーマルヘ
ッドが適している。特に、イメージセンサにおいては、
ＩＣが非常に細くなった場合、表面からの光検出だけで
なく、側部からの光検出ノイズが追加されるという課題
がある。
【０２１６】ＩＣ２が細くなった場合、ＩＣ２の側部と
ＩＣ２の表面に設けられたフォトセンサとの距離が近づ
き、側部からの光検出ノイズが発生する。しかし、本発
明の電子装置の場合、ＩＣ２の側部が支持溝４０と接触
して光の入射を防ぐことができる。従って、ＩＣ２の側
部からの光の入射によるノイズを防止できる。ＩＣ２の
他方の側部は溝と接触できない。しかし、フォトセンサ
をＩＣ２の幅に対して支持溝４０と接触する方向にシフ
トして配置することにより、非接触側からの光検出ノイ
ズの発生を防止できる。また、図示しないが、非接触側
の支持溝を不透明な液状の樹脂でチャップして熱処理に
より固化することにより、ＩＣ２の両側を支持及び光入
射防止することもできる。
【０２１７】以上のように、第１５実施例によれば、非
常に細く長いＩＣを基板内に設けた溝によって安定支持
することができる。溝はＩＣの位置決めだけでなく、Ｉ
Ｃと溝の側部との接着による機械的強度向上にある。さ
らに、一次元イメージセンサの場合には、ＩＣの側部へ
の光照射によるノイズ発生を防ぐ作用がある。したがっ
て、従来困難であった極細ＩＣを実装可能にした。その
結果、装置の小型化及び低コスト化を可能にした。
【０２１８】次に、第１６実施例を説明する。図７２
は、非常に細長いＩＣ２が基板１４の表面に直線的に複
数配置されている平面図（図７２（ａ））と断面図（図
７２（ｂ））である。ＩＣ２の表面のパッドを介して電
気的に接続した電気接続板５０が設けられている。ＩＣ
２は、基板１４と電気接続板５０との間に接触して配置
することにより機械的に安定する。各々ＩＣ２の長さは
７ｍｍより長く、巾は０．３５ｍｍより細い。ＩＣ２の
厚さは、裏面ポリッシリングにより約３５０μｍ程度ま
で薄く形成されている。ＩＣ２の巾は、パッドの大きさ
約１００μｍまで細くできる。即ち、本発明の電子装置
のＩＣは、その巾は厚さより細く、１００〜３５０μｍ
の範囲である。また、ＩＣの長さは、応用上一般的に１
０倍以上長く、通常は２０倍の７ｍｍより長い。また、
ＩＣは一般的に５ケ以上並んで設けられており、最も一
般的には、Ａ４サイズの紙の巾に対応するために１０ケ
以上並んで設けられている。
【０２１９】本発明の電子装置においては、上記のよう
に非常に細長いＩＣを複数安定して設置するために、基
板１４と反対側のＩＣの表面に電気接続板５０を設けて
安定させている。ＩＣ２の巾が０．３５ｍｍより細くな
っても、ＩＣ２の底部と基板１４との間の接着強度のみ
ならず、ＩＣ２と電気接続板５０との接着強度及び電気
接続板５０と基板１４との間の圧力によって安定する。
従って、電気接続板５０は、電気接続だけでなく、支持
板としての機能を有する。電気接続機能のない支持板だ
けとして用いてもよい。支持板として用いる場合には、
支持板自体を安定化する必要がある。
【０２２０】図７２は、支持板である電気接続板５０を
支持台３９を介して基板１４に固定して安定化した場合
の実施例である。即ち、支持台３９がＩＣ２の横に長さ
方向に沿って基板１４の表面に安定して設置されてい
る。支持台３９の巾は基板１４と強力に固定するため
に、ＩＣ２の巾より充分巾の大きな形状をしている。従
来の実績からは、１ｍｍ以上の巾であれば支持台自体は
安定設置できる。また、支持台３９とＩＣ２との上に橋
わたすように支持板である電気接続板５０を設けてい
る。従って、支持台３９の高さは、ＩＣ２の厚さとほぼ
同じに形成されている。図７２のように、ＩＣ２に支持
台３９を接着して設けることにより、ＩＣ２は、底部・
表面・側部の３つの面により支持されるために非常に安
定する。ＩＣ２と電気接続板５０との電気的接続は、い
づれか一方に導電膜を表面より凸状に設けることにより
可能になる。好ましくは、弾力性材料の導電膜がいい。
電気接続板５０と支持台または基板１４との電気的接続
も同様に導電膜を介して行う。導電膜として弾力性材料
を用いることにより、ＩＣ２への圧力を強くすることが
できるためにより機械的にも安定化できる。
【０２２１】図７３は、基板１４と電気接続板５０とを
直線接続した場合の電子装置の巾方向の断面図である。
基板１４にＩＣ２と同じ厚さの溝を形成し、溝の側部に
ＩＣ２を接触して設ける。ＩＣ２と基板１４との各々の
表面が同じ高さになるために電気接続板５０による接続
が可能となる。図７３においても、電気接続板５０を電
気接続のためでなく、機械的強度安定化のための支持板
としてのみ用いてもよい。図７３においては、ＩＣ２の
底部及び側部が基板１４により支持されるだけでなく、
ＩＣの表面をも支持されることにより機械的安定度が向
上する。
【０２２２】図７４は、電気接続板５０にＩＣ２の厚さ
と同じ段差を設けて支持した場合の電子装置の巾方向断
面図である。電気接続板５０は基板１４と大きな面積で
接触して安定設置されている。上記述べた電気接続板は
板状の形状であり、複数のパッドに対して同時に電気接
続を可能にする。材料としては、機械的に強いシリコン
単結晶が好ましい。ＩＣ２の表面にフォトセンサが設け
られている電子装置においては、光を透す必要がある。
従って、電気接続板は透明基板のガラス板が好ましい。
また、ＩＣと電気接続板とが平面的に接触する構造であ
るために、ＩＣ２のパッドの大きさを小さくできる。パ
ッドを小さくすると、さらに、ＩＣ２自体の巾を小さく
することができ本発明をより効果的に実施可能にする。
【０２２３】以上のように、第１６実施例による電子装
置は、各々の極細の長いＩＣの機械的強度を得るために
ＩＣを基板と支持台とのサンドウィッチ構造にして２倍
以上の強度を可能にした。さらに、支持台が電気接続板
としての機能を有することにより、実装コストを低減す
る効果を有する。
【０２２４】以上の説明で示した第１実施例から第１６
実施例は、さまざまに組み合わせて実施することができ
る。
【０２２５】
【発明の効果】本発明のイメージセンサＩＣは、回路を
走査方向に対して細長いパターンにできるように工夫し
て配置しているので、今までの技術では予想もできなか
ったチップの厚さより幅の狭いチップを実現できた。ま
た、この非常に細いＩＣを用い、ＩＣ間でバラツキの少
ないコンパクトなＩＣ実装基板を安く製造できる。ま
た、今まで困難であった円筒基板へのＩＣの実装も容易
に可能になった。
【０２２６】これにより、コンパクトで低価格のマルチ
チップ型イメージセンサやマルチチップ型サーマルヘッ
ド等の電子装置が可能になった。従って、従来困難であ
ったコストダウンが可能になり安価なＦＡＸを実現でき
るようになった。
【図面の簡単な説明】
【図１】本発明のイメージセンサＩＣの回路ブロックの
平面図である。
【図２】従来のイメージセンサＩＣの回路ブロックの平
面図である。
【図３】本発明のイメージセンサＩＣの電気回路図であ
る。
【図４】本発明のイメージセンサＩＣの電気回路図であ
る。
【図５】本発明のイメージセンサＩＣの電気回路図であ
る。
【図６】本発明のイメージセンサＩＣのタイミングチャ
ート図である。
【図７】本発明のイメージセンサＩＣの断面図である。
【図８】本発明のイメージセンサＩＣの断面図である。
【図９】本発明のイメージセンサＩＣの１読み取り周期
回路ブロックの平面図である。
【図１０】本発明のイメージセンサＩＣを用いたＦＡＸ
用センサヘットの斜視図である。
【図１１】本発明のイメージセンサＩＣの読み取り周期
回路ブロックの配置を示した平面図である。
【図１２】本発明のイメージセンサＩＣの走査方向端の
フォトセンサの平面図である。
【図１３】本発明のイメージセンサＩＣの回路ブロック
の平面図である。
【図１４】本発明のイメージセンサＩＣの１読み取り周
期回路ブロックの平面図である。
【図１５】本発明のイメージセンサＩＣの読み取り周期
回路ブロックの配置を示した平面図である。
【図１６】本発明のイメージセンサＩＣの走査方向端の
フォトセンサの平面図である。
【図１７】本発明のイメージセンサＩＣの回路ブロック
の平面図である。
【図１８】本発明のイメージセンサＩＣの１読み取り周
期回路ブロックの平面図である。
【図１９】本発明のイメージセンサＩＣの読み取り周期
回路ブロックの配置を示した平面図である。
【図２０】本発明のイメージセンサＩＣの走査方向端の
フォトセンサの平面図である。
【図２１】本発明のイメージセンサＩＣの１読み取り周
期回路ブロックの平面図である。
【図２２】本発明のイメージセンサＩＣの走査方向端の
フォトセンサの平面図である。
【図２３】本発明のイメージセンサＩＣの１読み取り周
期回路ブロックの平面図である。
【図２４】本発明のイメージセンサＩＣの読み取り周期
回路ブロックの配置を示した平面図である。
【図２５】本発明のイメージセンサＩＣのパッド形状を
示した平面図である。
【図２６】本発明のイメージセンサＩＣのパッド形状を
示した平面図である。
【図２７】本発明のイメージセンサＩＣのパッド形状を
示した平面図である。
【図２８】本発明のイメージセンサＩＣの検査時を示し
た平面図である。
【図２９】本発明のイメージセンサＩＣの検査時を示し
た断面図である。
【図３０】本発明のイメージセンサＩＣの検査時のパッ
ドのプローブ跡を示した平面図である。
【図３１】本発明のイメージセンサーの回路の概略図で
ある。
【図３２】本発明のイメージセンサーの回路の概略図で
ある。
【図３３】本発明のイメージセンサーの回路のタイムチ
ャートである。
【図３４】本発明のイメージセンサーの回路の概略図で
ある。
【図３５】本発明のイメージセンサーの回路の概略図で
ある。
【図３６】本発明のイメージセンサーの回路の概略図で
ある。
【図３７】本発明のイメージセンサーの回路のタイムチ
ャートである。
【図３８】従来のＩＣ実装基板の製造方法の工程順に示
した図であり、（ａ）はシリコンウェハの平面図、
（ｂ）はチップをトレイに入れた平面図であり、（ｃ）
は完成時のＩＣ実装基板の斜視図である。
【図３９】本発明のＩＣ実装基板の製造方法の工程順に
示した図であり、（ａ）は、シリコンウェハの平面図、
（ｂ）はスクライブ後の平面図であり、（ｃ）は実装基
板へＩＣを設置している説明図である。
【図４０】本発明のＩＣ実装基板に用いるＩＣの平面図
である。
【図４１】本発明のＩＣ実装基板の斜視図である。
【図４２】本発明のシリコンウェハの表面の一部の拡大
図である。
【図４３】本発明のプローブカードの中央部の拡大図で
ある。
【図４４】従来のイメージセンサヘッドの出力波形であ
る。
【図４５】本発明のイメージセンサヘッドの出力波形で
ある。
【図４６】本発明のＩＣ実装基板の製造方法の工程順に
示した図であり、（ａ）は、シリコンウェハの平面図、
（ｂ）はスクライブ後の平面図であり、（ｃ）は実装基
板へＩＣを設置している説明図である。
【図４７】本発明のＩＣ実装基板に用いるＩＣの平面図
である。
【図４８】本発明のシリコンウェハの表面の一部の拡大
図である。
【図４９】本発明のプローブカードの中央部の拡大図で
ある。
【図５０】シリコンウエハからＩＣをピックアップする
順序を示す平面図である。
【図５１】従来のイメージセンサヘッドの出力波形であ
る。
【図５２】本発明のイメージセンサヘッドの出力波形で
ある。
【図５３】本発明のイメージセンサヘッドの平面図であ
る。
【図５４】（ａ）は本発明の他のイメージセンサＩＣの
平面図である。（ｂ）は（ａ）のイメージセンサＩＣを
使ったイメージセンサヘッドの平面図である。
【図５５】（ａ）は本発明のリニアイメージセンサの斜
視図である。（ｂ）は（ａ）のリニアイメージセンサの
Ａの部分の断面図である。
【図５６】本発明のＩＣ実装基板の製造方法の工程順に
示した図であり、（ａ）は、シリコンウェハの平面図、
（ｂ）はスクライブ後の平面図であり、（ｃ）は実装基
板へＩＣを設置している説明図である。
【図５７】本発明のＩＣ実装基板に用いるＩＣの平面図
である。
【図５８】本発明のシリコンウェハの表面の一部の拡大
図である。
【図５９】本発明のプローブカードの中央部の拡大図で
ある。
【図６０】シリコンウエハからＩＣをピックアップする
順序を示す平面図である。
【図６１】従来のイメージセンサヘッドの出力波形であ
る。
【図６２】本発明のイメージセンサヘッドの出力波形で
ある。
【図６３】従来のイメージセンサヘッドの平面図であ
る。
【図６４】（ａ）は本発明の他のイメージセンサＩＣの
平面図である。（ｂ）は（ａ）のイメージセンサＩＣを
使ったイメージセンサヘッドの平面図である。
【図６５】（ａ）は本発明のカラーリニアイメージセン
サユニットの斜視図である。（ｂ）は（ａ）のカラーリ
ニアイメージセンサのＡの部分の断面図である。
【図６６】（ａ）は本発明の他のカラーリニアイメージ
センサユニットの斜視図である。（ｂ）は（ａ）のカラ
ーリニアイメージセンサのＢの部分の断面図である。
【図６７】本発明のシリコンウエハ半製品の製造方法を
示した模式的断面図である。
【図６８】本発明のシリコンウエハ半製品平面図であ
る。
【図６９】（ａ）及び（ｂ）は、それぞれ、本発明の電
子装置の平面図と断面図である。
【図７０】（ａ）及び（ｂ）は、それぞれ、従来の電子
装置の平面図と断面図であるる。
【図７１】（ａ）及び（ｂ）は、それぞれ、本発明の電
子装置の平面図と断面図である。
【図７２】（ａ）及び（ｂ）は、それぞれ、本発明の電
子装置の平面図と断面図である。
【図７３】本発明の電子装置の断面図である。
【図７４】本発明の電子装置の断面図である。
【符号の説明】
２ イメージセンサＩＣ ２０ フォトトランジスタとスイッチトランジスタ列 ３ 走査回路列 ４ 駆動回路 ５ パッド ２１ フォトトランジスタ列 ２２ スイッチトランジスタ列 １１１ Ｎ−シリコン基板 １１２ Ｐ−ベース拡散層 １１３ Ｐ＋拡散層 １１４ Ｎ＋拡散層 １１５ ＬＯＣＯＳ酸化膜１１５ １１６ Ｎ±分離層 １１７ ＡＬ １１８ 中間絶縁層 １１９ パッシベーション膜 １２０ チップエッジ Ｓ 光電変換素子 ＰＣＬＫ クロックパルス ＳＷ スイッチング素子 ＰＳＩ スタートパルス ＳＬ 共通線 ＰＳＷ スイッチング素子の制御パルス Ｇ 読み出しゲート ＰＧ 読み出しゲートの制御パルス ＲＧ リセットゲート ＰＲＧ リセットゲートの制御パルス ＳＣ 走査回路 ＶＳＩＧ 信号出力 ＦＦ フリップフロップ ＣＣ 制御回路 ＳＩＧ 信号出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/028 Ｈ０４Ｎ 1/028 Ｃ Ｈ０５Ｋ 1/18 Ｓ Ｈ０５Ｋ 1/18 Ｈ０１Ｌ 27/14 Ｄ (31)優先権主張番号 特願平7−187544 (32)優先日 平７(1995)７月24日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−187545 (32)優先日 平７(1995)７月24日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−102795 (32)優先日 平７(1995)４月26日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−187542 (32)優先日 平７(1995)７月24日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−237406 (32)優先日 平７(1995)９月14日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−237407 (32)優先日 平７(1995)９月14日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−223797 (32)優先日 平７(1995)８月31日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−237408 (32)優先日 平７(1995)９月14日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−314541 (32)優先日 平７(1995)12月１日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平8−24375 (32)優先日 平８(1996)２月９日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平8−24376 (32)優先日 平８(1996)２月９日 (33)優先権主張国 日本（ＪＰ） (72)発明者 小島 芳和 千葉県千葉市美浜区中瀬１丁目８番地 セ イコー電子工業株式会社内 (72)発明者 安藤 宣利 千葉県千葉市美浜区中瀬１丁目８番地 セ イコー電子工業株式会社内

Claims (68)

    【特許請求の範囲】
  1. 【請求項１】 複数の受光素子とそれぞれ直列接続した
    複数のスイッチ回路と、前記スイッチ回路を順次切り替
    える走査回路と、前記走査回路を動作させる駆動回路と
    から成るリニアイメージセンサＩＣにおいて、前記受光
    素子の列と最も近い前記リニアイメージセンサＩＣの主
    走査方向のエッジと、前記受光素子の受光部の間に、Ｌ
    ＯＣＯＳ分離層が形成されていることを特徴とするリニ
    アイメージセンサＩＣ。
  2. 【請求項２】 前記リニアイメージセンサＩＣの前記エ
    ッジと前記受光素子の受光部との間隔Ｌが４０μｍ以下
    であることを特徴とする請求項１のリニアイメージセン
    サＩＣ。
  3. 【請求項３】 複数の受光素子とそれぞれ直列接続した
    複数のスイッチ回路と、前記スイッチ回路を順次切り替
    える走査回路と、前記走査回路を動作させる駆動回路と
    から成るリニアイメージセンサＩＣにおいて、前記受光
    素子の列と最も近い前記リニアイメージセンサＩＣの主
    走査方向のエッジと、前記受光素子の受光部の間に、Ａ
    Ｌ等の遮光層が形成されていないことを特徴とするリニ
    アイメージセンサＩＣ。
  4. 【請求項４】 前記間隔Ｌと前記受光部の副走査方向の
    幅の合計が、隣接する前記受光素子の間隔以下であるこ
    とを特徴とする請求項３のリニアイメージセンサＩＣ。
  5. 【請求項５】 複数の受光素子とそれぞれ直列接続した
    複数のスイッチ回路と、前記スイッチ回路を順次切り替
    える走査回路と、前記走査回路を動作させる駆動回路と
    から成るリニアイメージセンサＩＣにおいて、隣接する
    前記受光素子間に前記スイッチ回路の少なくとも一部が
    配置されていることを特徴とするリニアイメージセンサ
    ＩＣ。
  6. 【請求項６】 複数の受光素子とそれぞれ直列接続した
    複数のスイッチ回路と、前記スイッチ回路を順次切り替
    える走査回路と、前記走査回路を動作させる駆動回路と
    から成るリニアイメージセンサＩＣにおいて、前記受光
    素子の受光領域を主走査方向に対して平面的に細長くし
    たことを特徴とするリニアイメージセンサＩＣ。
  7. 【請求項７】 複数のフォトトランジスタとそれぞれ直
    列接続した複数のスイッチ回路と、前記スイッチ回路を
    順次切り替える走査回路と、前記走査回路を動作させる
    駆動回路とから成るリニアイメージセンサＩＣにおい
    て、隣接する前記フォトトランジスタのベース領域間に
    コレクタ電極を配置したことを特徴とするリニアイメー
    ジセンサＩＣ。
  8. 【請求項８】 複数の受光素子とそれぞれ直列接続した
    複数のスイッチ回路と、前記スイッチ回路を順次切り替
    える走査回路と、前記走査回路を動作させる駆動回路と
    から成るイメージセンサ回路がチップ表面に形成された
    リニアイメージセンサＩＣにおいて、前記リニアイメー
    ジセンサＩＣの厚さＺ、走査方向の長さＸ、幅Ｙの関係
    がＹ≦Ｚ＜Ｘであることを特徴とするリニアイメージセ
    ンサＩＣ。
  9. 【請求項９】 Ｙ≦３５０μｍであることを特徴とする
    請求項８記載のリニアイメージセンサＩＣ。
  10. 【請求項１０】 複数の受光素子とそれぞれ直列接続し
    た複数のスイッチ回路と、前記スイッチ回路を順次切り
    替える走査回路と、前記走査回路を動作させる駆動回路
    とから成るリニアイメージセンサＩＣにおいて、隣接す
    る前記受光素子間に前記走査回路の少なくとも一部が配
    置されていることを特徴とするリニアイメージセンサＩ
    Ｃ。
  11. 【請求項１１】 前記受光素子の領域を走査方向に対し
    て平面的に細長くしたことを特徴とする請求項１０のリ
    ニアイメージセンサＩＣ。
  12. 【請求項１２】 前記受光素子がフォトトランジスタで
    あり、隣接する前記フォトトランジスタのベース領域間
    にコレクタ電極を配置したことを特徴とする請求項１０
    のリニアイメージセンサＩＣ。
  13. 【請求項１３】 前記イメージセンサＩＣの厚さＺ、走
    査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ＜Ｘであることを
    特徴とする請求項１０のリニアイメージセンサＩＣ。
  14. 【請求項１４】 Ｙ≦３５０μｍであることを特徴とす
    る請求項１３記載のリニアイメージセンサＩＣ。
  15. 【請求項１５】 複数の受光素子とそれぞれ直列接続し
    た複数のスイッチ回路と、前記スイッチ回路を順次切り
    替える走査回路と、前記走査回路を動作させる駆動回路
    とから成るリニアイメージセンサＩＣにおいて、隣接す
    る前記受光素子間に前記スイッチ回路と前記走査回路の
    少なくとも一部が配置されていることを特徴とするリニ
    アイメージセンサＩＣ。
  16. 【請求項１６】 前記受光素子の領域を走査方向に対し
    て平面的に細長くしたことを特徴とする請求項１５のリ
    ニアイメージセンサＩＣ。
  17. 【請求項１７】 前記受光素子がフォトトランジスタで
    あり、隣接する前記フォトトランジスタのベース領域間
    にコレクタ電極を配置したことを特徴とする請求項１５
    のリニアイメージセンサＩＣ。
  18. 【請求項１８】 前記イメージセンサＩＣの厚さＺ、走
    査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ＜Ｘであることを
    特徴とする請求項１５のリニアイメージセンサＩＣ。
  19. 【請求項１９】 Ｙ≦３５０μｍであることを特徴とす
    る請求項１８記載のリニアイメージセンサＩＣ。
  20. 【請求項２０】 複数の受光素子とそれぞれ直列接続し
    た複数のスイッチ回路と、前記スイッチ回路を順次切り
    替える走査回路と、前記走査回路を動作させる駆動回路
    とから成るリニアイメージセンサＩＣにおいて、前記受
    光素子が『型で、前記スイッチ回路及び前記走査回路と
    隣接して配置されていることを特徴とするリニアイメー
    ジセンサＩＣ。
  21. 【請求項２１】 前記イメージセンサＩＣの厚さＺ、走
    査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ＜Ｘであることを
    特徴とする請求項２０のリニアイメージセンサＩＣ。
  22. 【請求項２２】 Ｙ≦３５０μｍであることを特徴とす
    る請求項２１記載のリニアイメージセンサＩＣ。
  23. 【請求項２３】 複数の受光素子とそれぞれ直列接続し
    た複数のスイッチ回路と、前記スイッチ回路を順次切り
    替える走査回路と、前記走査回路を動作させる駆動回路
    とから成るリニアイメージセンサＩＣにおいて、前記受
    光素子が凹型で、前記スイッチ回路及び前記走査回路と
    隣接して配置されていることを特徴とするリニアイメー
    ジセンサＩＣ。
  24. 【請求項２４】 前記イメージセンサＩＣの厚さＺ、走
    査方向の長さＸ、幅Ｙの関係がＹ≦Ｚ＜Ｘであることを
    特徴とする請求項２３のリニアイメージセンサＩＣ。
  25. 【請求項２５】 Ｙ≦３５０μｍであることを特徴とす
    る請求項２４記載のリニアイメージセンサＩＣ。
  26. 【請求項２６】 複数の受光素子とそれぞれ直列接続し
    た複数のスイッチ回路と、前記スイッチ回路を順次切り
    替える走査回路と、前記走査回路を動作させる駆動回路
    とから成るリニアイメージセンサ回路がチップ表面に形
    成されたリニアイメージセンサＩＣにおいて、前記リニ
    アイメージセンサＩＣの主走査方向のパッド電極の長さ
    Ｘｐと、前記リニアイメージセンサＩＣの副走査方向の
    前記パッド電極の長さＹｐが、Ｙｐ＝＜８０μｍ、Ｘｐ
    ＞Ｙｐであることを特徴とするイメージセンサＩＣ。
  27. 【請求項２７】複数の受光素子とそれぞれ直列接続した
    複数のスイッチ回路と、前記スイッチ回路を順次切り替
    える走査回路と、前記走査回路を動作させる駆動回路と
    から成るリニアイメージセンサ回路がチップ表面に形成
    されたリニアイメージセンサＩＣにおいて、検査するた
    めにパッド電極に接触するプローブの先端を、前記リニ
    アイメージセンサＩＣの主走査方向とほぼ平行に進入さ
    せ、前記プローブの先端によって付けられた前記パッド
    電極の傷跡の主走査方向の長さが、前記傷跡の副走査方
    向の長さより長いことを特徴とするイメージセンサＩ
    Ｃ。
  28. 【請求項２８】 半導体基板上に直線上に配置された画
    像情報の読み取りを行う複数の光電変換素子と、前記光
    電変換素子で得られた信号を外部に読み出すために前記
    光電変換素子に入力端子が接続される複数のスイッチン
    グ素子と、前記スイッチング素子の制御端子を駆動する
    走査回路とから構成されるリニアイメージセンサーにお
    いて、前記スイッチング素子の出力端子を共通線に接続
    し、さらに前記共通線をリセットゲートの入力端子に接
    続し、前記リセットゲートの出力端子がリセット電源端
    子に接続されたことを特徴とするリニアイメージセン
    サ。
  29. 【請求項２９】 半導体基板上に直線上に配置された画
    像情報の読み取りを行う複数の光電変換素子と、前記光
    電変換素子で得られた信号を外部に読み出すために前記
    光電変換素子に入力端子が接続される複数のスイッチン
    グ素子と、前記スイッチング素子の制御端子を駆動する
    走査回路とから構成されるリニアイメージセンサーにお
    いて、前記スイッチング素子の出力端子をリセットゲー
    トの入力端子に接続し、前記リセットゲートの出力端子
    をリセット電源端子に接続し、前記走査回路を１／ｆＣ
    Ｋ秒周期のクロックパルスで駆動し、前記スイッチング
    素子の制御と同期させ、前記リセットゲートを制御し光
    電変換素子からの信号を読み出すとともに、光電変換素
    子の出力端子を１／ｆＣＫ秒以上の間リセット電位に固
    定することを特徴とするリニアイメージセンサ。
  30. 【請求項３０】 半導体基板上に直線上に配置された画
    像情報の読み取りを行う複数の光電変換素子と、前記光
    電変換素子で得られた信号を外部に読み出すために前記
    光電変換素子に入力端子が接続される複数のスイッチン
    グ素子と、前記スイッチング素子の制御端子を駆動する
    走査回路とから構成されるリニアイメージセンサーにお
    いて、前記走査回路を１／ｆＣＫ秒周期のクロックパル
    スで駆動し、前記走査回路に２／ｆＣＫ秒以上のデータ
    を入力し、前記スイッチング素子の制御と同期させ、前
    記リセットゲートを制御し光電変換素子からの信号を読
    み出すとともに、前記スイッチング素子の導通状態を読
    み出し期間より長くとることを特徴とするリニアイメー
    ジセンサ。
  31. 【請求項３１】 半導体基板上に直線上に配置された画
    像情報の読み取りを行う複数の光電変換素子と、前記光
    電変換素子で得られた信号を外部に読み出すために前記
    光電変換素子に入力端子が接続される複数のスイッチン
    グ素子と、前記スイッチング素子の制御端子を駆動する
    走査回路とから構成されるリニアイメージセンサーにお
    いて、前記スイッチング素子の出力端子を共通線に接続
    し、さらに前記共通線を複数本設け、各々の前記共通線
    をリセットゲートの入力端子に接続し、前記リセットゲ
    ートの出力端子をリセット電源端子に接続し、前記スイ
    ッチング素子が非導通から導通状態になり、読み出しを
    行っている間、前記光電変換素子の出力端子と導通状態
    となっている前記共通線以外の共通線は電位が固定され
    ていることを特徴とするリニアイメージセンサ。
  32. 【請求項３２】 実装基板の表面にＩＣが一次元的に複
    数繰り返し設けられているＩＣ実装基板において、前記
    ＩＣは受光素子またはトランジスタを複数一次元的に繰
    り返して細長く構成されているとともに、前記ＩＣの幅
    が０．４ｍｍ以下であることを特徴とするＩＣ実装基
    板。
  33. 【請求項３３】 実装基板の表面にＩＣが一次元的に複
    数繰り返し設けられているＩＣ実装基板において、前記
    ＩＣは受光素子またはトランジスタを複数一次元的に繰
    り返して細長く構成されているとともに、前記ＩＣの幅
    が厚さに比べ小さく形成されていることを特徴とするＩ
    Ｃ実装基板。
  34. 【請求項３４】 シリコンウェハの表面にマトリックス
    状に繰り返し複数のＩＣを形成する工程と、前記シリコ
    ンウェハを切断する工程と、前記ＩＣを実装基板に一次
    元的に配置する工程とから成るＩＣ実装基板の製造方
    法。
  35. 【請求項３５】 シリコンウェハの表面にマトリックス
    状に繰り返し複数のＩＣを形成する工程と、前記シリコ
    ンウェハの裏面にテープを接着する工程と、前記シリコ
    ンウェハを切断する工程と、前記ＩＣを実装基板に一次
    元的に配置する工程とから成るＩＣ実装基板の製造方
    法。
  36. 【請求項３６】 前記テープが紫外線照射により前記シ
    リコンウェハとの接着強度を制御する請求項３５記載の
    ＩＣ実装基板の製造方法。
  37. 【請求項３７】 シリコンウェハの表面にマトリックス
    状に繰り返し複数のＩＣを形成する工程と、前記ＩＣの
    電気特性を測定して前記電気特性のデータを前記マトリ
    ックス状の座標に対応して電気的に読み出し可能な記憶
    手段に書き込むプローブテスト工程と、前記シリコンウ
    ェハを切断する工程と、前記記憶手段のデータに対応し
    て順次選択した前記ＩＣを実装基板に一次元的に配置す
    る工程とから成るＩＣ実装基板の製造方法。
  38. 【請求項３８】 シリコンウェハの表面にマトリックス
    状に繰り返し複数のリニアイメージセンサＩＣを形成す
    る工程と、前記ＩＣの電気特性を測定するプローブテス
    ト工程と、前記シリコンウェハを切断して前記ＩＣを空
    間的に離す工程からなるリニアイメージセンサＩＣの製
    造方法において、前記シリコンウェハの表面に前記ＩＣ
    を形成するとき、前記ＩＣの受光素子が並ぶ方向と垂直
    方向に隣接する前記ＩＣが、互いに点対称の関係になる
    ように形成することを特徴とするリニアイメージセンサ
    ＩＣの製造方法。
  39. 【請求項３９】 前記プローブテスト工程において、前
    記ＩＣの受光素子が並ぶ方向と垂直方向に隣接する前記
    ＩＣを２チップ分ずつ同時にプロービングしてテストす
    ることを特徴とする請求項３８記載のリニアイメージセ
    ンサＩＣの製造方法。
  40. 【請求項４０】 請求項３８の方法で製造された前記Ｉ
    Ｃを実装基板に一次元的に配置する工程からなるＩＣ実
    装基板の製造方法において、前記シリコンウェハの表面
    において前記ＩＣの画素が並ぶ方向と垂直方向に隣接す
    る前記ＩＣが、互いに隣接するように配置することを特
    徴とするＩＣ実装基板の製造方法。
  41. 【請求項４１】 マトリックス状に繰り返し複数のリニ
    アイメージセンサＩＣが形成されたシリコンウェハにお
    いて、前記ＩＣの受光素子が並ぶ方向と垂直方向に隣接
    する前記ＩＣが、互いに点対称の関係になるように形成
    されたことを特徴とするシリコンウェハ。
  42. 【請求項４２】 複数個の受光素子を１次元上に配列し
    てなるリニアイメージセンサＩＣを前記受光素子の配列
    方向にほぼ等間隔に複数のチップを実装基板上に配置し
    てなるマルチ・チップ方式のリニアイメージセンサにお
    いて、前記リニアイメージセンサＩＣが双方向の走査機
    能を有する事を特徴とするリニアイメージセンサ。
  43. 【請求項４３】 複数個の受光素子を１次元上に配列し
    てなるリニアイメージセンサＩＣを前記受光素子の配列
    方向にほぼ等間隔に複数のチップを実装基板上に配置し
    てなるマルチ・チップ方式のリニアイメージセンサにお
    いて、前記リニアイメージセンサＩＣが双方向の走査機
    能を有し、かつ互いに隣り合うリニアイメージセンサＩ
    Ｃのうちの少なくとも１対のうちの１チップのリニアイ
    メージセンサＩＣは対となる他のリニアイメージセンサ
    ＩＣにたいし、前記実装基板平面上で１８０度回転して
    配置される事を特徴とするリニアイメージセンサ。
  44. 【請求項４４】 請求項４２に記載のリニアイメージセ
    ンサＩＣをマトリックス状に複数個配置してなるシリコ
    ンウエハから切り出して、請求項４２に記載のマルチ・
    チップ方式のリニアイメージセンサをつくる製造方法に
    おいて、前記シリコンウエハから、受光素子が並ぶ配列
    方向に対し垂直方向に隣接するかもしくは、垂直方向で
    近傍の前記リニアイメージセンサＩＣを少なくとも１対
    以上切り出して隣合うよう順に配置し、かつその対のな
    かで少なくとも１対のうちの１チップのリニアイメージ
    センサＩＣは対となる他のリニアイメージセンサＩＣに
    たいし、前記実装基板平面上で１８０度回転して配置す
    る事を特徴とする請求項４２記載のリニアイメージセン
    サの製造方法。
  45. 【請求項４５】 請求項４２に記載のリニアイメージセ
    ンサＩＣをマトリックス状に複数個配置してなるシリコ
    ンウエハから切り出して、請求項４３に記載のマルチ・
    チップ方式のリニアイメージセンサをつくる製造方法に
    おいて、前記１８０度回転させるリニアイメージセンサ
    ＩＣは、前記シリコンウエハから、受光素子が並ぶ配列
    方向に対し垂直方向に隣接するかもしくは、垂直方向で
    近傍の前記リニアイメージセンサＩＣである事を特徴と
    する請求項４３記載のリニアイメージセンサの製造方
    法。
  46. 【請求項４６】 請求項４３に記載のリニアイメージセ
    ンサＩＣにおいて、そのリニアイメージセンサＩＣの電
    源を含めた入出力端子が、前記受光素子の並びに沿っ
    て、かつそれらの受光素子を間に挟むように配置する事
    を特徴とする請求項４３記載のリニアイメージセンサ。
  47. 【請求項４７】 請求項４２に記載のリニアイメージセ
    ンサＩＣをマトリックス状に複数個配置してなるシリコ
    ンウエハから切り出してつくる、請求項４２に記載のマ
    ルチ・チップ方式のリニアイメージセンサにおいて、前
    記シリコンウエハから、受光素子が並ぶ配列方向に対し
    垂直方向に隣接するかもしくは、垂直方向で近傍の前記
    リニアイメージセンサＩＣを少なくとも１対以上切り出
    して隣合うよう順に配置し、かつその対のなかで少なく
    とも１対のうちの１チップのリニアイメージセンサＩＣ
    は対となる他のリニアイメージセンサＩＣにたいし、前
    記実装基板平面上で１８０度回転して配置し、かつリニ
    アイメージセンサＩＣ内の走査方向も逆にする事を特徴
    とする請求項４２記載のリニアイメージセンサ。
  48. 【請求項４８】 請求項４２に記載のリニアイメージセ
    ンサＩＣをマトリックス状に複数個配置してなるシリコ
    ンウエハから切り出して、請求項４３に記載のマルチ・
    チップ方式のリニアイメージセンサをつくる製造方法に
    おいて、前記１８０度回転させるリニアイメージセンサ
    ＩＣは、前記シリコンウエハから、受光素子が並ぶ配列
    方向に対し垂直方向に隣接するかもしくは、垂直方向で
    近傍の前記リニアイメージセンサＩＣであり、かつリニ
    アイメージセンサＩＣ内の走査方向が逆で有る事を特徴
    とする請求項４３記載のリニアイメージセンサ。
  49. 【請求項４９】 複数個の受光素子を１次元上に配列し
    てなるリニアイメージセンサＩＣを前記受光素子の配列
    方向にほぼ等間隔に複数のチップを実装基板上に配置し
    てなる読み取り手段のマルチ・チップ方式のリニアイメ
    ージセンサと光源やレンズを含めた色分離手段とからな
    るカラーリニアイメージセンサユニットにおいて、前記
    リニアイメージセンサＩＣが双方向の走査機能を有する
    事を特徴とするカラーリニアイメージセンサユニット。
  50. 【請求項５０】 複数個の受光素子を１次元上に配列し
    てなるリニアイメージセンサＩＣを前記受光素子の配列
    方向にほぼ等間隔に複数のチップを実装基板上に配置し
    てなる読み取り手段のマルチ・チップ方式のリニアイメ
    ージセンサと光源やレンズを含めた色分離手段とからな
    るカラーリニアイメージセンサユニットにおいて、前記
    リニアイメージセンサＩＣが双方向の走査機能を有し、
    かつ互いに隣り合うリニアイメージセンサＩＣのうちの
    少なくとも１対のうちの１チップのリニアイメージセン
    サＩＣは対となる他のリニアイメージセンサＩＣにたい
    し、前記実装基板平面上で１８０度回転して配置される
    事を特徴とするカラーリニアイメージセンサユニット。
  51. 【請求項５１】 請求項４９に記載のリニアイメージセ
    ンサＩＣをマトリックス状に複数個配置してなるシリコ
    ンウエハから切り出して、請求項４９に記載のマルチ・
    チップ方式のリニアイメージセンサをつくる製造方法に
    おいて、前記シリコンウエハから、受光素子が並ぶ配列
    方向に対し垂直方向に隣接するかもしくは、垂直方向で
    近傍の前記リニアイメージセンサＩＣを少なくとも１対
    以上切り出して隣合うよう順に配置し、かつその対のな
    かで少なくとも１対のうちの１チップのリニアイメージ
    センサＩＣは対となる他のリニアイメージセンサＩＣに
    たいし、前記実装基板平面上で１８０度回転して配置す
    る事を特徴とする請求項４９記載のカラーリニアイメー
    ジセンサユニットの製造方法。
  52. 【請求項５２】 請求項４９に記載のリニアイメージセ
    ンサＩＣをマトリックス状に複数個配置してなるシリコ
    ンウエハから切り出して、請求項５０に記載のマルチ・
    チップ方式のリニアイメージセンサをつくる製造方法に
    おいて、前記１８０度回転させるリニアイメージセンサ
    ＩＣは、前記シリコンウエハから、受光素子が並ぶ配列
    方向にたいし垂直方向に隣接するかもしくは、垂直方向
    で近傍の前記リニアイメージセンサＩＣで有ることを特
    徴とする請求項５０記載のカラーリニアイメージセンサ
    ユニットの製造方法。
  53. 【請求項５３】 請求項５０に記載のリニアイメージセ
    ンサＩＣにおいて、そのリニアイメージセンサＩＣの電
    源を含めた入出力端子が、前記受光素子の並びに沿っ
    て、かつそれらの受光素子を間に挟むように配置する事
    を特徴とする請求項５０記載のカラーリニアイメージセ
    ンサユニット。
  54. 【請求項５４】 請求項４９に記載のリニアイメージセ
    ンサＩＣをマトリックス状に複数個配置してなるシリコ
    ンウエハから切り出して、請求項４９に記載のマルチ・
    チップ方式のリニアイメージセンサをつくる製造方法に
    おいて、前記シリコンウエハから、受光素子が並ぶ配列
    方向に対し垂直方向に隣接するかもしくは、垂直方向で
    近傍の前記リニアイメージセンサＩＣを少なくとも１対
    以上切り出して隣合うよう順に配置し、かつその対のな
    かで少なくとも１対のうちの１チップのリニアイメージ
    センサＩＣは対となる他のリニアイメージセンサＩＣに
    たいし、前記実装基板平面上で１８０度回転して配置
    し、かつリニアイメージセンサＩＣ内の走査方向も逆に
    する事を特徴とする請求項４９記載のカラーリニアイメ
    ージセンサユニットの製造方法。
  55. 【請求項５５】 請求項４９に記載のリニアイメージセ
    ンサＩＣをマトリックス状に複数個配置してなるシリコ
    ンウエハから切り出して、請求項５０に記載のマルチ・
    チップ方式のリニアイメージセンサをつくる製造方法に
    おいて、前記１８０度回転させるリニアイメージセンサ
    ＩＣは、前記シリコンウエハから、受光素子が並ぶ配列
    方向にたいし垂直方向に隣接するかもしくは、垂直方向
    で近傍の前記リニアイメージセンサＩＣで有り、かつリ
    ニアイメージセンサＩＣ内の走査方向も逆にすることを
    特徴とする請求項５０記載のカラーリニアイメージセン
    サユニットの製造方法。
  56. 【請求項５６】 シリコンウエハの表面にＩＣがマクリ
    ックス状に複数繰り返し設けられているシリコンウエハ
    半製品において、前記ＩＣは一次元的に繰り返して並べ
    られた複数の受光素子またはトランジスタから構成され
    るとともに、少なくとも一つの前記ＩＣの表面に直径１
    ００〜２００μｍのバッドマークが設けられていること
    を特徴とするシリコンウエハ半製品。
  57. 【請求項５７】 シリコンウエハの表面にマクリックス
    状に繰り返し複数のＩＣを形成する工程と、前記ＩＣの
    電気特性を測定するプローブテスト工程と、前記ＩＣの
    不良品に対してバッドマークを前記ＩＣの表面に付ける
    マーキング工程とから成るシリコンウエハ半製品の製造
    方法において、前記マーキング工程がレーザー照射によ
    り前記バッドマークを直径１００〜２００μｍのの大き
    さに制御することを特徴とするシリコンウエハ半製品の
    製造方法。
  58. 【請求項５８】 前記マーキング工程が、ＹＡＧレーザ
    ーからレーザー光線を発光する工程と、前記レーザー光
    線を直径１００μｍより細い光ファイバーで前記シリコ
    ンウエハ近傍まで伝送する工程と、前記光ファイバーか
    らの前記レーザー光線を工学レンズにより、前記ＩＣの
    表面に集光して熱ダメージ領域を形成する工程とから成
    る請求項５７記載のシリコンウエハ半製品の製造方法。
  59. 【請求項５９】 基板の上に互いに長さ方向に沿って接
    触して設けられた支持台とＩＣとから成るとともに、前
    記ＩＣの幅が厚さより細いことを特徴とする電子装置。
  60. 【請求項６０】 前記ＩＣの長さが幅の２０倍以上の長
    さである請求項５９記載の電子装置。
  61. 【請求項６１】 前記ＩＣが３個以上前記基板の長さ方
    向に沿って直線的に配置していることを特徴とする請求
    項５９記載の電子装置。
  62. 【請求項６２】 長さ方向に直線的に溝を設けた基板
    と、前記溝に側部を接触して配置されたＩＣとから成る
    とともに、前記ＩＣの幅が厚さより細いことを特徴とす
    る電子装置。
  63. 【請求項６３】 前記ＩＣは前記溝の底部との接触面積
    より、前記溝の側部との接触面積を大きく配置している
    ことを特徴とする請求項６２記載の電子装置。
  64. 【請求項６４】 前記ＩＣの幅が０．３５ｍｍより細い
    形状である請求項６２記載の電子装置。
  65. 【請求項６５】 平坦で細長い基板の表面に細長いＩＣ
    が複数個直線的に配置された電子装置において、前記Ｉ
    Ｃの表面には電子回路が形成されているとともに、前記
    ＩＣの側部と前記基板との接着面積を、前記ＩＣの底部
    と前記基板との接着面積に比べ大きくしたことを特徴と
    する電子装置。
  66. 【請求項６６】 電気配線をプリントされた基板と、前
    記基板の表面に設けられたＩＣとから成る電子装置にお
    いて、前記ＩＣの巾は厚さに比べ細長い形状であるとと
    もに、前記ＩＣと前記基板との電気的接続を電気接続板
    を介して行うことを特徴とする電子装置。
  67. 【請求項６７】 前記基板の表面に前記ＩＣと接触して
    設けられた支持台を有する請求項６６記載の電子装置。
  68. 【請求項６８】 前記ＩＣと前記支持台との表面に橋渡
    すように前記電気接続板を設けたことを特徴とする請求
    項６７記載の電子装置。
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