JPH09275328A

JPH09275328A - 可変容量回路及びそれを用いたアナログフィルタ回路

Info

Publication number: JPH09275328A
Application number: JP8252796A
Authority: JP
Inventors: Kazuo Yamakido; 一夫山木戸; Sadahiro Miota; 禎宏見尾田; Yoshiharu Nagayama; 義治永山
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1996-04-04
Filing date: 1996-04-04
Publication date: 1997-10-21

Abstract

(57)【要約】【課題】半導体基板に形成された抵抗素子の値が大き
くばらついてもカットオフ周波数のばらつきが少ないア
ナログフィルタを提供する。【解決手段】フィルタの容量素子として、アンプの利
得がフィルタの抵抗素子（２）の値（Ｒ）に逆比例した
可変容量回路部（２０，３’）と、アンプの利得が固定
された固定容量回路部（２１，３”）とを入力信号（Ｔ
１，ＶＢ）に対して並列接続した可変容量回路（３０）
を用い、その等価的容量値がアンプ（２０）の利得倍に
比例するようにする。半導体基板に形成された抵抗素子
（２）の値が大きく変動しても、その変動を打ち消すよ
うにアンプ（２０）の利得が逆比例し、可変容量回路の
等価容量の値が前記ＣＲフィルタ回路の抵抗素子（２）
の変動分を相殺し、カットオフ周波数を所望の値に自動
的かつ安定に保つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号処理回路さら
にはアナログフィルタ回路及びそれに利用して好適な可
変容量回路に係り、特に半導体集積回路化するのに好適
なアナログフィルタ回路、そしてＡＴＭ−ＬＡＮインタ
フェースカードの波形等化回路などに適用して有効な技
術に関するものである。

【０００２】

【従来の技術】従来、半導体集積回路化されたアナログ
フィルタ回路の１例として容量と抵抗とを用いた図１６
に示すようなＣＲフィルタ回路が知られている。図１６
のフィルタ回路は、アナログ信号の入力端子１と出力端
子４との間に抵抗値Ｒの抵抗素子２が接続され、出力端
子４と固定電位ＶＢとの間に容量値Ｃの容量素子３が接
続されたものである。このフィルタはカットオフ周波数
がｆｃ＝１／２πＣＲで表わされるローパス特性を有す
る。

【０００３】しかしながら、上述したアナログフィルタ
技術には、次のような問題がある。すなわち、通常の半
導体基板上に形成された抵抗素子や容量素子の値は製造
ばらつきを有するため、これによって上記フィルタ回路
のカットオフ周波数ｆｃが所望値から大きくずれてしま
うというものである。

【０００４】

【発明が解決しようとする課題】この問題を解決するた
めに、本発明者は以下に示す技術を検討したが、それら
技術の何れも、アナログフィルタ回路を内蔵して実現さ
れるチップコストの経済性、アナログフィルタ回路の消
費電力、または周波数帯域の点などにおける適用範囲の
汎用性及び特性の安定性等において、さらに解決すべき
課題を残していることが明らかにされた。

【０００５】先ず第１の検討技術として、ＣＲフィルタ
回路の抵抗素子をアンプを用いて実現したトランスコン
ダクタンス回路、すなわち電圧／電流変換回路で置換
し、その変換比を制御することによってフィルタのカッ
トオフ周波数のばらつきを抑えるＯＴＡ−Ｃ（Operatio
nal Trans-conductance Amplifier−Capacitor）回路が
ある。この方法では、例えばIEEE Journal of Solid-St
ate Circuits, vol.23,No.3, June 1988の７５０ページ
から７５８ページに記載されているように、トランスコ
ンダクタンスの制御のためにフィルタと同一の半導体集
積回路内に、それ専用のＰＬＬ（Phase-Locked Loop)
回路が別に必要であり、かつ一般的にＰＬＬ回路は比較
的大きな回路規模を占めるため、次数の大きいフィルタ
や多数のフィルタが集積される場合を除いては、低コス
ト化および低消費電力化実現の障害要因となっている。

【０００６】第２の検討技術は、ＣＲフィルタ回路の容
量素子として差動増幅器（以下単にアンプと言う）の利
得倍に近似された可変容量回路を用い、この利得を調整
することによってフィルタのカットオフ周波数を調整す
るものである。例えば図２に示されるように、非反転入
力端子（＋）が固定電位ＶＢに接続された差動アンプ２
０と、その出力端子と反転入力端子Ｔ１との間に接続さ
れた容量素子３’とにより構成されている。ここでアン
プ２０の差動利得をＧ、容量素子３’の容量値をＣ（イ
ンピーダンスをＺ）、端子Ｔ１の電圧をＶ１とすると、
アンプ２０の交流出力電圧は−ＧＶ１となり、端子Ｔ１
から容量素子３’に流れ込む電流ｉはアンプ２０の入出
力間電圧差をインピーダンスＺで除したものとなるか
ら、ｉ＝（Ｖ１＋ＧＶ１）／Ｚ＝（１＋Ｇ）Ｖ１／Ｚ…（式１）のように表される。

【０００７】ここでＺ＝１／ｓＣ（ｓは複素角周波数）
であるから、上記式１を変形して得られる端子Ｔ１から
見た回路の等価インピーダンスＺｅ（＝Ｖ１／ｉ）は、Ｚｅ＝１／（１＋Ｇ）Ｃ…（式２）となる。これにより、図２の可変容量回路の等価的な容
量値は、容量素子３’の容量値Ｃの（１＋Ｇ）倍とな
り、フィルタ回路の入出力伝達関数Ｖｏｕｔ／Ｖｉｎ、
およびカットオフ周波数ｆｃはそれぞれ、Ｖｏｕｔ／Ｖｉｎ＝１／｛１＋ｓ（１＋Ｇ)ＣＲ｝…（式３）ｆｃ＝１／２π(１＋Ｇ)ＣＲ…（式４）にように表わすことができる。

【０００８】ここで、例えば特公平１−１４７２６号で
提案されているようにアンプ２０の利得Ｇを１より十分
大きい値にすることができれば、上記（式４）はｆｃ≒１／２πＧＣＲ…（式４’) に近似する事ができ、抵抗値が大きくまたは小さくなっ
た場合に、アンプの利得を逆に小さくまたは大きくする
ことによって、理論的にはフィルタのカットオフ周波数
の変動を小さくできる。しかしながら、アンプの利得を
大きくすると、アンプ出力が歪んだり飽和を生じるほ
か、一般的に製造技術が同じ単体トランジスタは動作電
流を変化させてもその利得帯域積は制限されるから、取
り扱える信号帯域が狭り、低消費電力で高周波数のカッ
トオフを実現するのが難しくなる。また逆にアンプの利
得が小さい場合にはフィルタ回路のカットオフ周波数が
所望値から大きくずれを生じ、したがって実用は困難で
ある。

【０００９】一方、本発明の出願に先立って本発明者ら
が特願平５−２３００９３号で提案した回路構成を用い
れば、全てのアンプ利得に対してもＧ倍の等価容量を得
ることができるが、残念ながら上記提案では２つのアン
プが縦続構成であるため、動作遅延が比較的大きくて高
周波領域での応用が制限されるという問題を残してい
る。

【００１０】本発明の目的は、半導体基板上に形成され
た抵抗素子の値が大きくばらついても、カットオフ周波
数のばらつきが少なく、かつ余分に大規模な周波数制御
機能回路の追加を必要としない低コストのアナログフィ
ルタ回路、およびそれに適した可変容量回路を提供する
ことにある。

【００１１】本発明の他の目的は、従来一般に１０ＭＨ
ｚ以上の比較的高いカットオフ周波数が要求される分野
に用いるには他の半導体プロセスより不利とされた相補
型ＭＯＳ技術を用いても、低消費電力でかつ高周波のア
ナログフィルタ回路を提供することにある。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】

〔１〕先ず、本願において開示される発明のうち代表的
なものの概要を簡単に説明すれば下記の通りである。即
ち、図１に例示されるように、ＣＲフィルタ回路の容量
素子として、アンプの利得がＣＲフィルタ回路の抵抗素
子（２）の値（Ｒ）に逆比例した比較的小さな値を有す
る可変容量回路部（２０，３’）と、アンプの利得が固
定された固定容量回路部（２１，３”）とを入力信号
（Ｔ１，ＶＢ）に対して並列に接続した可変容量回路
（３０）を用い、可変容量回路（３０）の等価的な容量
値がアンプ（２０）の利得倍に比例するようにする。こ
こで、前記アンプ（２０）の利得がＣＲフィルタ回路の
抵抗素子（２）の値（Ｒ）に逆比例するとは、ＣＲフィ
ルタ回路の抵抗素子（２）が形成されている半導体基板
に前記アンプ（２０）が形成され、そのアンプ（２０）
は当該半導体基板に形成された抵抗素子を有し、この抵
抗素子の抵抗値が前記フィルタ回路の抵抗素子（２）の
抵抗値（Ｒ）に等しくされているという、一例を意味し
ている。要は、前記可変容量回路部を構成するアンプ
（２０）の差動利得が、当該アンプ（２０）に含まれる
前記抵抗素子の値に逆比例するということである。

【００１４】半導体基板上に形成された抵抗素子の値の
変動幅は例えば±３０％程度、容量素子値の変動幅はそ
れに対して±１０％程度と小さくされる。このとき、上
記した手段によれば、半導体基板上に形成されたＣＲフ
ィルタ回路の抵抗素子（２）の値が上記した範囲程度に
大きく変動しても、その変動を打ち消すように可変容量
回路（３０）を構成するアンプ（２０）の利得が逆比例
して、可変容量回路の等価容量の値が前記ＣＲフィルタ
回路の抵抗素子（２）の変動分を相殺するように変化
し、フィルタ回路のカットオフ周波数を所望の値に自動
的かつ安定に保つ。上記手段では、可変及び固定容量回
路部にそれぞれ含まれる容量素子それ自体の値の変動に
よるカットオフ周波数の補正はされないが、前記したよ
うに容量値の製造変動幅は抵抗素子に比べるとはるかに
小さいから、それがカットオフ周波数の許容変動範囲内
であれば、従来技術ＯＴＡ−Ｃフィルタに必要とされた
ＰＬＬのようなフィルタ回路のカットオフ周波数を制御
するために付加される比較的大規模な回路を用いる必要
もなく、かつアンプ利得も小さいから低電源電圧で動作
が可能となり、実現される半導体集積回路の低コスト
化、低消費電力化が可能になる。

【００１５】上記した手段の説明はＣＲフィルタ回路を
一例としており、そこに含まれる可変容量回路、これを
用いたその他のフィルタ回路に関する手段を以下個々に
説明する。

【００１６】〔２〕可変容量回路の基本形は、図１に例
示されるように、可変容量回路部（２０，３’）と固定
容量回路部（２１，３”）が、入力信号（Ｔ１，ＶＢ）
に対して並列に接続されて成る。可変容量回路部は、第
１極性の第１の入力端子（例えば反転入力端子（−））
及び第２極性の第２の入力端子（例えば非反転入力端子
（＋））を有する第１の差動アンプ（２０）、及び該第
１の差動アンプの出力端子と前記第１の入力端子との間
に接続された第１の容量素子（３’）を含み、前記第１
の差動アンプの差動利得が当該差動アンプに含まれる抵
抗素子（例えば図１０の抵抗ＲＣ０）の値に逆比例する
ように構成される。固定容量回路部は、第１極性の第３
の入力端子（例えば反転入力端子（−））及び第２極性
の第４の入力端子（例えば非反転入力端子（＋））を有
する第２の差動アンプ（２１）、及び該第２の差動アン
プの出力端子と第４の入力端子との間に接続された第２
の容量素子（３”）とを含み、前記第２の差動アンプの
差動利得が固定されて成る。前記第１の差動アンプ（２
０）と第２の差動アンプ（２１）は、反転入力端子と非
反転入力端子を相互に入れ換えた回路構成を有するか
ら、第１の差動アンプ（２０）の等価容量はＣ（１＋
Ｇ）、第２の差動アンプ（２１）の等価容量はＣ（１−
Ｇ）とされ、その並列接続を考えれば、固定容量回路部
を構成する差動アンプ（２１）の利得と容量を適当に決
定すれば、可変容量回路の等価容量は、アンプ（２０）
の利得（Ｇ）のあらゆる値に対して実質的に比例したも
のとされる。さらに、２個の差動アンプは入力信号に対
して並列接続であるから、２個のアンプを縦続接続して
可変容量回路を構成する場合に比べ、動作遅延が小さく
高周波領域での応用が制限されないという利点を有して
いる。

【００１７】上記可変容量回路の基本形において、双方
のアンプ（２０，２１）の容量を等しくするとき、前記
固定容量回路部の第２の差動アンプ（２１）の差動利得
は２に設定すればよい。この態様によって安定した回路
動作を期待できる。

【００１８】〔３〕前記基本形を成す可変容量回路を応
用したローパスフィルタのようなアナログフィルタ回路
は、図１に例示されるように、一端が信号入力端子
（１）に接続された抵抗素子（２）と前記可変容量回路
を含み、前記第１の差動アンプ（２０）の第１の入力端
子と第２の差動アンプ（２１）の第４の入力端子を前記
抵抗素子（２）の他の端子に、前記第１の差動アンプ
（２０）の第２の入力端子と前記第２の差動アンプ（２
１）の第３の入力端子を固定電位（ＶＢ）に、それぞれ
接続して成る。このフィルタ回路の作用は前述の通りで
ある。

【００１９】また、図４に例示されるように、そのよう
なフィルタ回路を並列に設け、各アナログフィルタ回路
に互いに極性が反転した入力信号（＋Ｖｉｎ，−Ｖｉ
ｎ）が差動的に供給される差動形式にすることも可能で
ある。出力については、各アナログフィルタ回路の出力
に互いに極性が反転した出力信号（＋Ｖｏｕｔ，−Ｖｏ
ｕｔ）を形成することになるが、その差動出力信号の差
分をフィルタ出力とする事も可能である。差動入力を採
用すれば、入力アナログ信号に同相的に重畳された雑音
や、同一の半導体基板上に形成集積された大規模論理回
路から発生されて重畳される雑音が問題となる場合に、
これらの影響を軽減できる。

【００２０】〔４〕差動入力を考慮したときの可変容量
回路の形態は前記基本形以外に、図５に例示される可変
容量回路（３１）のように、差動入力・出力形式の固定
容量回路部のアンプ（２１）を２個の可変容量回路部の
アンプ（２０−１，２０−２）に兼用させる回路形式に
よっても実現可能である。即ち、この構成に応ずる固定
容量回路部は、差動入力及び差動出力を有する固定利得
の第３の差動アンプ（２１）、該第３の差動アンプの一
方の入力とそれと同極性の出力との間に接続された第３
の容量素子（３”−１）、及び第３の差動アンプ（２
１）の他方の入力とそれと同極性の出力との間に接続さ
れた第４の容量素子（３”−２）を含み、第３の差動ア
ンプ（２１）の一方の入力（＋）と一方の可変容量回路
部のアンプ（２０−１）の入力（−）とは相互に逆極性
同士で結合され、第３の差動アンプ（２１）の他方の入
力（−）と他方の可変容量回路部のアンプ（２０−２）
の入力（−）とは相互に同極性同士で結合される。この
構成により、固定容量回路部の回路規模を削減できる。

【００２１】このとき、前記固定容量回路部に含まれる
第３の差動アンプの固定差動利得を１とすれば、前記基
本形の可変容量回路においてアンプ（２１）のゲインを
２とした場合と同じ特性を得ることができる。

【００２２】この可変容量回路（３１）を応用したロー
パスフィルタのようなアナログフィルタ回路は、図５に
例示されるように、可変容量回路（３１）と共に、一端
が非反転入力信号端子（１−１）に接続された第１の抵
抗素子（２−１）と、一端が反転入力信号端子（１−
２）に接続された第２の抵抗素子（２−２）とを備え
る。可変容量回路（３１）は、その非反転入力端子（Ｔ
１−１）が前記第１の抵抗素子の他端に、その反転入力
端子（Ｔ１−２）が前記第２の抵抗素子の他端に接続さ
れる。

【００２３】〔５〕可変容量回路を応用したアナログフ
ィルタは、ハイパスフィルタとし構成することも可能で
ある。即ち、図７及び図８に例示されるように、入力信
号を受ける抵抗素子（２−１）及び可変容量回路（３
０，３２）を含むローパスフィルタの出力信号をアンプ
（７−１）を介して前記入力信号から減ずることによっ
てハイパスフィルタ特性を得るようアナログフィルタ回
路を構成できる。可変容量回路を非接地形式で接続する
回路構成を採用しないので、低消費電力で且つカットオ
フ周波数の高いハイパスフィルを容易に実現できる。

【００２４】そのようなアナログフィルタ回路を並列に
設けることによって差動入力形式のハイパスフィルタを
構成することができる。そのときの出力は、差動出力、
或いは、差動出力信号の差分の出力とすることができ
る。

【００２５】〔６〕さらに回路規模を減少させた可変容
量回路（３２）は、図７に例示されるように、差動入力
及び差動出力を有し、差動利得が当該差動アンプに含ま
れる抵抗素子の値に逆比例する第１の差動アンプ（２
０）、この第１の差動アンプの一方の入力端子とそれと
逆極性の出力との間に接続された第１の容量素子（３’
−１）、及び第１の差動アンプの他方の入力端子とそれ
と逆極性の出力との間に接続された第２の容量素子
（３’−２）とを含んで成る可変容量回路部を備え、そ
して、差動入力及び差動出力を有する固定利得の第２の
差動アンプ（２１）、該第２の差動アンプの一方の入力
端子とそれと同極性の出力との間に接続された第３の容
量素子（３”−１）、及び第３の差動アンプの他方の入
力端子とそれと同極性の出力との間に接続された第４の
容量素子（３”−２）とを含んで成る固定容量回路部と
有する。前記第１の差動アンプ（２０）の差動入力と第
２の差動アンプ（２１）の差動入力とは相互に極性の異
なるもの同士で接続され、一方の接続ノードを非反転入
力端子、他方の接続ノードを反転入力端子として構成さ
れる。

【００２６】この可変容量回路（３２）は、当該可変容
量回路の前記非反転入力端子を第１の抵抗素子（２−
１）の他端に、前記可変容量回路の前記反転入力端子を
第２の抵抗素子（２−２）の他端に、それぞれ接続して
成るローパスフィルタに適用できる。また、図７に例示
されるように、そのアナログフィルタ回路の差動出力信
号を夫々に対応される差動入力信号から減ずる手段（７
−１，７−２）を更に備えてハイパスフィルタ特性を得
るよう構成できる。

【００２７】〔７〕前記各種可変容量回路に適用される
差動アンプは、図１０、図１１に例示されるように、第
１の入力電圧（ＶｉＰ）と第２の入力電圧（ＶｉＭ）と
の差をそれに比例した電流信号に変換する電圧／電流変
換部（５０）と、該電圧／電流変換部で変換された電流
信号をそれに比例した電圧信号に変換する電流／電圧変
換部（６０，６１）とを備える。前記電圧／電流変換部
（５０）は、前記第１、第２の入力電圧がゲート電極に
供給された第１、第２のＰＭＯＳトランジスタ（ＭＴ
１，ＭＴ２）と、該第１、第２のＰＭＯＳトランジスタ
のソース電極に接続された第１、第２の定電流源（ＩＢ
１，ＩＢ２））と、前記各ソース電極間に接続され半導
体基板上に形成される第１の抵抗素子（ＲＣ０）と、前
記第１、第２のＰＭＯＳトランジスタのドレイン電極に
接続された第３、第４の定電流源（ＩＢ３，ＩＢ４）
と、前記第１、第２のＰＭＯＳトランジスタのそれぞれ
のソースとドレイン電極にドレインとゲート電極が接続
された第１、第２のＮＭＯＳトランジスタ（ＭＴ３，Ｍ
Ｔ４）とを含み、前記第１、第２のＮＭＯＳトランジス
タ（ＭＴ３，ＭＴ４）には、前記第１の電流源電流と第
３の電流源電流との差分、上記第２の電流源電流と第４
の電流源電流との差分をそれぞれのバイアス電流とする
ときに、前記第１の入力電圧（ＶｉＰ）と第２の入力電
圧（ＶｉＭ）との差を前記第１の抵抗素子（ＲＣ０）の
値で除した信号電流（ｉｓ）が相補的に加算されるよう
にされる。前記電流／電圧変換部（６０，６１）は、そ
の出力をシングルエンドとする場合には、前記第１のＮ
ＭＯＳトランジスタに発生する上記信号電流に比例した
信号電流を発生するよう接続されたＮＭＯＳトランジス
タ（ＭＴ５、ＭＴ９）と、該トランジスタと固定電位間
に接続された抵抗素子（ＲＣ１，ＲＣ３）を含んで構成
され、上記第１の入力電圧と第２の入力電圧との差に比
例した信号電圧（ＶＧＯＰ）を出力する。

【００２８】この差動アンプの出力を差動とする場合、
前記電流／電圧変換部（６０，６１）は更に、前記第２
のＮＭＯＳトランジスタ（ＭＴ４）に発生する上記信号
電流に比例した信号電流を発生するよう接続されたＮＭ
ＯＳトランジスタ（ＭＴ６，ＭＴ１０）と、該トランジ
スタと固定電位間に接続された抵抗素子（ＲＣ２，ＲＣ
４）とを含み、上記第１の入力電圧（ＶｉＰ）と第２の
入力電圧（ＶｉＭ）との差に比例した信号電圧（ＶＧＯ
Ｐ，ＶＧＯＭ））を差動出力する。

【００２９】そのようなアンプによれば、ＮＭＯＳトラ
ンジスタ（ＭＴ３，ＭＴ４）には、差動入力電圧に比例
し、第１の抵抗素子（ＲＣ０）の値に逆比例した互いに
相補的な交流信号電流を形成でき、当該交流信号電流を
電圧に変換するときの抵抗素子（ＲＣ１，ＲＣ２，ＲＣ
３，ＲＣ４）の値と前記第１の抵抗素子（ＲＣ０）との
比によってアンプのゲインを決定することが出来る。

【００３０】このアンプを可変容量回路部の利得可変の
アンプ（２０，２０−１，２０−２）とするには、図１
０に例示されるように、第１の電流／電圧変換部（６
０）は、それに含まれる前記抵抗素子（ＲＣ１，ＲＣ
２）を前記第１の抵抗素子（ＲＣ０）に比べて抵抗値変
動が少ない特性を有する抵抗素子、例えば第１の抵抗素
子と一緒に同じ半導体基板に形成されていない外付け抵
抗素子とし、前記第１の入力電圧と第２の入力電圧との
差に比例し、かつ前記第１の抵抗素子の値に反比例した
信号電圧を出力させるようにすればよい。

【００３１】前記アンプを固定容量回路部の利得固定の
アンプ（２１）とするには、図１１に例示されるよう
に、第２の電流／電圧変換部（６１）は、それに含まれ
る前記抵抗素子（ＲＣ３，ＲＣ４）を前記第１の抵抗素
子（ＲＣ０）と同一半導体基板上に形成されて前記第１
の抵抗素子と実質的に同一の抵抗値変動を有する抵抗素
子とし、前記第１の入力電圧と第２の入力電圧との差に
比例した固定利得の信号電圧を出力させるようにすれば
よい。

【００３２】可変容量回路部と固定容量回路部から成る
可変容量回路全体としてのアンプの回路規模を更に減少
させるには、図１２に例示されるように、前記電圧／電
流変換部（５０）と共に、当該電圧／電流変換部（５
０）で変換された電流信号をそれに比例した電圧信号に
変換する第１及び第２の電流／電圧変換部（６０、６
１）の双方を採用してアンプ（２２）を構成する。

【００３３】〔８〕このように可変容量回路部と固定容
量回路部のアンプの回路規模が減少された当該差動アン
プ（２２）を用いた可変容量回路（３３）は、図１３に
代表的に示されるように、当該差動アンプ（２２）と、
この差動アンプ（２２）の前記第１の電流／電圧変換部
（６０）の非反転出力及び第２の電流／電圧変換部（６
１）の反転出力と前記第１の入力電圧との間にそれぞれ
接続される第１及び第２の容量素子（３’−１，３”−
１）と、前記差動アンプアンプの前記第１の電流／電圧
変換部（６０）の反転出力及び第２の電流／電圧変換部
（６１）の非反転出力と前記第２の入力電圧との間にそ
れぞれ接続された第３及び第４の容量素子（３’−２，
３”−２）とを備えて成る。

【００３４】

〔９〕前記可変容量アンプは、図１３に例
示されるように、差動入力電圧信号（＋Ｖｉｎ，−Ｖｉ
ｎ）の直流電圧をシフトしかつ交流振幅を減衰させる手
段（ＲＩＰ１，ＲＩＰ２，ＲＩＭ１，ＲＩＭ２）と、こ
の手段により得られた差動信号を低インピーダンスで出
力するバッファ手段（６−１，６−２）と、該バッファ
手段の出力を入力信号とする抵抗素子（２−１，２−
２）及び可変容量回路（３３）を含むローパスフィルタ
の出力信号を、前記入力信号からアンプ（７−１，７−
２）で減ずることによってハイパスフィルタ特性を得る
よう構成されたアナログフィルタ回路に適用することが
できる。前記ローパスフィルタは、前記差動信号の非反
転信号を入力に受ける前記バッファ手段の出力に一端が
接続された第１の抵抗素子（２−１）と、該第１の抵抗
素子と固定電位（ＶＢ）との間に接続された第２の抵抗
素子（５−１）と、前記差動信号の反転信号を入力に受
ける前記バッファ手段の出力に一端が接続された第３の
抵抗素子（２−２）と、該第３の抵抗素子と固定電位
（ＶＢ）との間に接続された第４の抵抗素子（５−２）
と、前記可変容量回路（３３）とを含んで構成され、前
記可変容量回路（３３）に含まれる差動アンプの前記第
１の入力端子（反転入力端子（−））が前記第１の抵抗
素子と第２の抵抗素子との結合点に接続され、前記差動
アンプの前記第２の入力端子（非反転入力端子（＋））
が前記第３の抵抗素子と第４の抵抗素子との結合点に接
続されて成る。

【００３５】〔１０〕上記可変容回路（３３）を用いた
ハイパスフィルタ特性を有するアナログフィルタ回路は
１６ＭＨｚまでのような比較的高い周波数範囲のハイパ
ス特性を得ることができる。このアナログフィルタ回路
を含み、該アナログフィルタ回路の周波数特性が金属導
線ケーブルを伝送線路として受信された信号の周波数特
性の逆特性を近似することにより、当該アナログフィル
タ回路はＡＴＭ−ＬＡＮインタフェース用の波形等化フ
ィルタ回路（９０２）に最適である。さらに、そのフィ
ルタ回路（９０２）の低消費電力と高いカットオフ周波
数とにより、このフィルタ回路（９０２）を含むＡＴＭ
−ＬＡＮ用フィジカルレイヤ用の半導体集積回路をＣＭ
ＯＳ回路技術を用いて実現できる。そのような半導体集
積回路を搭載して、パーソナルコンピュータに実装可能
なサイズを有て成るＩＣカード又は回路ボード化された
ＡＴＭ−ＬＡＮインタフェースカードを実現できる。

【００３６】

【発明の実施の形態】図１には本発明に係る可変容量回
路を容量素子として用いたアナログローパスフィルタ回
路の一例回路とその等価回路が示されている。同図に示
される可変容量回路３０は、差動アンプ（以下単にアン
プとも記す）２０と容量素子３’からなる反転入力型の
可変容量回路部を主回路として備え、これに、アンプ２
１と容量素子３”からなる非反転入力型の固定容量回路
部を副回路とし、入力（Ｔ１，ＶＢ）に対して並列に接
続されて成る。前記主回路としての反転入力型可変容量
回路部（２０、３’）は図２に基づいて説明した通りで
ある。前記副回路としての非反転入力型の固定容量回路
部（２１、３”）は、図３に示されるように、図２に示
された可変容量回路（すなわち反転入力型）に対して、
アンプの反転入力端子（−）と非反転入力端子（＋）を
互いに入れ替えた構成を有する非反転入力型の容量回路
とされる。すなわち、アンプ２１の反転入力端子（−）
が固定電位ＶＢに、非反転入力端子（＋）と出力端子と
の間に容量値Ｃの容量素子３”が配置されている。この
非反転入力型固定容量回路部の等価容量は（１−Ｇ）Ｃ
となる。

【００３７】前記アンプ２０は、可変容量回路部の容量
値を可変にするために、その利得は可変にされる。ま
た、前記アンプ２１は、固定容量回路部の容量値を固定
にするために、そのゲインは固定値とされる。ここで、
それらアンプ２０，２１のゲインが可変、固定であると
は、それらアンプが形成される半導体集積回路のプロセ
スばらつきや雰囲気温度の変化などに対して、可変、一
定の許容範囲をもって固定にされることを意味する。各
種アンプのゲインに関する可変、固定の文言は、本明細
書の全てにおいてその意味で用いられている。アンプ２
０，２１の具体的な回路構成については詳細を後述する
が、例えばアンプ２０、２１のゲインが第１の抵抗素子
の抵抗値に対する第２の抵抗素子の抵抗値の割合（第２
の抵抗素子の抵抗値／第１の抵抗素子の抵抗値）をもっ
て決定されるものとすると、アンプ２０の場合には、前
記第２の抵抗素子は半導体基板にその他の回路素子と一
緒に形成されていない外付け抵抗のような抵抗素子とさ
れ、第１の抵抗素子は半導体基板にその他の回路素子と
一緒に形成されている抵抗素子とされる。アンプ２１の
場合には第１及び第２の抵抗素子共に半導体基板にその
他の回路素子と一緒に形成されている抵抗素子とされ
る。

【００３８】特に制限されないが、図１において、副回
路のアンプ２１の利得は固定値２とされている。図２及
び図３の夫々に示されている等価回路の並列接続で考え
れば容易に理解されるように、図１の回路では端子Ｔ１
から見た回路の等価的な容量ＧＣは差動アンプ２０の利
得Ｇのあらゆる値について正確に正比例したものとな
る。尚、この関係は、アンプ２１の利得が２の場合に限
定されず、容量素子３”の容量値との関係で任意であ
り、例えば容量素子３”の容量値をＣ／２とし、アンプ
２１の利得Ｇを３にしても同じである。

【００３９】したがって、フィルタ回路の入出力伝達関
数およびカットオフ周波数ｆｃはそれぞれ、Ｖｏｕｔ／Ｖｉｎ＝１／｛１＋ｓＧＣＲ｝…（式５）ｆｃ＝１／２πＧＣＲ…（式６）のように表わすことができる。

【００４０】ここで、アンプ２０の利得Ｇを、例えばＧ
＝Ｒ０／Ｒとする。Ｒ０はその値の変動が少い抵抗素
子、特に限定されないが、例えば半導体基板外に設けた
温度変動係数などが小さい抵抗素子のあらかじめ選定さ
れた値とされる。Ｒは前記アンプ２０に含まれる抵抗素
子（半導体基板に形成された抵抗素子であって前記抵抗
素子２と同じプロセスで形成される）の値とされる。こ
こでは、そのような抵抗素子の抵抗値として、特に制限
されないが、上記抵抗素子２の抵抗値Ｒと同じ値を想定
している。このアンプ２０のゲインＧ（＝Ｒ０／Ｒ）
は、当該アンプ２０内の抵抗値Ｒを持った抵抗素子の値
Ｒに逆比例することになる。前記抵抗２の抵抗値Ｒが設
計値に対してプロセスばらつき等の影響を受けて変動す
ると、それに応じて同じだけ前記アンプ２０内の抵抗値
Ｒを持った抵抗素子の抵抗値も変動される。前記抵抗値
Ｒ０の具体的な値として、これも特に限定されるもので
はないが、アンプ２０の利得の中心値が例えばＧ＝１に
なるようＲ０＝Ｒに設定する。これにより、上記（式
６）は、ｆｃ＝１／２πＣＲ０…（式６’) のように書き換えられる。

【００４１】したがって、フィルタ回路の抵抗素子２の
抵抗値Ｒが大きく変動しても、それと同じ割合をもっ
て、アンプ２０内の抵抗値Ｒを有する抵抗素子の抵抗値
も変動するから、可変容量回路３０の等価的な容量値Ｇ
Ｃが自動的に変化して、アナログローパスフィルタ回路
のカットオフ周波数ｆｃを安定かつ所望の値に保つこと
ができる。すなわち、（式６）において、Ｒが変動する
と、Ｇはそれに逆比例して変動し、双方の変動分が相殺
される。

【００４２】図４には、図１に示された可変容量回路３
０を差動構成にした場合の可変容量回路３１とそれを応
用したアナログフィルタ回路の一例が示される。一般的
に差動構成は素子数が概略２倍必要になるが、入力アナ
ログ信号に同相的に重畳された雑音や、同一の半導体基
板上に形成集積された大規模論理回路から発生されて重
畳される雑音が問題となる場合には、これらの影響を軽
減する手段として極めて有効である。図４の差動構成
は、図１の構成を単に２系統並列にして、それぞれの入
力端子に互いに反転した信号＋Ｖｉｎ，−Ｖｉｎを供給
することによって実現されている。フィルタ回路の差動
出力は＋Ｖｏｕｔ，−Ｖｏｕｔとして図示されている。

【００４３】図５には図１に示された可変容量回路３０
を差動構成にした更に別の可変容量回路３１とそれを応
用した差動アナログフィルタ回路の一例が示され、図６
には図５のフィルタ回路の等価回路が示されている。図
５の場合には、可変容量回路３１を構成する固定利得ア
ンプ２１を反転および非反転信号の差動入力とし、かつ
その差動利得を固定値１としている。それによって固定
利得アンプの数を１つ減らすことができる。この差動型
ローパスフィルタ回路の入出力伝達関数とカットオフ周
波数ｆｃは前記の（式５）、（式６）または（式６’）
とそれぞれ同じである。尚、図５の容量素子３’−１，
３’−２は図１の容量素子３’に対応され、アンプ２０
−１，２０−２はそれぞれ前記アンプ２０に対応され、
容量素子３”−１，３”−２はそれぞれ前記容量素子
３”に対応され、抵抗素子２−１，２−２はそれぞれ前
記抵抗素子２に対応される。また、図６において非反転
入力側の３１−１と反転入力側の３１−２とは可変容量
回路３１を指称する。

【００４４】図７には、第３の例に係る可変容量回路３
２と、それを差動アナログフィルタ回路へ応用した一例
として、一定の低周波利得を有するハイパスフィルタ回
路が示されている。一般的にハイパスフィルタ回路には
非接地型の容量素子が用いられるが、この容量素子とし
て、図１で説明したような可変容量回路をハイパスフィ
ルタに用いるには、その可変容量回路のアンプには、高
い周波数領域に渡って一定以上の利得を必要とするか
ら、特に低消費電力でカットオフ周波数が高いハイパス
フィルタを実現するのが難しくなる。そこで、図７では
バッファーアンプ６の非反転及び反転出力信号から差動
ローパスフィルタの非反転及び反転出力信号をそれぞれ
アンプ７−１、アンプ７−２を用いて減じる構成とし、
ローパスフィルタの容量素子として接地型の可変容量回
路が用いられている。この場合、抵抗素子２−１と５−
１の接続点、および抵抗素子２−２と５−２の各接続点
に前記図１の可変容量回路３０または図５の可変容量回
路３１を接続しても実現できるが、図７では可変容量回
路３２を用いている。この可変容量回路３２は、主回路
のアンプ２０および副回路のアンプ２１を共に反転およ
び非反転の差動入力、差動出力形式として、アンプ２０
の差動利得を図５の場合の半分（Ｇ／２）とし、副アン
プ２１は図５の場合と同じように構成されている。それ
によって差動可変容量回路に必要なアンプの数は、図５
に比べてアンプ２０の数が更に一つ減少されている。

【００４５】このハイパスフィルタは低周波領域にも一
定の利得を有するため２つのカットオフ周波数が存在す
る。その入出力伝達関数と第１のカットオフ周波数ｆ
１、第２のカットオフ周波数ｆ２は、アンプ６、７−１
及び７−２の利得を共に１とすると、それぞれ、Ｖｏｕｔ／Ｖｉｎ＝Ｒ２（１＋ｓＧＣＲ１）／（Ｒ１＋Ｒ２＋ｓＧＣＲ１Ｒ２） …（式９）ｆ１＝１／２πＧＣＲ１…（式１０）ｆ２＝（Ｒ１＋Ｒ２）／２πＧＣＲ１Ｒ２…（式１１）のように表わすことができる。

【００４６】ここで差動アンプ２０の利得Ｇは例えばＧ
＝Ｒ０／Ｒ１とする。Ｒ１は前記アンプ２０に含まれる
抵抗素子の抵抗値であり、特に制限されないが、この抵
抗と一緒に同一の半導体基板に形成されている抵抗素子
５−１，５−２の抵抗値Ｒ１と等しくされている。Ｒ０
はその値の変動が少い抵抗素子、特に限定されないが、
例えば半導体基板外に設けた温度変動係数などが小さい
抵抗素子のあらかじめ選定された値とし、その具体的な
値として、これも特に限定されるものではないが、利得
の中心値が例えばＧ＝１になるようＲ０＝Ｒ１に設定す
ることにより、上記（式１０）と（式１１）はそれぞ
れ、ｆ１＝１／２πＣＲ０…（式１０’）ｆ２＝｛（Ｒ１＋Ｒ２）／Ｒ２｝／２πＣＲ０…（式１１’）のように書き換えられる。

【００４７】したがって、半導体基板上に形成された抵
抗素子２と５の値Ｒ１、Ｒ２が変動しても、第１のカッ
トオフ周波数ｆ１は前述と同様に安定であり、また抵抗
比（Ｒ１＋Ｒ２）／Ｒ２は原理的に一定であるから第
２のカットオフ周波数ｆ２についても共に安定化され
る。さらに（式９）の入出力利得についても、ｆ１より
十分に低い周波数に対してはＲ１／（Ｒ１＋Ｒ２）で表
わされ、またｆ２より十分高い周波数に対しては利得が
１となるから共に安定にできる。図７において前記固定
電位ＶＢはアナロググランドとされる。この固定電位Ｖ
Ｂは、例えばシリコンのバンドギャップなどを利用して
安定な電圧を形成する図示しない基準電圧発生回路で生
成した基準電位とすることができる。

【００４８】尚、図７において差動アンプ６の反転及び
非反転入力端子にはそれぞれ互いに位相が反転した信号
＋Ｖｉｎ、−Ｖｉｎが供給されているが、場合によって
はどちらか一方の入力信号を省いて利用することも可能
である。また、図７に代表されるようなハイパスフィル
タ回路の構成は、差動入力＋Ｖｉｎ，−Ｖｉｎと差動出
力＋Ｖｏｕｔ，−Ｖｏｕｔを有するものに限定されず、
例えば図８のように構成することも可能である。図８に
おいて入力信号Ｖｉｎはソースフォロア回路のようなバ
ッファアンプ６で受け、バッファアンプ６の出力側には
抵抗素子Ｒ２を介して図１の可変容量回路３０が固定電
位（ＶＢ）との間に配置されている。

【００４９】図９には、本発明に係る可変容量回路およ
びアナログフィルタ回路に利用して好適な前記各種アン
プのバイアス電流回路が示されている。図９において、
トランジスタＭＰ１、ＭＰ２および抵抗素子Ｒｉ１は、
外部抵抗素子Ｒｒｅｆが接地電位端子ＧＮＤとの間に接
続される外部端子ＴＲ０に対する半導体集積回路の入力
保護回路を構成している。アンプＯＰ１は、ここではパ
ワーダウン制御信号ＰＤが低電位でトランジスタＭＡ１
及びＭＡ２をオン状態に、トランジスタＭＡ７及びＭＡ
８をオフ状態とさせる時に、その非反転入力端（＋）に
供給される固定電位ＶＢを上記外部抵抗素子Ｒｒｅｆの
抵抗値で除した値の電流をトランジスタＭＡ５およびＭ
Ａ３に生じせしめるよう動作する。このトランジスタＭ
Ａ３に流れる電流は、トランジスタＭＡ４、ＭＡ６、Ｍ
Ａ９に、順次それらの寸法比に応じた比例倍のミラー電
流を生じさせ、トランジスタＭＡ６及びＭＡ１０のドレ
インノードＡ３及びＡ４、トランジスタＭＡ１２のドレ
インノードＡ５、及びトランジスタＭＡ１３のドレイン
ノードＡ６にそれぞれ一定の電圧を形成させる。これに
より、後述する図１０、図１１及び図１２の差動アンプ
のバイアス電流を所望の値に設定することができる。こ
のとき、前記固定電位ＶＢは図示しない基準電圧発生回
路で発生させる安定な電圧とすることができ、また、外
部抵抗素子Ｒｒｅｆには比較的低価格で温度変動係数な
どが小さい素子を選定することが可能であるから、この
図９及び後述するアンプのバイアス電流を比較的高精度
かつ安定に設定し保持することは容易である。

【００５０】図１０には、本発明に係る可変容量回路お
よびアナログフィルタ回路に利用して好適な可変利得を
有する差動アンプ２０、２０−１，２０−２の詳細な一
例が示されている。同図に示されているアンプは、非反
転電圧入力信号ＶｉＰと反転電圧入力信号ＶｉＭの差動
成分を抵抗素子ＲＣ０の値に反比例した電流信号ｉｓに
変換する電圧／電流変換部５０と、該電流信号ｉｓをそ
れに比例した電圧信号に変換する電流／電圧変換部６０
とから構成されている。

【００５１】電圧／電流変換部５０では、ゲートに非反
転電圧入力信号ＶｉＰが供給されたＰＭＯＳトランジス
タＭＴ１と、そのソースおよびドレインに接続された定
電流源ＩＢ１及びＩＢ３と、ゲートに反転電圧入力信号
ＶｉＭが供給されたＰＭＯＳトランジスタＭＴ２と、そ
のソース及びドレインに接続された定電流源ＩＢ２及び
ＩＢ４と、トランジスタＭＴ１及びＭＴ２のそれぞれの
ソース、ドレインにドレイン、ゲートが接続され、その
ソースが接地電位ＧＮＤに接続されたＮＭＯＳトランジ
ＭＴ３及びＭＴ４と、トランジスタＭＴ１とＭＴ２のソ
ース間に接続された半導体基板上に形成された抵抗素子
ＲＣ０とから構成されている。

【００５２】ここで定電流源ＩＢ１とＩＢ２を構成する
それぞれ直列接続された電流源ＭＯＳトランジスタのゲ
ートには図９の前記バイアス回路で形成されたノードＡ
４、ノードＡ５又はＡ６の電位が供給される。定電流源
ＩＢ３とＩＢ４を構成する電流源ＭＯＳトランジスタの
ゲートには図９の前記バイアス回路で形成されたノード
Ａ３の電位が供給される。これによってそれら定電流源
ＩＢ１，ＩＢ２，ＩＢ３，ＩＢ４は夫々に対応されるノ
ードＡ３、Ａ４、Ａ５またはＡ６のミラー倍の電流を流
すよう設定されている。定電流源ＩＢ１とＩＢ３、ＩＢ
２とＩＢ４の各電流値についてはＩＢ１＝ＩＢ２、ＩＢ
３＝ＩＢ４、且つＩＢ１＞ＩＢ３のように設定され、Ｐ
ＭＯＳトランジスタＭＴ１、ＭＴ２には常に定電流源Ｉ
Ｂ３、ＩＢ４の定電流が流れている。

【００５３】いま入力電圧がＶｉＰ＝ＶｉＭのときには
ノードｖ１およびｖ２の電位は等しいから抵抗素子ＲＣ
０には電流が流れず、トランジスタＭＴ３、ＭＴ４には
等しい差電流のＩＢ１−ＩＢ３が流れる。一方、入力電
圧ＶｉＰとＶｉＭが例えば図示の矢印で示すような方
向、すなわちＶｉＰ＞ＶｉＭに変化した場合、その差電
圧Δ＝Ｖｉｐ−ＶｉＭに等しい電位差がｖ１とｖ２間に
も生じるから、抵抗素子ＲＣ０にはｉｓ＝Δ／ＲＣ０の
電流が流れる。その結果、トランジスタＭＴ３の電流は
ｉ３＝ＩＢ１−ＩＢ３−ｉｓとなり、他方のトランジス
タＭＴ４の電流はｉ４＝ＩＢ１−ＩＢ３＋ｉｓとなる。
したがって、以上から明らかなように、トランジスタＭ
Ｔ３とＭＴ４には差動入力電圧Δに比例し、抵抗素子Ｒ
Ｃ０の値に反比例（逆比例）した互いに相補的な交流信
号電流±ｉｓが流れる。

【００５４】前記電流／電圧変換部６０は、上記ＮＭＯ
ＳトランジスタＭＴ３とＭＴ４の電流に対してそれぞれ
のミラー比倍の電流を流すよう設定されたＮＭＯＳトラ
ンジスタＭＴ５、ＭＴ６と、それらのドレインノードｖ
５、ｖ６に接続された定電流源ＩＢ５、ＩＢ６と、特に
限定されないが、例えば外部接続端子ＴＲ１およびＴＲ
２と固定電位供給端子ＴＲＡＧとの間に接続され半導体
基板外に設けた温度変動係数などが小さく抵抗値が予め
選定された抵抗素子ＲＣ１、ＲＣ２とを備える。そし
て、前記ノードｖ５とｖ６の各電圧を低インピーダンス
で出力するための、ＰＭＯＳトランジスタＭＴ７及び定
電流源ＩＢ７から成るソースフォロア回路と、同じくＰ
ＭＯＳトランジスタＭＴ８と定電流源ＩＢ８から成るソ
ースフォロア回路が設けられている。ここで定電流源Ｉ
Ｂ５、ＩＢ６、ＩＢ７及びＩＢ８は前記定電流源ＩＢ
１，ＩＢ２と同じように図９のバイアス回路から供給さ
れたノードＡ４、Ａ５又はＡ６の電圧によってそれぞれ
ミラー倍の電流を流すよう設定されている。

【００５５】上記抵抗素子ＲＣ１とＲＣ２の具体的な値
は、上記ＮＭＯＳトランジスタＭＴ３とＭＴ５の間のミ
ラー比、ＮＭＯＳトランジスタＭＴ４とＭＴ６の間のミ
ラー比、所望とする差動増幅利得Ｇ、および抵抗素子Ｒ
Ｃ０の値によって異なり、多種の組み合わせが可能であ
る。例えばトランジスタＭＴ３とＭＴ５の間のミラー
比、トランジスタＭＴ４とＭＴ６の間のミラー比をそれ
ぞれ１とした場合、ＲＣ１（＝ＲＣ２）／ＲＣ０が所望
のアンプ差動利得Ｇの中心値に等しくなるよう選ぶこと
ができる。図１０に示されたアンプの利得の中心値をＧ
＝１に選ぶにはＲＣ１＝ＲＣ２＝ＲＣ０とすればよい。
またこの場合、トランジスタＭＴ３とＭＴ５およびＭＴ
４とＭＴ６のミラー比を一般的にｎとした場合は、ＲＣ
１＝ＲＣ２＝ＲＣ０／ｎとしてもよい。これらの場合、
各抵抗素子の絶対値は直接には利得Ｇとは関係しないか
ら、それら各抵抗素子ＲＣ１，ＲＣ２，ＲＣ０の値は、
回路各部の線形動作が可能でかつ妥当な消費電力となる
よう決定すればよい。

【００５６】上述のように抵抗値が設定されたとき、抵
抗素子ＲＣ０の抵抗値が０．７倍または１．３倍に変動
すると、アンプの差動利得はそれぞれＧ≒１．４３、
０．７７とされる。更に付言すれば、抵抗素子ＲＣ０の
抵抗値が０．７倍または１．３倍に変動した場合、当該
抵抗素子ＲＣ０と同一の半導体基板に形成された、例え
ばアナログフィルタを構成する抵抗素子の抵抗値も０．
７倍または１．３倍に変動している。

【００５７】図１１には、本発明に係る可変容量回路お
よびアナログフィルタ回路に利用して好適な固定利得を
有する差動アンプ２１の実施例が示されている。このア
ンプ２１は、前記図１０と同じ構成の電圧／電流変換部
５０と、電流／電圧変換部６１から構成されている。た
だし、電流／電圧変換部６１には抵抗素子ＲＣ０と同じ
半導体基板上に形成された抵抗素子ＲＣ３とＲＣ４が接
続されている。この場合の各抵抗素子の値は、上述した
図１０の場合と全く同様にして決定でき、例えばＮＭＯ
ＳトランジスタＭＴ３とＭＴ９のミラー比、及びＮＭＯ
ＳトランジスタＭＴ４とＭＴ１０のミラー比を、それぞ
れ１とし、アンプ２１の差動利得をＧ＝２に選ぶ場合に
は、ＲＣ１（＝ＲＣ２）／ＲＣ０＝２とすればよい。こ
の場合には、抵抗素子ＲＣ３とＲＣ４は抵抗素子ＲＣ０
と同じように変動するから、抵抗素子ＲＣ０が０．７倍
または１．３倍に変動しても、差動利得は２のまま一定
に保たれる。

【００５８】図１２には、本発明に係る可変容量回路お
よびアナログフィルタ回路に利用して好適な可変利得と
固定利得の夫々の差動出力を有したアンプ２２の一例が
示されている。このアンプは、前記図１０と図１１の回
路を合成して実現されたものであり、共通の電圧／電流
変換部５０に、抵抗素子ＲＣ０の値の変動に対して固定
利得の差動電圧Ｖ２ＯＰ、Ｖ２ＯＭを出力する電流／電
圧変換部６０と、抵抗素子ＲＣ０の値の変動に対して反
比例利得Ｇの差動電圧ＶＧＯＰ、ＶＧＯＭを出力する電
流／電圧変換部６１とが並列に接続された構成を有す
る。この図１２の動作および各抵抗素子の値については
図１０及び図１１についての説明の内容と同じであるか
らその詳細は省略する。

【００５９】図１３には、図１２に示されたアンプ２２
の適用例として、低周波数領域に一定の利得を有したハ
イパスフィルタ回路が示されている。このフィルタ回路
は、例えば金属導線ケーブルを用いた伝送システムの波
形再生に不可欠な波形等化フィルタ回路として好適であ
る。一般に金属導線ケーブルを伝送線路に用いるディジ
タルパルス信号伝送では、高い周波数ほど、またケーブ
ル長が長いほど、周波数の平方根に比例した大きい減衰
を生じるため、信号パルス波形は減少かつ歪み、そのま
までは元のデータを誤りなく受信することは困難にな
る。したがって、元の信号を最小の誤り率で受信するた
めには、伝送線路の逆の周波数特性を持たせた波形等化
フィルタを受信側に設け、送信パルス波形の歪みを補正
することが必要となる。

【００６０】図１３において、ＲＴ１は伝送線路のイン
ピーダンスを整合終端するための外部抵抗素子である。
入力端子ＲＸＡ、ＲＸＢには＋Ｖｉｎおよび−Ｖｉｎと
して受信された差動信号が供給され、半導体集積基板上
に形成された内部抵抗ＲＩＰ１、ＲＩＰ２、ＲＩＭ１及
びＲＩＭ２によって、固定電位ＶＢを中心として振幅が
ＲＩＰ２・Ｖｉｎ／（ＲＩＰ１＋ＲＩＰ２）の内部差動
信号に変換される。このように内部差動信号の振幅を、
抵抗分圧によって入力差動信号＋Ｖｉｎ，−Ｖｉｎの振
幅よりも小さくするのは、当該入力差動信号＋Ｖｉｎ，
−Ｖｉｎの振幅が大きい場合（送信端からの伝送線の長
さが短いような場合）であっても、後段に配置されたア
ンプ２２の入力がその動作電源電圧寄りにならないよう
にしたものである。この点においても、アンプ２２は周
波数の広い範囲に亘って安定動作することが考慮されて
いる。ここで、ＲＩＰ１＝ＲＩＭ１、ＰＩＰ２＝ＲＩＭ
２であり、また固定電位ＶＢには、特に限定はされない
が、例えば半導体集積回路に供給される電源電圧ＶＤＤ
と接地電位ＧＮＤとの大略中間の値が供給される。この
固定電位ＶＢは、特に制限されないが、基準電圧発生回
路を用いて形成することができる。

【００６１】上記の内部差動入力信号はインピーダンス
変換を主目的としたアンプ（例えばソースフォロア回
路）６−１、６−２を介して波形等化フィルタ４０に供
給される。この波形等化フィルタ４０は、可変容量回路
部と固定容量回路部のアンプの回路規模が減少された差
動アンプ２２を用いた可変容量回路３３を備える。この
可変容量回路３３は、前記差動アンプ２２と、この差動
アンプ２２の前記第１の電流／電圧変換部６０の非反転
出力ＶＧＯＰ及び第２の電流／電圧変換部６１の反転出
力Ｖ２ＯＭとアンプ２２の反転入力端子（−）との間に
それぞれ接続される容量素子３’−１，３”−１と、前
記差動アンプアンプ２２の前記第１の電流／電圧変換部
６０の反転出力ＶＧＯＭ及び第２の電流／電圧変換部６
１の非反転出力Ｖ２ＯＰと前記アンプ２２の非反転入力
端子（＋）との間にそれぞれ接続された容量素子３’−
２，３”−２とを備えて構成される。波形等化フィルタ
回路４０は、前記図７の構成と基本的には同じであり、
したがってその入出力伝達関数と第１のカットオフ周波
数ｆ１及び第２のカットオフ周波数ｆ２は、アンプ６
（６−１，６−２）までの利得及びアンプ７（７−１，
７−２）の利得の影響を省略すれば、上記の（式９）、
（式１０）および（式１１）とそれぞれ同じである。但
し、実際にはアンプ６−１、６−２及び７−１、７−２
自体が有する高周波数領域での利得の減衰によってバン
ドパス特性となる。

【００６２】図１３においてアンプ６−３は、上記アン
プ６−１及び６−２に不可避的に発生するであろう直流
オフセット電圧の影響を避けるために付加したものであ
り、アンプ６−３の出力が抵抗素子５−１と５−２の結
合点に与えられることによって、そのオフセット電圧の
影響をアンプ７−１，７−２による減算に際してキャン
セルできるようになっている。尚、製品の特性仕様によ
ってはそのような構成を省くことが出来る。また、これ
らアンプ６−１〜６−３および７−１、７−２は従来公
知の回路形式で実現されたものを用いることができる。
さらに、アンプ８は波形等化フィルタ４０の差動出力＋
Ｖｏｕｔ、−Ｖｏｕｔを単一出力に変換するために付加
されたものであるが、その出力９の波形がパルスに変換
される非線形アンプ、たとえば電圧比較器であってもよ
い。さらに、当然ながら、波形等化フィルタ４０はその
可変容量回路として前記図１、図５、または図７に示さ
れた可変容量回路を用いても実現できる。

【００６３】図１４には、図１３に示されている波形等
化フィルタ回路の適用例として、例えば伝送速度２５．
６Ｍ（メガ）ビット／秒のＡＴＭ−ＬＡＮ（Asynchrono
us Transfer Mode-Local Area Network）システムに用
いられる物理レイヤの回線終端装置（ＰＭＤ＝Physical
Media Dependent）９０とトランスモジュール９１の構
成が示されている。前記回線終端装置９０は、特に制限
されないが、ＭＯＳ半導体集積回路製造技術によって１
個の半導体基板に形成されており、以下単にＰＭＤ−Ｌ
ＳＩ（Large Scale Integration）９０とも記す。前記
トランスモジュール９１はハイブリッドモジュール若し
くは混成集積回路として構成されている。

【００６４】図１４において、ＴＸ−Ｄａｔａは、例え
ばパーソナルコンピュータ内などで扱われる文字や画像
などのデータ信号であり、送信クロックＴＸ−ＣＬＫで
ＰＭＤ−ＬＳＩ９０のラッチ回路（Data Latch）９００
に取り込まれ、送信ドライバ回路９０１から出力され
て、その出力パルス波形を規定値内に制限する送信波形
テンプレートフィルタ（送信フィルタ）９１０、送信ト
ランス９１１を介して出力される。この送信出力信号
は、最長１００m、特性インピーダンス１００ΩのＵＴ
Ｐ（無シールド・ツイストペア線）または同１２０Ωの
もしくは１５０ΩのＳＴＰ（シールド・ツイストペア
線）のような伝送線９２を介して伝送される。一方、伝
送線９２から受信トランス９１２を経てＰＭＤ−ＬＳＩ
９０に入力された受信信号は、例えば図１３の回路構成
の波形等化フィルタ回路９０２によってパルス波形に再
生される。伝送速度２５．６Ｍビット／秒のＡＴＭ−Ｌ
ＡＮシステムでは、４Ｂ／５Ｂ変換されたＮＲＺＩ（No
n-Return to Zero Inverse）符号が用いられるため、実
際に伝送される信号は最高３２Ｍビット／秒であり、１
６ＭＨｚまでの周波数成分が含まれる。したがって上記
の波形等化フィルタ回路９０２では１６ＭＨｚまでの周
波数範囲のハイパス特性が必要となる。

【００６５】クロック抽出ＰＬＬ（Phase-Locked Loo
p）９０３は波形等化フィルタ回路９０２の出力信号か
ら３２ＭＨｚの安定したクロックをＲＸ−ＣＬＫとして
同期抽出するためのものであり、このクロックＲＸ−Ｃ
ＬＫによって波形等化フィルタ回路９０２の出力をラッ
チ回路（Data Latch）９０４を介して、データＲｘ−Ｄ
ａｔａとしてＰＭＤ−ＬＳＩ９０から出力する。尚、図
中のループバック９０５は、ここには示されていない受
信信号の検出手段が通信中に受信信号の断を検出した場
合に、送信信号を代用して、ある時間前記クロック抽出
用ＰＬＬ９０３の同期を保持するために設けられた機能
であると同時に、例えばＰＭＤ−ＬＳＩ９０に電源が投
入された直後の非送信時に不要な信号が送出されること
を防ぐ機能としても用いられる。９０６は基準電圧発生
回路であり、波形等化フィルタ回路で用いられる固定電
位ＶＢ等の基準電位（温度変化などに依存せず実質的に
一定の安定な電圧）を発生する回路である。

【００６６】図１５には前記ＰＭＤ−ＬＳＩ９０とトラ
ンスモジュール９１が適用されたＡＴＭ−ＬＡＮ用イン
タフェースカードの一例が示される。このＡＴＭ−ＬＡ
Ｎ用インタフェースカードは、前記図１４に示された波
形等化回路の応用例としてのＰＭＤ−ＬＳＩ９０をトラ
ンスモジュール９１およびその他の集積回路と共に横８
５．６ｍｍ、縦５４．０ｍｍ、厚み５．０ｍｍのいわゆ
るタイプ２と呼ばれる標準カード１００に実装して実現
された、例えば伝送速度２５．６Ｍビット／秒のＡＴＭ
−ＬＡＮ用のＩＣカード化されたインタフェースカード
とされる。前記トランスモジュール９１の送受信信号
は、このカード本体１００に設けられた第１の端子群
（図示せず）とこれに着脱自在に接続されるコネクタ１
０１を介して最長５ｍのツイストペア線９２と接続さ
れ、このツイストペア線９２は規定のジャック／ソケッ
ト１０２によって最長９０mの前記ＵＴＰまたはＳＴＰ
１０３に接続される。一方、このカード本体１００はた
とえばノート型のパーソナルコンピュータ本体に挿し込
まれ、カード本体１００に設けられた第２の端子群１０
４からＰＣＭＣＩＡ（Personal Computer Memory Card
International Association）バスインタフェースなど
を通じて図示を省略するパーソナルコンピュータ本体に
搭載されたマイクロプロッセサと直接または間接的に接
続され、本ＬＡＮカードを用いた各種データの送受信お
よび表示、加工などを可能とする。

【００６７】図中のＴＣ（Transmission Convergence）
部９３はＰＭＤ−ＬＳＩ９０と共にＡＴＭ−ＬＡＮの物
理レイヤを構成し、送受信データセルのスクランブル／
デスクランブル、４ビット／５ビット変換、ＮＲＺ／Ｎ
ＲＺＩ符号変換、などの機能を実現する。ＡＴＭコント
ローラ部（ＡＴＭ−ＬＳＩ）９４は、マイクロプロセッ
サ（ＭＣＵ）９５、マイクロプロセッサ９５の動作プロ
グラムや定数データ若しくは定数テーブルなどを保有す
るＲＯＭ９６、前記マイクロプロセッサ９５のワーク領
域若しくはデータに一時記憶領域とされるＲＡＭ９７、
及びＤＲＡＭ等によって構成されるバッファメモリ９８
と共に、例えば可変長パケットの各種データと固定長の
ＡＴＭセルとの変換、各種異なるバス形式のインタフェ
ース変換などの機能を実現する。

【００６８】なお、このＰＭＤおよびＴＣ等の機能仕様
については、１９９４年から１９９５年にかけてATM Fo
rum Technical Committeeから発行されたPhysical Inte
rface Specification for 25.6Mb/s over Twisted Pair
Cableに詳しく述べられている。

【００６９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００７０】例えば、図１０、図１１及び図１２に示さ
れた差動アンプはＰＭＯＳトランジスタ入力および差動
出力としたが、ＮＭＯＳトランジスタ入力としてもよ
く、また、フィルタ構成に合わせて単一出力でもよい。
そのための回路構成の変更は当該分野の技術者は容易に
可能である。また、それらのアンプの電流／電圧変換回
路に接続された半導体基板外に設けた温度変動係数など
が小さい抵抗素子は、外部接続端子ＴＲ１およびＴＲ２
と固定電位供給端子ＴＲＡＧとの間に接続された抵抗素
子と説明したが、それに制限されることはなく、たとえ
ば半導体基板上に形成された絶縁材上に実現される金属
被膜抵抗素子（その抵抗値はトリミングによって微調整
することも可能である）などであってもよく、その場合
は外部接続端子は必要なく、集積回路を封止するパッケ
ージ内で接続可能である。

【００７１】本発明はまた、図１、図４、図５、図７、
図８及び図１３では１次のフィルタで説明されたが、２
次以上のフィルタにも適用可能であることは言うまでも
ない。また、図１４および図１５の応用例におけるＰＭ
Ｄ−ＬＳＩ９０とＴＣ９３は、１つの半導体チップ上に
形成することは容易であり、さらに、その他の周辺機能
９４から９７までを、図１５に示されるように１つの半
導体チップ９９上に形成することも可能である。

【００７２】更にまた本発明は、図１０から図１２まで
に示された可変容量回路内の可変利得Ｇを中心値１と
し、固定利得アンプの利得を２または１として説明した
が、例えば固定利得アンプの利得をそれぞれ３とし、そ
の出力に接続された容量素子の値を１／２倍にしてもよ
い。

【００７３】さらにまた、本発明ではアナログフィルタ
回路の抵抗素子の値の変動に対して可変容量回路による
容量素子の値が自動的に変化してカットオフ周波数を所
期値に保つが、しかし一方、容量素子自体の変動による
カットオフ周波数の補正はできないと述べたが、本発明
の可変容量回路を複数個並列に接続し、少なくとも一つ
の可変容量回路の利得を外部から調整する手段を付加す
ることによって、容量素子自体の初期変動によるカット
オフ周波数の補正を行うことは可能である。

【００７４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフィル
タ回路に適用した場合について説明したが、本発明は容
量素子を有するアナログ集積回路一般に利用することが
できる。

【００７５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７６】すなわち、半導体集積回路化された場合
に、容量や抵抗の値がばらついてもカットオフ周波数の
ばらつが少ないアナログフィルタを容易かつ経済的に実
現することができる。

【００７７】半導体基板上に形成された抵抗素子の値が
大きくばらついても、カットオフ周波数のばらつきが少
なく、かつ余分に大規模な周波数制御機能回路の追加を
必要としない低コストのアナログフィルタ回路、及びそ
れに適した可変容量回路を実現することができる。

【００７８】従来一般に１０ＭＨｚ以上の比較的高いカ
ットオフ周波数が要求される分野に用いるには他の半導
体プロセスより不利とされた相補型ＭＯＳ技術を用いて
も、低消費電力でかつ高周波の信号に適用できるアナロ
グフィルタ回路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る可変容量回路及びそれを用いたア
ナログフィルタ回路の第１の回路例とそのその等価回路
を示す回路図である。

【図２】図１の可変容量回路に含まれる主回路部分とし
ての可変容量回路部に関する説明図である。

【図３】図１の可変容量回路に含まれる副回路部分とし
ての固定容量回路部に関する説明図である。

【図４】可変容量回路及びそれを用いたアナログフィル
タ回路の第２の回路例を示す回路図である。

【図５】可変容量回路及びそれを用いたアナログフィル
タ回路の第２の回路例に対して回路規模を削減した回路
例を示す回路図である。

【図６】図５の等価回路図である。

【図７】可変容量回路及びそれを用いたアナログフィル
タ回路の第３の回路例として差動入出力形式のハイパス
フィルタ回路を示す回路図である。

【図８】可変容量回路及びそれを用いたアナログフィル
タ回路の第３の回路例として別の回路形式のハイパスフ
ィルタ回路を示す回路図である。

【図９】図１０、図１１及び図１２の差動アンプの定電
流源にバイアス電圧を供給するバイアス回路の一例回路
図である。

【図１０】可変利得を有する差動アンプの一例回路図で
ある。

【図１１】固定利得を有する差動アンプの一例回路図で
ある。

【図１２】可変利得と固定利得の両方を有する差動アン
プの一例回路図である。

【図１３】図１２に示されている差動アンプを用いた可
変容量回路と、それを容量素子として用いたアナログフ
ィルタ回路を示す回路図である。

【図１４】図１３に示されているアナログフィルタ回路
を波形等化回路に用いたＡＴＭ−ＬＡＮ用ＰＭＤ−ＬＳ
Ｉとトランスモジュールの機能ブロック構成図である。

【図１５】図１４に示されているＡＴＭ−ＬＡＮ用ＰＭ
Ｄ−ＬＳＩとトランスモジュールを搭載したＡＴＭ−Ｌ
ＡＮカードの構成図である。

【図１６】ＣＲアナログフィルタ回路の一例を示す回路
図である。

【符号の説明】

１（１−１，１−２）フィルタ入力２（２−１，２−２），５（５−１，５−２）抵抗素
子３’（３’−１，３’−２），３”（３”−１，３”−
２）容量素子４（４−１，４−２）フィルタ出力６，７，８，２０（２０−１，２０−２），２１，２２
差動アンプ３０，３１，３２，３３可変容量回路４０波形等化フィルタ５０電圧／電流変換回路６０，６１電流／電圧変換回路ＭＴ１，ＭＴ２ＰＭＯＳトランジスタＭＴ３，ＭＴ４ＮＭＯＳトランジスタＭＴ５〜ＭＴ１２ＮＭＯＳトランジスタＩＢ１〜ＩＢ１２定電流源ＲＣ０〜ＲＣ４抵抗素子ｉｓ電流信号ＶｉＰ，ＶｉＭ差動入力電圧信号ＶＧＯＰ，ＶＧＯＭ差動出力電圧Ｖ２ＯＰ，Ｖ２ＯＭ差動出力電圧９０ＰＭＤ−ＬＳＩ９１トランスモジュール１００標準カード

フロントページの続き (72)発明者見尾田禎宏神奈川県秦野市堀山下１番地日立コンピュータエンジニアリング株式会社内 (72)発明者永山義治東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】第１極性の第１の入力端子及び第２極性
の第２の入力端子を有する第１の差動アンプ、及び該第
１の差動アンプの出力端子と前記第１の入力端子との間
に接続された第１の容量素子を含み、前記第１の差動ア
ンプの差動利得が当該差動アンプに含まれる抵抗素子の
値に逆比例する可変容量回路部と、第１極性の第３の入力端子及び第２極性の第４の入力端
子を有する第２の差動アンプ、及び該第２の差動アンプ
の出力端子と第４の入力端子との間に接続された第２の
容量素子とを含み、前記第２の差動アンプの差動利得が
固定された固定容量回路部とを有し、前記可変容量回路部と固定容量回路部が、入力信号に対
して並列に接続されて成るものであることを特徴とする
可変容量回路。
【請求項２】前記固定容量回路部の第２の差動アンプ
の差動利得が２に設定されて成るものであることを特徴
とする請求項１記載の可変容量回路。
【請求項３】一端が信号入力端子に接続された抵抗素
子と一端が固定電位に接続された容量素子とを含むアナ
ログフィルタ回路において、前記容量素子として請求項
１又は請求項２に記載の可変容量回路を用い、前記第１
の差動アンプの第１の入力端子と第２の差動アンプの第
４の入力端子を前記抵抗素子の他の端子に、前記第１の
差動アンプの第２の入力端子と前記第２の差動アンプの
第３の入力端子を固定電位に、それぞれ接続して成るも
のであることを特徴とするアナログフィルタ回路。
【請求項４】請求項３記載のアナログフィルタ回路を
並列に設け、各アナログフィルタ回路に互いに極性が反
転した入力信号が差動的に供給され、各アナログフィル
タ回路の出力に互いに極性が反転した出力信号を形成す
るものであることを特徴とするアナログフィルタ回路。
【請求項５】第１極性の第１の入力端子及び第２極性
の第２の入力端子を有する第１の差動アンプ、及び該第
１の差動アンプの出力端子と前記第１の入力端子との間
に接続された第１の容量素子を含み、前記第１の差動ア
ンプの差動利得が当該差動アンプに含まれる抵抗素子の
値に逆比例する第１の可変容量回路部と、第１極性の第１の入力端子及び第２極性の第２の入力端
子を有する第２の差動アンプ、及び該第２の差動アンプ
の出力端子と第１の入力端子との間に接続された第２の
容量素子を含み、前記第２の差動アンプの差動利得が当
該差動アンプに含まれる抵抗素子の値に逆比例する第２
の可変容量回路部と、差動入力及び差動出力を有する固定利得の第３の差動ア
ンプ、該第３の差動アンプの一方の入力とそれと同極性
の出力との間に接続された第３の容量素子、及び第３の
差動アンプの他方の入力とそれと同極性の出力との間に
接続された第４の容量素子を含んで成る固定容量回路部
とを有し、前記第３の差動アンプの前記一方の入力端子が前記第１
可変容量回路部の第１の入力端子に対して異なる極性と
なるよう接続され、前記第３の差動アンプの前記他方の
入力端子が前記第２可変容量回路部の差動アンプ入力端
子に対して同じ極性となるよう接続され、前記第１の可
変容量回路部の第１の入力端子と第２の可変容量回路部
の第１の入力端子の内の何れか一方を非反転入力端子、
他方を反転入力端子として成るものであることを特徴と
する差動信号入力型の可変容量回路。
【請求項６】前記固定容量回路部に含まれる第３の差
動アンプの固定差動利得が１に設定されて成るものであ
ることを特徴とする請求項５記載の可変容量回路。
【請求項７】一端が非反転入力信号端子に接続された
第１の抵抗素子と、一端が反転入力信号端子に接続され
た第２の抵抗素子と、一端が固定電位に接続される容量
素子とを含むアナログフィルタ回路において、前記容量素子として請求項５又は請求項６に記載の可変
容量回路を用い、この可変容量回路の前記非反転入力端
子を前記第１の抵抗素子の他端に、前記可変容量回路の
前記反転入力端子を前記第２の抵抗素子の他端に、前記
第１及び第２の差動アンプの第２の入力端子を固定電位
に、それぞれ接続して成るものであることを特徴とする
アナログフィルタ回路。
【請求項８】入力信号を受ける抵抗素子及び容量素子
を含むローパスフィルタの出力信号を前記入力信号から
減ずることによってハイパスフィルタ特性を得るよう構
成されたアナログフィルタ回路であって、前記容量素子として請求項１又は項２記載の可変容量回
路を用いたことを特徴とするアナログフィルタ回路。
【請求項９】請求項８記載のアナログフィルタ回路を
並列に設け、各アナログフィルタ回路に互いに極性が反
転した入力信号が差動的に供給され、各アナログフィル
タ回路の出力に互いに極性が反転した出力信号を差動的
に形成するものであることを特徴とするアナログフィル
タ回路。
【請求項１０】差動入力及び差動出力を有し、差動利
得が当該差動アンプに含まれる抵抗素子の値に逆比例す
る第１の差動アンプ、該第１の差動アンプの一方の入力
端子とそれと逆極性の出力との間に接続された第１の容
量素子、及び第１の差動アンプの他方の入力端子とそれ
と逆極性の出力との間に接続された第２の容量素子とを
含んで成る可変容量回路部と、差動入力及び差動出力を有する固定利得の第２の差動ア
ンプ、該第２の差動アンプの一方の入力端子とそれと同
極性の出力との間に接続された第３の容量素子、及び第
３の差動アンプの他方の入力端子とそれと同極性の出力
との間に接続された第４の容量素子とを含んで成る固定
容量回路部とを有し、前記第１の差動アンプの差動入力と第２の差動アンプの
差動入力とを相互に極性の異なるもの同士で接続し、一
方の接続ノードを非反転入力端子、他方の接続ノードを
反転入力端子として成るものであることを特徴とする差
動信号入力型の可変容量回路。
【請求項１１】一端が非反転入力信号端子に接続され
た第１の抵抗素子と、一端が反転入力信号端子に接続さ
れた第２の抵抗素子と、請求項１０記載の可変容量回路
とを含むアナログフィルタ回路であって、前記可変容量回路の前記非反転入力端子を前記第１の抵
抗素子の他端に、前記可変容量回路の前記反転入力端子
を前記第２の抵抗素子の他端に、それぞれ接続して成る
ものであることを特徴とするアナログフィルタ回路。
【請求項１２】請求項１１記載のアナログフィルタ回
路の差動出力信号を夫々に対応される差動入力信号から
減ずる手段を更に備えてハイパスフィルタ特性を得るよ
う構成されたアナログフィルタ回路。
【請求項１３】第１の入力電圧と第２の入力電圧との
差をそれに比例した電流信号に変換する電圧／電流変換
部と、該電圧／電流変換部で変換された電流信号をそれ
に比例した電圧信号に変換する第１の電流／電圧変換部
とを備え、前記電圧／電流変換部は、前記第１、第２の入力電圧が
ゲート電極に供給された第１、第２のＰＭＯＳトランジ
スタと、該第１、第２のＰＭＯＳトランジスタのソース
電極に接続された第１、第２の定電流源と、前記各ソー
ス電極間に接続され半導体基板上に形成される第１の抵
抗素子と、前記第１、第２のＰＭＯＳトランジスタのド
レイン電極に接続された第３、第４の定電流源と、前記
第１、第２のＰＭＯＳトランジスタのそれぞれのソース
とドレイン電極にドレインとゲート電極が接続された第
１、第２のＮＭＯＳトランジスタとを含み、前記第１、
第２のＮＭＯＳトランジスタには、前記第１の電流源電
流と第３の電流源電流との差分、上記第２の電流源電流
と第４の電流源電流との差分をそれぞれのバイアス電流
とするときに、前記第１の入力電圧と第２の入力電圧と
の差を前記第１の抵抗素子の値で除した信号電流が相補
的に加算されるようにされ、前記第１の電流／電圧変換部は、前記第１のＮＭＯＳト
ランジスタに発生する上記信号電流に比例した信号電流
を発生するよう接続された第３のＮＭＯＳトランジスタ
と、該トランジスタと固定電位間に接続された第２の抵
抗素子を含んで構成され、上記第１の入力電圧と第２の
入力電圧との差に比例した信号電圧を出力することを特
徴とする差動アンプ。
【請求項１４】前記第１の電流／電圧変換部は、前記
第２のＮＭＯＳトランジスタに発生する上記信号電流に
比例した信号電流を発生するよう接続された第４のＮＭ
ＯＳトランジスタと、該トランジスタと固定電位間に接
続された第３の抵抗素子とを更に含み、上記第１の入力
電圧と第２の入力電圧との差に比例した信号電圧を差動
出力することを特徴とする請求項１３記載の差動アン
プ。
【請求項１５】前記第１の電流／電圧変換部は、それ
に含まれる前記第２の抵抗素子が前記第１の抵抗素子に
比べて抵抗値変動が少ない特性を有し、前記第１の入力
電圧と第２の入力電圧との差に比例し、かつ前記第１の
抵抗素子の値に反比例した信号電圧を出力することを特
徴とする請求項１３記載の差動アンプ。
【請求項１６】前記第１の電流／電圧変換部は、それ
に含まれる前記第２及び第３の抵抗素子が前記第１の抵
抗素子に比べて抵抗値変動が少ない特性を有し、前記第
１の入力電圧と第２の入力電圧との差に比例し、かつ前
記第１の抵抗素子の値に反比例した信号電圧を差動出力
することを特徴とする請求項１４記載の差動アンプ。
【請求項１７】前記第１の電流／電圧変換部は、それ
に含まれる前記第２の抵抗素子が前記第１の抵抗素子と
同一半導体基板上に形成されて前記第１の抵抗素子と実
質的に同一の抵抗値変動を有し、前記第１の入力電圧と
第２の入力電圧との差に比例した固定利得の信号電圧を
出力することを特徴とする請求項１３記載の差動アン
プ。
【請求項１８】前記第１の電流／電圧変換部は、それ
に含まれる前記第２及び第３の抵抗素子が前記第１の抵
抗素子と同一半導体基板上に形成されて前記第１の抵抗
素子と実質的に同一の抵抗値変動を有し、前記第１の入
力電圧と第２の入力電圧との差に比例した固定利得の信
号電圧を差動出力することを特徴とする請求項１４記載
の差動アンプ。
【請求項１９】前記電圧／電流変換部で変換された電
流信号をそれに比例した電圧信号に変換する第２の電流
／電圧変換部を更に備え、前記第２の電流変換部は、前記第１のＮＭＯＳトランジ
スタに発生する上記信号電流に比例した信号電流を発生
するよう接続された第５のＮＭＯＳトランジスタと、該
トランジスタと固定電位間に接続された第４の抵抗素子
を含み、前記第４の抵抗素子が前記第１の抵抗素子と同
一半導体基板上に形成されて前記第１の抵抗素子と実質
的に同一の抵抗値変動を有し、前記第１の入力電圧と第
２の入力電圧との差に比例した固定利得の信号電圧を出
力するものであることを特徴とする請求項１５記載の差
動アンプ。
【請求項２０】前記電圧／電流変換部で変換された電
流信号をそれに比例した電圧信号に変換する第２の電流
／電圧変換部を更に備え、前記第２の電流変換部は、前記第１及び第２のＮＭＯＳ
トランジスタに発生する上記信号電流に比例した信号電
流を発生するよう接続された第５及び第６のＮＭＯＳト
ランジスタと、該トランジスタと固定電位間に接続され
た第４及び第５の抵抗素子を含み、前記第４及び第５の
抵抗素子が前記第１の抵抗素子と同一半導体基板上に形
成されて前記第１の抵抗素子と実質的に同一の抵抗値変
動を有し、前記第１の入力電圧と第２の入力電圧との差
に比例した固定利得の信号電圧を差動出力するものであ
ることを特徴とする請求項１６記載の差動アンプ。
【請求項２１】請求項２０記載の差動アンプと、この
差動アンプの前記第１の電流／電圧変換部の非反転出力
及び第２の電流／電圧変換部の反転出力と前記第１の入
力電圧との間にそれぞれ接続される第１及び第２の容量
素子と、前記差動アンプアンプの前記第１の電流／電圧
変換部の反転出力及び第２の電流／電圧変換部の非反転
出力と前記第２の入力電圧との間にそれぞれ接続された
第３及び第４の容量素子とを備えて成るものであること
を特徴とする可変容量回路。
【請求項２２】差動入力電圧信号の直流電圧をシフト
しかつ交流振幅を減衰させる手段と、この手段により得
られた差動信号を低インピーダンスで出力するバッファ
手段と、該バッファ手段の出力を入力信号とする抵抗素
子および容量素子を含むローパスフィルタの出力信号を
前記入力信号から減ずることによってハイパスフィルタ
特性を得るよう構成されたアナログフィルタ回路であっ
て、前記ローパスフィルタは、前記差動信号の非反転信号を
入力に受ける前記バッファ手段の出力に一端が接続され
た第１の抵抗素子と、該第１の抵抗素子と固定電位間に
接続された第２の抵抗素子と、前記差動信号の反転信号
を入力に受ける前記バッファ手段の出力に一端が接続さ
れた第３の抵抗素子と、該第３の抵抗素子と固定電位間
に接続された第４の抵抗素子と、請求項２１記載の可変
容量回路とを含んで構成され、前記可変容量回路に含まれる差動アンプの前記第１の入
力端子が前記第１の抵抗素子と第２の抵抗素子との結合
点に接続され、前記差動アンプの前記第２の入力端子が
前記第３の抵抗素子と第４の抵抗素子との結合点に接続
されて成るものであることを特徴とするアナログフィル
タ回路。
【請求項２３】請求項２２記載のアナログフィルタ回
路を含み、該アナログフィルタ回路の周波数特性が金属
導線ケーブルを伝送線路として受信された信号の周波数
特性の逆特性を近似したことを特徴としたＣＭＯＳ技術
を用いて実現されたＡＴＭ−ＬＡＮ用フィジカルレイヤ
用の半導体集積回路。
【請求項２４】パーソナルコンピュータに実装可能な
サイズを有し、少なくとも請求項２３記載の半導体集積
回路が搭載されて、ＩＣカード又は回路ボード化されて
成るものであることを特徴とするＡＴＭ−ＬＡＮインタ
フェースカード。