JPH0927595A - 加入者線インタフェース回路用の感応保護部品 - Google Patents
加入者線インタフェース回路用の感応保護部品Info
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- JPH0927595A JPH0927595A JP8139769A JP13976996A JPH0927595A JP H0927595 A JPH0927595 A JP H0927595A JP 8139769 A JP8139769 A JP 8139769A JP 13976996 A JP13976996 A JP 13976996A JP H0927595 A JPH0927595 A JP H0927595A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
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- Bipolar Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Interface Circuits In Exchanges (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 速度及び低いピークオン特性を害することな
しに、モノリシック回路の保護部品を提供する。 【解決手段】 高速モノリシック保護半導体部品は、２
つのＮＰＮトランジスタ及び２つのダイオードを具備す
る。ダイオードのカソード及びトランジスタのコレクタ
は、共通端子に接続されている。ダイオードのアノード
は、トランジスタのエミッタに接続されている。本部品
は、底面が第１のメタライゼーションで覆われた高くド
ープされた層を有する低くドープされたＮ型半導体基板
と、第１及び第２の高くドープされたＰ型の領域と、Ｎ
型の第３及び第４の領域並びにＰ型の第５の領域から形
成された低くドープされたＰ型のウェルとを含んでい
る。第２のメタライゼーションは、第１及び第３の領域
を接続する。第３のメタライゼーションは、第２及び第
４の領域を接続する。第４のメタライゼーションは、第
５の領域と一体になる。
しに、モノリシック回路の保護部品を提供する。 【解決手段】 高速モノリシック保護半導体部品は、２
つのＮＰＮトランジスタ及び２つのダイオードを具備す
る。ダイオードのカソード及びトランジスタのコレクタ
は、共通端子に接続されている。ダイオードのアノード
は、トランジスタのエミッタに接続されている。本部品
は、底面が第１のメタライゼーションで覆われた高くド
ープされた層を有する低くドープされたＮ型半導体基板
と、第１及び第２の高くドープされたＰ型の領域と、Ｎ
型の第３及び第４の領域並びにＰ型の第５の領域から形
成された低くドープされたＰ型のウェルとを含んでい
る。第２のメタライゼーションは、第１及び第３の領域
を接続する。第３のメタライゼーションは、第２及び第
４の領域を接続する。第４のメタライゼーションは、第
５の領域と一体になる。
Description
【０００１】
【発明の属する技術分野】本発明は、加入者線インタフ
ェース回路（ＳＬＩＣ）用の保護装置に関する。種々の
スプリアス現象によって損傷を受けるかもしれない、電
話線に接続されている加入者線インタフェース回路に
は、特別な保護が必要となる。例えば、雷、又は電話線
と電源との短絡のようないくつかの現象は、特にダメー
ジとなる。
ェース回路（ＳＬＩＣ）用の保護装置に関する。種々の
スプリアス現象によって損傷を受けるかもしれない、電
話線に接続されている加入者線インタフェース回路に
は、特別な保護が必要となる。例えば、雷、又は電話線
と電源との短絡のようないくつかの現象は、特にダメー
ジとなる。
【０００２】
【従来の技術】図１に表わされているように、通常は負
の電圧（例えば−５０Ｖ及び−４Ｖのそれぞれ）にバイ
アスされている電話線のラインＴ及びＲが、ラインピッ
クアップリレー２を介してＳＬＩＣの入力に一般に接続
されている。ＳＬＩＣは、種々の集積回路を含んでお
り、電気的な過負荷の発生に特に感度を有する。従っ
て、従来の技術において、いくつかのＳＬＩＣ用の保護
回路が開発されている。
の電圧（例えば−５０Ｖ及び−４Ｖのそれぞれ）にバイ
アスされている電話線のラインＴ及びＲが、ラインピッ
クアップリレー２を介してＳＬＩＣの入力に一般に接続
されている。ＳＬＩＣは、種々の集積回路を含んでお
り、電気的な過負荷の発生に特に感度を有する。従っ
て、従来の技術において、いくつかのＳＬＩＣ用の保護
回路が開発されている。
【０００３】一般に、図１のブロックＩ、ＩＩ及びＩＩ
Ｉにおいて説明されている保護装置は、別々に又は組み
合わせて用いられている。
Ｉにおいて説明されている保護装置は、別々に又は組み
合わせて用いられている。
【０００４】保護装置Ｉは、ラインピックアップリレー
２の上流側に配置されている。装置Ｉは、ラインピック
アップリレーがリンギングモード中であるとき動作し始
め、比較的高いリンギング電流が流れることを考慮しな
ければならない。このために、この装置は、およそ２５
０Ｖの値に調整された双方向保護部品を備えている。保
護部品は、１０／１０００μｓの標準過負荷波について
３０Ａより高い過負荷に耐える。
２の上流側に配置されている。装置Ｉは、ラインピック
アップリレーがリンギングモード中であるとき動作し始
め、比較的高いリンギング電流が流れることを考慮しな
ければならない。このために、この装置は、およそ２５
０Ｖの値に調整された双方向保護部品を備えている。保
護部品は、１０／１０００μｓの標準過負荷波について
３０Ａより高い過負荷に耐える。
【０００５】保護装置ＩＩは、ラインピックアップリレ
ーとＳＬＩＣとの間に配置されている。装置ＩＩは、一
度ラインが接続されると、即ちこれらリレーが話中モー
ドにあるときだけ動作することができる。装置ＩＩの保
護レベルは、通常５０〜８０Ｖで調整されている。従っ
て、この部品は、雷によって又は電源ラインに接触する
ラインによって生じるこのような高い過負荷に耐えるよ
うに適応されなければならない。
ーとＳＬＩＣとの間に配置されている。装置ＩＩは、一
度ラインが接続されると、即ちこれらリレーが話中モー
ドにあるときだけ動作することができる。装置ＩＩの保
護レベルは、通常５０〜８０Ｖで調整されている。従っ
て、この部品は、雷によって又は電源ラインに接触する
ラインによって生じるこのような高い過負荷に耐えるよ
うに適応されなければならない。
【０００６】ブロックＩ及びＩＩ内には、従来の保護装
置が表されている。多くの種類のこれら保護装置を用い
ることができる。また、ブロックＩ及びＩＩの装置を集
合化することも、従来の技術において公知である。しか
しながら、非常に高い過負荷に耐えるべき装置Ｉ及びＩ
Ｉは、現在のところこのＳＬＩＣ集積回路のための高速
性の要求を、適当なコストで満たすことができない。
置が表されている。多くの種類のこれら保護装置を用い
ることができる。また、ブロックＩ及びＩＩの装置を集
合化することも、従来の技術において公知である。しか
しながら、非常に高い過負荷に耐えるべき装置Ｉ及びＩ
Ｉは、現在のところこのＳＬＩＣ集積回路のための高速
性の要求を、適当なコストで満たすことができない。
【０００７】結果として、装置Ｉ及びＩＩに加えて、近
接保護の高速な第３のレベル、即ち図１の装置ＩＩＩが
一般に提供されている。装置ＩＩＩは、ＳＬＩＣの入力
に近接して配置されている。装置ＩＩＩは、高い過負荷
に耐えるようになされていないので、高速性の要求を満
足させることができる。この装置ＩＩＩは過負荷の早い
立ち上がりの最初の部分についてだけ耐える。実際に、
装置ＩＩＩが動作を始めると直ちに、装置ＩＩＩの上流
側のラインに直列に接続されている抵抗によりライン電
圧が増加し、装置Ｉ及びＩＩの一つがトリガされる。一
般に、装置ＩＩＩは２０μｓよりも短い期間について数
十Ａに耐えさえすればよいと考えられている。
接保護の高速な第３のレベル、即ち図１の装置ＩＩＩが
一般に提供されている。装置ＩＩＩは、ＳＬＩＣの入力
に近接して配置されている。装置ＩＩＩは、高い過負荷
に耐えるようになされていないので、高速性の要求を満
足させることができる。この装置ＩＩＩは過負荷の早い
立ち上がりの最初の部分についてだけ耐える。実際に、
装置ＩＩＩが動作を始めると直ちに、装置ＩＩＩの上流
側のラインに直列に接続されている抵抗によりライン電
圧が増加し、装置Ｉ及びＩＩの一つがトリガされる。一
般に、装置ＩＩＩは２０μｓよりも短い期間について数
十Ａに耐えさえすればよいと考えられている。
【０００８】図１の装置ＩＩＩは、ラインの導体に接続
されているアノード及び両方ともグランドに接続されて
いるカソードを有する２つのダイオードと、ラインの導
体に接続されているカソード及びＳＬＩＣから利用でき
るバッテリ電圧に接続されている共通のアノードを有す
る２つのダイオードとを含んでいる。これらダイオード
の各々は、順方向に動作するように設計されている。従
って、低いピークオン過電圧を有する非常に高速なダイ
オードが所望されている。正の過電圧が（通常負にバイ
アスされている）１つのラインＴ又はＲに発生すると、
過電圧はグランドに接続されているダイオードによって
吸収される。バッテリ電圧よりも低い電圧がラインの一
方において発生すると、（通常およそ−４８Ｖの負の電
圧の）バッテリ電圧ＶBAT まで放電して低下する。
されているアノード及び両方ともグランドに接続されて
いるカソードを有する２つのダイオードと、ラインの導
体に接続されているカソード及びＳＬＩＣから利用でき
るバッテリ電圧に接続されている共通のアノードを有す
る２つのダイオードとを含んでいる。これらダイオード
の各々は、順方向に動作するように設計されている。従
って、低いピークオン過電圧を有する非常に高速なダイ
オードが所望されている。正の過電圧が（通常負にバイ
アスされている）１つのラインＴ又はＲに発生すると、
過電圧はグランドに接続されているダイオードによって
吸収される。バッテリ電圧よりも低い電圧がラインの一
方において発生すると、（通常およそ−４８Ｖの負の電
圧の）バッテリ電圧ＶBAT まで放電して低下する。
【０００９】
【発明が解決しようとする課題】従来の技術において
は、図１のブロックＩＩＩに説明され、かつ単一の半導
体基板上にモノリシックの形で設けられた保護装置と等
価的な装置は、得ることができない。この回路はアノー
ドによって接続された２つのダイオード及びカソードに
よって接続された２つの追加のダイオードを含んでいる
ことが、理解できる。これは、横方向ダイオードと縦方
向ダイオードとを組み合わせたモノリシック回路を必然
的に作り出すこととなり、これは装置の応答時間を遅ら
せる。
は、図１のブロックＩＩＩに説明され、かつ単一の半導
体基板上にモノリシックの形で設けられた保護装置と等
価的な装置は、得ることができない。この回路はアノー
ドによって接続された２つのダイオード及びカソードに
よって接続された２つの追加のダイオードを含んでいる
ことが、理解できる。これは、横方向ダイオードと縦方
向ダイオードとを組み合わせたモノリシック回路を必然
的に作り出すこととなり、これは装置の応答時間を遅ら
せる。
【００１０】本発明の目的は、速度及び低いピークオン
特性を害することなしに、モノリシック回路の形態の保
護部品を提供することにある。
特性を害することなしに、モノリシック回路の形態の保
護部品を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、より特に、２
つのＮＰＮトランジスタ及び２つのダイオードを有する
高速なモノリシック保護半導体部品を提供する。ダイオ
ードのカソード及びトランジスタのコレクタは、共通の
端子に接続されている。ダイオードのアノード及びトラ
ンジスタのエミッタは、第１の端子に接続されている。
もう一方のダイオードのアノード及びもう一方のトラン
ジスタのエミッタは、第２の端子に接続されている。ト
ランジスタのベースは、リファレンス電圧に接続されて
いる。こ部品は、低くドープされたＮ型の半導体基板の
底面に、第１のメタライゼーションで覆われた高くドー
プされた層、及び基板の上面の側に、第１及び第２の高
くドープされたＰ型の領域と、第３及び第４のＮ型の領
域と、第５のＰ型の領域とから形成された低くドープさ
れたＰ型のウェルを含んでいる。第２のメタライゼーシ
ョンは、第１及び第３の領域を接続する。第３のメタラ
イゼーションは、第２及び第４の領域を接続する。第４
のメタライゼーションは、第５の領域と一体となる。
つのＮＰＮトランジスタ及び２つのダイオードを有する
高速なモノリシック保護半導体部品を提供する。ダイオ
ードのカソード及びトランジスタのコレクタは、共通の
端子に接続されている。ダイオードのアノード及びトラ
ンジスタのエミッタは、第１の端子に接続されている。
もう一方のダイオードのアノード及びもう一方のトラン
ジスタのエミッタは、第２の端子に接続されている。ト
ランジスタのベースは、リファレンス電圧に接続されて
いる。こ部品は、低くドープされたＮ型の半導体基板の
底面に、第１のメタライゼーションで覆われた高くドー
プされた層、及び基板の上面の側に、第１及び第２の高
くドープされたＰ型の領域と、第３及び第４のＮ型の領
域と、第５のＰ型の領域とから形成された低くドープさ
れたＰ型のウェルを含んでいる。第２のメタライゼーシ
ョンは、第１及び第３の領域を接続する。第３のメタラ
イゼーションは、第２及び第４の領域を接続する。第４
のメタライゼーションは、第５の領域と一体となる。
【００１２】本発明の他の態様においては、モノリシッ
ク半導体保護部品は、２つのダイオード及び２つのトラ
ンジスタを含んでいる。２つのダイオードのカソード及
び２つのトランジスタのコレクタは、共通の端子につな
がっている。一方のトランジスタのエミッタ及び一方の
ダイオードのアノードは、第１の端子につながってい
る。他方のトランジスタのエミッタ及び他方のダイオー
ドのアノードは、第２の端子につながっている。
ク半導体保護部品は、２つのダイオード及び２つのトラ
ンジスタを含んでいる。２つのダイオードのカソード及
び２つのトランジスタのコレクタは、共通の端子につな
がっている。一方のトランジスタのエミッタ及び一方の
ダイオードのアノードは、第１の端子につながってい
る。他方のトランジスタのエミッタ及び他方のダイオー
ドのアノードは、第２の端子につながっている。
【００１３】本発明の他の態様においては、過電圧及び
不足電圧から回路を保護する方法が、開示されている。
本方法は、回路からリファレンス電圧を受け取ることを
含んでいる。過電圧が入力において発生したとき、第１
の低い抵抗性接続が、回路の入力とグランドとの間に提
供される。リファレンス電圧以下の不足電圧が入力にお
いて発生したとき、第２の抵抗性接続が、回路の入力と
グランドとの間に提供される。
不足電圧から回路を保護する方法が、開示されている。
本方法は、回路からリファレンス電圧を受け取ることを
含んでいる。過電圧が入力において発生したとき、第１
の低い抵抗性接続が、回路の入力とグランドとの間に提
供される。リファレンス電圧以下の不足電圧が入力にお
いて発生したとき、第２の抵抗性接続が、回路の入力と
グランドとの間に提供される。
【００１４】本発明の一つの実施形態によれば、ウェル
は、Ｎ型のリングで囲まれている。
は、Ｎ型のリングで囲まれている。
【００１５】本発明の一つの実施形態によれば、部品の
周辺は、Ｎ型のリングで囲まれている。
周辺は、Ｎ型のリングで囲まれている。
【００１６】本発明の一つの実施形態によれば、Ｐ型の
リングは、ウェルの内側周辺において形成されている。
このＰ型のリングは、第５の領域で連続にできる。
リングは、ウェルの内側周辺において形成されている。
このＰ型のリングは、第５の領域で連続にできる。
【００１７】本発明の一つの実施形態によれば、基板
は、高くドープされたＮ型のウェハ上にエピタキシャル
形成された低くドープされたＮ型の層を含んでいる。
は、高くドープされたＮ型のウェハ上にエピタキシャル
形成された低くドープされたＮ型の層を含んでいる。
【００１８】本発明の一つの実施形態によれば、ウェル
は、１〜５×１０15ａｔｏｍｓ／ｃｍ3 の範囲の表面濃
度及び３０〜４０μｍの範囲の接合の深さを有してい
る。
は、１〜５×１０15ａｔｏｍｓ／ｃｍ3 の範囲の表面濃
度及び３０〜４０μｍの範囲の接合の深さを有してい
る。
【００１９】本発明の前述した及び他の目的、特徴、態
様並びに効果は、添付図面に関連した本発明の以下の発
明の実施の形態から明確となるであろう。
様並びに効果は、添付図面に関連した本発明の以下の発
明の実施の形態から明確となるであろう。
【００２０】
【発明の実施の形態】図２の実施形態に表されているよ
うに、ＳＬＩＣに対して近接保護を提供するために、本
発明は、２つのダイオードＤ１及びＤ２並びに２つのト
ランジスタＴ１及びＴ２を含む装置を用いている。ダイ
オードＤ１及びＤ２のアノードはラインＴ及びＲにそれ
ぞれ接続されており、かつこれらダイオードのカソード
は共にグランドに接続されている。ＮＰＮ型トランジス
タＴ１及びＴ２のエミッタは、それぞれ、ラインＴ及び
Ｒに接続されている。トランジスタのコレクタは、両方
ともグランドに接続されている。トランジスタのベース
は、両方とも電圧ＶBATに接続されている。
うに、ＳＬＩＣに対して近接保護を提供するために、本
発明は、２つのダイオードＤ１及びＤ２並びに２つのト
ランジスタＴ１及びＴ２を含む装置を用いている。ダイ
オードＤ１及びＤ２のアノードはラインＴ及びＲにそれ
ぞれ接続されており、かつこれらダイオードのカソード
は共にグランドに接続されている。ＮＰＮ型トランジス
タＴ１及びＴ２のエミッタは、それぞれ、ラインＴ及び
Ｒに接続されている。トランジスタのコレクタは、両方
ともグランドに接続されている。トランジスタのベース
は、両方とも電圧ＶBATに接続されている。
【００２１】図２に表わされている実施形態の構造は、
エミッタの電圧が負の電圧ＶBAT よりも低くなるとき
に、トランジスタの各々がトリガされるという点で特に
効果がある。これが発生したとき、過負荷電流は電圧Ｖ
BAT からでなくグランドから抽出される。従って電圧源
ＶBAT への電流サージは、過負荷の度合をトランジスタ
の利得で割ったものに対応している。これは、ＳＬＩＣ
から得られる電圧ＶBATがキャパシタ間で発生する電圧
であり、かつ現在の基準が、ＶBAT からの電流サージが
最小となることを要求するので効果的である。
エミッタの電圧が負の電圧ＶBAT よりも低くなるとき
に、トランジスタの各々がトリガされるという点で特に
効果がある。これが発生したとき、過負荷電流は電圧Ｖ
BAT からでなくグランドから抽出される。従って電圧源
ＶBAT への電流サージは、過負荷の度合をトランジスタ
の利得で割ったものに対応している。これは、ＳＬＩＣ
から得られる電圧ＶBATがキャパシタ間で発生する電圧
であり、かつ現在の基準が、ＶBAT からの電流サージが
最小となることを要求するので効果的である。
【００２２】図２に説明されている回路の選択に基づく
本発明の実施形態は、次の通りの効果を維持すると共
に、モノリシック部品の形で実現されるのが好ましい。 ・ダイオードＤ１及びＤ２が高速で、低ピークオンであ
ること。 ・トランジスタＴ１及びＴ２が高速スイッチングオンで
あること。 ・トランジスタＴ１及びＴ２が電圧源ＶBAT から取り出
された電流を制限するための高い利得（５０〜１５０）
であること。 ・トランジスタＴ１及びＴ２が逆基準電圧に耐えるよう
に適合した高エミッタ−ベース降伏電圧（およそ１００
Ｖ）を有していること。 ・トランジスタＴ１及びＴ２が過電圧によって加熱及び
破壊されることから部品を防ぐように適合した導通状態
において低い抵抗を有すること。
本発明の実施形態は、次の通りの効果を維持すると共
に、モノリシック部品の形で実現されるのが好ましい。 ・ダイオードＤ１及びＤ２が高速で、低ピークオンであ
ること。 ・トランジスタＴ１及びＴ２が高速スイッチングオンで
あること。 ・トランジスタＴ１及びＴ２が電圧源ＶBAT から取り出
された電流を制限するための高い利得（５０〜１５０）
であること。 ・トランジスタＴ１及びＴ２が逆基準電圧に耐えるよう
に適合した高エミッタ−ベース降伏電圧（およそ１００
Ｖ）を有していること。 ・トランジスタＴ１及びＴ２が過電圧によって加熱及び
破壊されることから部品を防ぐように適合した導通状態
において低い抵抗を有すること。
【００２３】図３は、本発明によるモノリシック部品と
しての図２の概略的な断面図である。従来の集積回路表
現のように、種々の半導体の層及び領域の厚さ及び横方
向のサイズは、実尺で表されていないことに注意すべき
である。
しての図２の概略的な断面図である。従来の集積回路表
現のように、種々の半導体の層及び領域の厚さ及び横方
向のサイズは、実尺で表されていないことに注意すべき
である。
【００２４】部品は、底面が高くドープされた（Ｎ+ ）
Ｎ型の層４を含むＮ型の基板３に設けられている。第１
及び第２の比較的高くドープされたＰ型の領域５及び６
並びに低くドープされた（Ｐ- ）Ｐ型のウェル７は、基
板の上面に形成されている。ウェル７内には、Ｎ+ の領
域８及び９と、Ｐ+ 領域１１と、周辺のＰ+ 領域１２と
が形成されている。Ｎ+ 型リング１４は、ウェル７の外
側の周辺において、かつ部品の周辺において基板に形成
されている。
Ｎ型の層４を含むＮ型の基板３に設けられている。第１
及び第２の比較的高くドープされたＰ型の領域５及び６
並びに低くドープされた（Ｐ- ）Ｐ型のウェル７は、基
板の上面に形成されている。ウェル７内には、Ｎ+ の領
域８及び９と、Ｐ+ 領域１１と、周辺のＰ+ 領域１２と
が形成されている。Ｎ+ 型リング１４は、ウェル７の外
側の周辺において、かつ部品の周辺において基板に形成
されている。
【００２５】基板のより底面は、第１のメタライゼーシ
ョン２１で覆われている。基板の上面は、メタライゼー
ションに接触すべき場所を除いて、薄い酸化層２２で覆
われている。上面において、第２のメタライゼーション
２４は領域５及び８に接触し、第３のメタライゼーショ
ン２５は領域６及び９に接触し、第４のメタライゼーシ
ョン２６は領域１１に接触している。
ョン２１で覆われている。基板の上面は、メタライゼー
ションに接触すべき場所を除いて、薄い酸化層２２で覆
われている。上面において、第２のメタライゼーション
２４は領域５及び８に接触し、第３のメタライゼーショ
ン２５は領域６及び９に接触し、第４のメタライゼーシ
ョン２６は領域１１に接触している。
【００２６】メタライゼーション２１はグランドへ、メ
タライゼーション２４はラインＴへ、メタライゼーショ
ン２５はラインＲへ、メタライゼーション２６は負の電
圧ＶBAT へそれぞれ接続されるべく設計されている。メ
タライゼーション２４及び２１は、アノードがウェル５
に対応しており、かつカソードが基板に対応しているダ
イオードＤ１と、エミッタが領域８に対応し、ベースが
ウェル７に対応し、かつコレクタが基板３に対応してい
るＮＰＮトランジスタＴ１とが配置されている。同様
に、ダイオードＤ２及びトランジスタＴ２は、メタライ
ゼーション２５と底面のメタライゼーション２１との間
で形成されている。メタライゼーション２６は、トラン
ジスタＴ１及びＴ２の共通のベースに対応している。
タライゼーション２４はラインＴへ、メタライゼーショ
ン２５はラインＲへ、メタライゼーション２６は負の電
圧ＶBAT へそれぞれ接続されるべく設計されている。メ
タライゼーション２４及び２１は、アノードがウェル５
に対応しており、かつカソードが基板に対応しているダ
イオードＤ１と、エミッタが領域８に対応し、ベースが
ウェル７に対応し、かつコレクタが基板３に対応してい
るＮＰＮトランジスタＴ１とが配置されている。同様
に、ダイオードＤ２及びトランジスタＴ２は、メタライ
ゼーション２５と底面のメタライゼーション２１との間
で形成されている。メタライゼーション２６は、トラン
ジスタＴ１及びＴ２の共通のベースに対応している。
【００２７】図３のモノリシック部品においては、接合
５−３及び６−３から形成されているダイオードＤ１及
びＤ２のピークオン過電圧を最小にするために、その抵
抗率ができるかぎり低くなるように、基板３が選ばれ
る。これは、低くドープされたＰ- ウェル７の拡散（又
は注入／拡散）を介して、高い利得のＮＰＮトランジス
タＴ１及びＴ２の実現を可能としている。
５−３及び６−３から形成されているダイオードＤ１及
びＤ２のピークオン過電圧を最小にするために、その抵
抗率ができるかぎり低くなるように、基板３が選ばれ
る。これは、低くドープされたＰ- ウェル７の拡散（又
は注入／拡散）を介して、高い利得のＮＰＮトランジス
タＴ１及びＴ２の実現を可能としている。
【００２８】ウェル７のドーピングは、例えば１〜５×
１０15ａｔｏｍｓ／ｃｍ3 の範囲の表面濃度Ｃｓ及びお
よそ３０〜４０μｍの範囲の接合の深さが選択される。
およそ８０〜１５０Ｖのエミッタ／ベース降伏電圧（Ｂ
VBE ）が、高い利得（５０〜１５０）を維持しつつ得ら
れる。
１０15ａｔｏｍｓ／ｃｍ3 の範囲の表面濃度Ｃｓ及びお
よそ３０〜４０μｍの範囲の接合の深さが選択される。
およそ８０〜１５０Ｖのエミッタ／ベース降伏電圧（Ｂ
VBE ）が、高い利得（５０〜１５０）を維持しつつ得ら
れる。
【００２９】Ｐ+ 領域５、６、１１及び１２は、同時に
形成され、かつ例えば１〜５×１０18ａｔｏｍｓ／ｃｍ
3 の範囲の表面濃度Ｃｓ及びおよそ２０〜２５μｍの接
合の深さを有する。表面濃度は、メタライゼーションで
適切なオーム接触を提供するために、十分に高くなるよ
うに選ばれる。Ｐ+ 型の周辺リング１２の目的は、ウェ
ル７の高く低いドーピングレベルにより発生しそうな、
表面逆チャネルの発生により生じる漏れ電流を避けるた
めである。擬似横方向トランジスタ又はサイリスタをト
リガするリスクも、リング１２によって最小にされる。
形成され、かつ例えば１〜５×１０18ａｔｏｍｓ／ｃｍ
3 の範囲の表面濃度Ｃｓ及びおよそ２０〜２５μｍの接
合の深さを有する。表面濃度は、メタライゼーションで
適切なオーム接触を提供するために、十分に高くなるよ
うに選ばれる。Ｐ+ 型の周辺リング１２の目的は、ウェ
ル７の高く低いドーピングレベルにより発生しそうな、
表面逆チャネルの発生により生じる漏れ電流を避けるた
めである。擬似横方向トランジスタ又はサイリスタをト
リガするリスクも、リング１２によって最小にされる。
【００３０】Ｎ+ 領域８、９及び１４並びに底層４は、
同時に形成されており、かつ例えば５×１０20〜３×１
０21ａｔｏｍｓ／ｃｍ3 の範囲の表面濃度Ｃｓ及びおよ
そ７〜１５μｍの接合の深さを有する。接合の深さは、
トランジスタ利得を調整するために調整することができ
る。リング１４は、ストップチャネル機能を有する。
同時に形成されており、かつ例えば５×１０20〜３×１
０21ａｔｏｍｓ／ｃｍ3 の範囲の表面濃度Ｃｓ及びおよ
そ７〜１５μｍの接合の深さを有する。接合の深さは、
トランジスタ利得を調整するために調整することができ
る。リング１４は、ストップチャネル機能を有する。
【００３１】基板１４は、例えば、２〜５ｏｈｍｓ／ｃ
ｍの範囲の抵抗率を有する。
ｍの範囲の抵抗率を有する。
【００３２】当業者によれば明らかであるように、種々
の修正は、前述で開示された実施形態にすることができ
る。例えば、図３は底面が拡散されたＮ+ 層を含んでい
るＮ基板から得られた構造を記述しているけれども、一
方でＮ層がエピタキシャル成長された上にＮ+ 基板を用
いることもできる。
の修正は、前述で開示された実施形態にすることができ
る。例えば、図３は底面が拡散されたＮ+ 層を含んでい
るＮ基板から得られた構造を記述しているけれども、一
方でＮ層がエピタキシャル成長された上にＮ+ 基板を用
いることもできる。
【００３３】図４は、Ｎ+ 基板が３１で参照され、かつ
エピタキシャル層が３３で参照された構造の断面図であ
る。この構造は、層３３の厚さが最小にされ、これによ
ってトランジスタの利得を増加するのと同様に、トラン
ジスタの導通状態（Ｒon）におけるダイオード及び抵抗
のピークオン電圧を減らす点において効果がある。実際
に、図３に表されているようなＮ- 基板内で拡散された
構造の場合、ウェハの最小の厚さ（およそ２００μｍ）
に対して、残りの層３はおよそ１５０μｍの厚さを有し
ており、エピタキシャル層の場合に反して、層３３の厚
さは供給電圧に耐える最小値即ちおよそ７５μｍに選択
することができる。層の厚さを２分割することは、ダイ
オードのピークオン電圧及びトランジスタの導通状態
（Ｒon）における抵抗に同様の低下を与える。
エピタキシャル層が３３で参照された構造の断面図であ
る。この構造は、層３３の厚さが最小にされ、これによ
ってトランジスタの利得を増加するのと同様に、トラン
ジスタの導通状態（Ｒon）におけるダイオード及び抵抗
のピークオン電圧を減らす点において効果がある。実際
に、図３に表されているようなＮ- 基板内で拡散された
構造の場合、ウェハの最小の厚さ（およそ２００μｍ）
に対して、残りの層３はおよそ１５０μｍの厚さを有し
ており、エピタキシャル層の場合に反して、層３３の厚
さは供給電圧に耐える最小値即ちおよそ７５μｍに選択
することができる。層の厚さを２分割することは、ダイ
オードのピークオン電圧及びトランジスタの導通状態
（Ｒon）における抵抗に同様の低下を与える。
【００３４】図５は、図３又は図４の機能的な断面図に
表されているような、２つの同じ構造を組み合わせた模
範的な部品の平面図（メタライゼーションなしの）であ
る。この部品は、ＳＬＩＣに接続された２つのラインを
保護するために用いることができる。第１の保護セット
は図５の右部分に対応し、第２の保護セットは図５の左
部分に対応している。この２つのセットは、ＶBAT に接
続された共通のベースの領域７を有する。リング１４
は、連続である。
表されているような、２つの同じ構造を組み合わせた模
範的な部品の平面図（メタライゼーションなしの）であ
る。この部品は、ＳＬＩＣに接続された２つのラインを
保護するために用いることができる。第１の保護セット
は図５の右部分に対応し、第２の保護セットは図５の左
部分に対応している。この２つのセットは、ＶBAT に接
続された共通のベースの領域７を有する。リング１４
は、連続である。
【００３５】本発明の少なくとも一つの説明上の実施形
態についてこのように説明したが、種々の変更、修正及
び改良は、当業者によれば容易に行うことができる。こ
のような変更、修正及び改良は、本発明の技術思想及び
見地の範囲においてしようとするものである。従って、
前述したところは、例としてのみであり、限定しようと
するものではない。本発明は、請求の範囲及びその均等
物において規定するものにのみ限定される。
態についてこのように説明したが、種々の変更、修正及
び改良は、当業者によれば容易に行うことができる。こ
のような変更、修正及び改良は、本発明の技術思想及び
見地の範囲においてしようとするものである。従って、
前述したところは、例としてのみであり、限定しようと
するものではない。本発明は、請求の範囲及びその均等
物において規定するものにのみ限定される。
【図１】ＳＬＩＣ用の従来の技術の保護スキームを表し
ている。
ている。
【図２】本発明によるＳＬＩＣ用の特別の閉保護装置の
１つの実施形態の回路を表している。
１つの実施形態の回路を表している。
【図３】ＳＬＩＣの閉保護機能を達成する本発明による
モノリシック半導体部品の２つの実施形態の断面図であ
る。
モノリシック半導体部品の２つの実施形態の断面図であ
る。
【図４】ＳＬＩＣの閉保護機能を達成する本発明による
モノリシック半導体部品の２つの実施形態の断面図であ
る。
モノリシック半導体部品の２つの実施形態の断面図であ
る。
【図５】図３又は図４のように２つの部品を含んでいる
実例の二重構造回路の平面図である。
実例の二重構造回路の平面図である。
１ ＳＬＩＣ ２ ラインピックアップリレー ３ 低くドープされたＮ型半導体基板 ４ 高くドープされた（Ｎ+ ）Ｎ型の層 ５、５’ 高くドープされた（Ｐ+ ）Ｐ型の第１の領域 ６、６’ 高くドープされた（Ｐ+ ）Ｐ型の第２の領域 ７ 低くドープされたＰ- 型のウェル ８、８’ Ｎ+ 型の第３の領域 ９、９’ Ｎ+ 型の第４の領域 １１ Ｐ型の第５の領域 １２ Ｐ+ 型のリング １４ Ｎ+ 型のリング ２１ 第１のメタライゼーション ２２ 酸化層 ２４ 第２のメタライゼーション ２５ 第３のメタライゼーション ２６ 第４のメタライゼーション ３１ 高くドープされたＮ+ 型のウェハ ３３ 低くドープされたＮ型の層
Claims (7)
- 【請求項１】 ２つのＮＰＮトランジスタ（Ｔ１、Ｔ
２）及び２つのダイオード（Ｄ１、Ｄ２）を具備してお
り、該ダイオードのカソード及び該トランジスタのコレ
クタが共通の端子に接続され、一方の該ダイオードのア
ノード及び一方の該トランジスタのエミッタが第１の端
子に接続され、他方の該ダイオードのアノード及び他方
の該トランジスタのエミッタが第２端子に接続され、か
つ該トランジスタのベースがリファレンス電圧に接続さ
れている高速モノリシック半導体保護部品であって、 底面が第１のメタライゼーション（２１）で覆われた高
くドープされた層（４）を含んでいる低くドープされた
Ｎ型半導体基板（３）と、 該基板の上面の側に、 ・高くドープされたＰ型の第１の領域（５）及び第２の
領域（６）、 ・Ｎ型の第３の領域（８）及び第４の領域（９）並びに
Ｐ型の第５の領域（１１）から形成されている低くドー
プされたＰ型のウェル（７）、 ・前記第１及び第３の領域を接続している第２のメタラ
イゼーション（２４）、 ・前記第２及び第４の領域を接続している第３のメタラ
イゼーション（２５）、及び ・前記第５の領域（１１）と一体となる第４のメタライ
ゼーション（２６）を含んでいることを特徴とする部
品。 - 【請求項２】 前記ウェルが、Ｎ型のリング（１４）で
囲まれていることを特徴とする請求項１に記載の部品。 - 【請求項３】 Ｎ型のリング（１４）で囲まれている周
辺を有することを特徴とする請求項２に記載の部品。 - 【請求項４】 前記ウェルの内側周辺に形成されたＰ型
のリング（１２）を含んでいることを特徴とする請求項
１に記載の部品。 - 【請求項５】 前記Ｐ型のリング（１２）が、前記第５
の領域（１１）を伴って連続であることを特徴とする請
求項４に記載の部品。 - 【請求項６】 前記基板が、高くドープされたＮ型のウ
ェハ（３１）上にエピタキシャル形成された低くドープ
されたＮ型の層（３３）を含んでいることを特徴とする
請求項１に記載の部品。 - 【請求項７】 前記ウェル（７）が、１〜５×１０15ａ
ｔｏｍｓ／ｃｍ3 の範囲の表面濃度及び３０〜４０μｍ
の範囲の接合の深さを有することを特徴とする請求項１
に記載の部品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9505878 | 1995-05-12 | ||
| FR9505878A FR2734114B1 (fr) | 1995-05-12 | 1995-05-12 | Composant de protection sensible de circuit d'interface de lignes d'abonnes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927595A true JPH0927595A (ja) | 1997-01-28 |
| JP3968796B2 JP3968796B2 (ja) | 2007-08-29 |
Family
ID=9479097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13976996A Expired - Fee Related JP3968796B2 (ja) | 1995-05-12 | 1996-05-10 | 加入者線インタフェース回路用の感応保護部品 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5684322A (ja) |
| EP (1) | EP0742592B1 (ja) |
| JP (1) | JP3968796B2 (ja) |
| DE (1) | DE69609558T2 (ja) |
| FR (1) | FR2734114B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317630A (ja) * | 2004-04-27 | 2005-11-10 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2005327964A (ja) * | 2004-05-17 | 2005-11-24 | Fuji Electric Device Technology Co Ltd | 半導体装置この発明は、一つの半導体基板に複数の回路部を備え、それぞれ個別に静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）などのサージ電圧保護用の縦型ツェナーダイオードを備え、特に車載用に用いられる半導体装置に関する。 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2773265B1 (fr) | 1997-12-30 | 2000-03-10 | Sgs Thomson Microelectronics | Circuit de protection d'interface d'abonnes |
| GB9804177D0 (en) * | 1998-02-28 | 1998-04-22 | Philips Electronics Nv | Semiconductor switch devices and their manufacture |
| US6410963B1 (en) * | 2001-10-16 | 2002-06-25 | Macronix International Co., Ltd. | Electrostatic discharge protection circuits with latch-up prevention function |
| US6606231B2 (en) * | 2001-10-24 | 2003-08-12 | Occam Networks | Integrated telephony subscriber line protection and filter device |
| US7002218B2 (en) * | 2004-02-26 | 2006-02-21 | Microchip Technology Incorporated | Low capacitance ESD-protection structure under a bond pad |
| JP2011165749A (ja) * | 2010-02-05 | 2011-08-25 | Panasonic Corp | 半導体装置 |
| KR102607326B1 (ko) * | 2018-10-26 | 2023-11-30 | 한국전자통신연구원 | 반도체 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3485702D1 (de) * | 1983-09-19 | 1992-06-11 | Alcatel Nv | Elektronische kontakte und hinzugefuegte schaltungen. |
| FR2613131B1 (fr) * | 1987-03-27 | 1989-07-28 | Thomson Csf | Circuit integre protege contre des surtensions |
| JPH02105468A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 電界効果型トランジスタ回路 |
| CA1330451C (en) * | 1989-03-15 | 1994-06-28 | Francis Yun-Tai Hung | Solid state overcurrent protection device |
| JP2621507B2 (ja) * | 1989-10-03 | 1997-06-18 | 三菱電機株式会社 | 絶縁ゲート形半導体素子 |
| JPH04332170A (ja) * | 1991-05-02 | 1992-11-19 | Nec Corp | ゲート保護回路 |
| GB9127476D0 (en) * | 1991-12-30 | 1992-02-19 | Texas Instruments Ltd | A semiconductor integrated circuit |
| JP3111576B2 (ja) * | 1992-01-06 | 2000-11-27 | 富士電機株式会社 | 半導体装置 |
| FR2699015B1 (fr) * | 1992-12-04 | 1995-02-24 | Sgs Thomson Microelectronics | Dispositif de protection contre des surtensions. |
| US5543650A (en) * | 1995-01-12 | 1996-08-06 | International Business Machines Corporation | Electrostatic discharge protection circuit employing a mosfet device |
-
1995
- 1995-05-12 FR FR9505878A patent/FR2734114B1/fr not_active Expired - Fee Related
-
1996
- 1996-05-01 US US08/641,410 patent/US5684322A/en not_active Expired - Lifetime
- 1996-05-06 EP EP96410047A patent/EP0742592B1/fr not_active Expired - Lifetime
- 1996-05-06 DE DE69609558T patent/DE69609558T2/de not_active Expired - Fee Related
- 1996-05-10 JP JP13976996A patent/JP3968796B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317630A (ja) * | 2004-04-27 | 2005-11-10 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2005327964A (ja) * | 2004-05-17 | 2005-11-24 | Fuji Electric Device Technology Co Ltd | 半導体装置この発明は、一つの半導体基板に複数の回路部を備え、それぞれ個別に静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）などのサージ電圧保護用の縦型ツェナーダイオードを備え、特に車載用に用いられる半導体装置に関する。 |
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| US5684322A (en) | 1997-11-04 |
| FR2734114B1 (fr) | 1997-07-25 |
| EP0742592A1 (fr) | 1996-11-13 |
| DE69609558T2 (de) | 2001-01-18 |
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| DE69609558D1 (de) | 2000-09-07 |
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