JPH0927614A - 加入者線インタフェース回路用の完全保護部品 - Google Patents

Abstract

(57)【要約】 【課題】 保護回路の特性を害することなしにＳＬＩＣ
の保護装置の全てをモノリシック回路の形で製造するこ
とを目的とする。 【解決手段】 加入者線インタフェース回路を保護する
ためのモノリシック部品は、底面が第１の一定のメタラ
イゼーションで覆われているＮ型の基板内に、Ｐ型の絶
縁障壁で分けられた第１及び第２の部分を含んでいる。
第１の部分は、基板の底面に対応している共通のカソー
ドを有する２つの縦形ダイオードと、共通のコレクタ及
び共通のベースを有し、そのコレクタが基板の底面に対
応している２つの縦形トランジスタとを含んでいる。第
２の部分は、逆方向に並列に接続された縦形サイリスタ
の一対と、これらサイリスタの導通を制御するために、
逆方向に並列に接続された縦形ツェナーダイオードの一
対とを含んでいる各々２つのセットを含んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、加入者線インタフ
ェース回路（ＳＬＩＣ）用の保護装置に関する。種々の
スプリアス現象によって損傷を受けるかもしれない、電
話線に接続されている加入者線インタフェース回路に
は、特別な保護が必要となる。例えば、雷、又は電話線
と電源との短絡のようないくつかの現象は、特にダメー
ジとなる。

【０００２】

【従来の技術】図１に表わされているように、通常は負
の電圧（例えば−５０Ｖ及び−４Ｖのそれぞれ）にバイ
アスされている電話線のラインＴ及びＲが、ラインピッ
クアップリレー２を介してＳＬＩＣの入力に一般に接続
されている。ＳＬＩＣは、種々の集積回路を含んでお
り、電気的な過負荷の発生に特に感度を有する。従っ
て、従来の技術において、いくつかのＳＬＩＣ用の保護
回路が開発されている。

【０００３】一般に、図１のブロックＩ、ＩＩ及びＩＩ
Ｉにおいて説明されている保護装置は、別々に又は組み
合わせて用いられている。

【０００４】保護装置Ｉは、ラインピックアップリレー
２の上流側に配置されている。装置Ｉは、ラインピック
アップリレーがリンギングモード中であるとき動作し始
め、比較的高いリンギング電流が流れることを考慮しな
ければならない。このために、この装置は、一般におよ
そ２５０Ｖの値に調整された双方向保護部品を備えてい
る。保護部品は、１０／１０００μｓの標準過負荷波に
ついて３０Ａより高い過負荷に耐える。

【０００５】保護装置ＩＩは、ラインピックアップリレ
ーとＳＬＩＣとの間に配置されている。ＳＬＩＣは、一
度ラインが接続されると、即ちこれらリレーが話中モー
ドにあるときだけ動作することができる。装置ＩＩの保
護レベルは、通常５０〜８０Ｖで調整されている。従っ
て、この部品は、雷によって又は電源ラインに接触する
ラインによって生じるこのような高い過負荷に耐えるよ
うに適応されなければならない。

【０００６】ブロックＩ及びＩＩ内には、従来の保護装
置が表されている。多くの種類のこれら保護装置を用い
ることができる。装置Ｉ及びＩＩは、非常に高い過負荷
に耐えるべく設計されるべきなので、現在のところこの
ＳＬＩＣ集積回路のための高速性の要求を適当なコスト
で満たすことができない。

【０００７】結果として、装置Ｉ及びＩＩに加えて、近
接保護の高速な第３のレベル、即ち図１の装置ＩＩＩが
一般に提供されている。装置ＩＩＩは、ＳＬＩＣの入力
に近接して配置されている。装置ＩＩＩは、高い過負荷
に耐えるようになされていないので、ＳＬＩＣ回路につ
いての高速性の要求を満足させることができる。この装
置ＩＩＩは過負荷の早い立ち上がりの最初の部分につい
てだけ耐える。実際に、装置ＩＩＩが動作を始めると直
ちに、装置ＩＩＩの上流側のラインに直列に接続されて
いる抵抗によりライン電圧が増加し、装置Ｉ及びＩＩの
一つがトリガされる。一般に、装置ＩＩＩは２０μｓよ
りも短い期間について数十Ａに耐えさえすればよいと考
えられている。

【０００８】図１の装置ＩＩＩは、ラインの導体に接続
されているアノード及び両方ともグランドに接続されて
いるカソードを有する２つのダイオードと、ラインの導
体に接続されているカソード及びＳＬＩＣから利用でき
るバッテリ電圧に接続されている共通のアノードを有す
る２つのダイオードとを含んでいる。これらダイオード
の各々は、順方向に動作するように設計されている。従
って、低いピークオン過電圧を有する非常に高速なダイ
オードが所望されている。正の過電圧が（通常負にバイ
アスされている）１つのラインＴ又はＲに発生すると、
過電圧はグランドに接続されているダイオードによって
吸収される。バッテリ電圧よりも低い電圧がラインの一
方において発生すると、（通常およそ−４８Ｖの負の電
圧の）バッテリ電圧Ｖ_BAT まで放電して低下する。

【０００９】

【発明が解決しようとする課題】従来の技術において
は、図１のブロックＩＩＩに説明され、かつ単一の半導
体基板上にモノリシックの形で設けられた保護装置と等
価的な装置は、得ることができない。この回路はアノー
ドによって接続された２つのダイオード及びカソードに
よって接続された２つの追加のダイオードを含んでいる
ことが、理解できる。これは、横方向ダイオードと縦方
向ダイオードとを組み合わせたモノリシック回路を必然
的に作り出すこととなり、これは装置の応答時間を遅ら
せる。従って、前述の保護機能の全てを保証するモノリ
シック部品は、公知でない。

【００１０】本発明は、保護回路の特性を害することな
しに、ＳＬＩＣの保護装置の全てをモノリシック回路の
形で製造することを目的とする。

【００１１】

【課題を解決するための手段】従って、本発明は、２つ
の特別の保護装置を選択し、ＳＬＩＣに有用な保護機能
の全てを集合化しているモノリシック部品を提供するた
めに、それらを組み合わせる。本発明は、より特に、電
流保護及び電圧保護を組合せ、これによってブロックＩ
Ｉの使用を避けている、図２内での以下に表されている
ような、特別な近接保護回路ＩＩＩを、ブロックＩの位
置に配置された第１の保護回路を用いている。

【００１２】本発明は、より特に、底面が第１の一定の
メタライゼーションで覆われている、Ｎ型の基板内に、
Ｐ型の絶縁障壁で分けられた２つの部分を含んでいるＳ
ＬＩＣを保護するためにモノリシック部品を提供する。
これら２つの部分において、第１の部分は、基板の底面
に対応している共通のカソードを有する２つの縦形ダイ
オードと、共通のコレクタ及び共通のベースを有し、こ
のコレクタが基板の底面に対応している縦形トランジス
タとを含んでいる。第２の部分は、逆方向に並列に接続
された縦形サイリスタの一対と、これらサイリスタの導
通を制御するために、逆方向に並列に接続された縦形ア
バランシェダイオードの一対とを含んでいる各々の２つ
のセットを含んでいる。

【００１３】本発明の一つの実施形態によれば、第１の
部分は、底面が第１のメタライゼーションで覆われた高
くドープされた層を含んでいる低くドープされたＮ型の
半導体基板と、基板の上面の側において、第１及び第２
の高くドープされたＰ型のウェルと、第１及び第２のＮ
型の領域及びＰ型の領域から形成されている第３の低く
ドープされたＰ型のウェルとを含んでいる。第２のメタ
ライゼーションは、第１のＮ型の領域に第１のウェルを
接続している。第３のメタライゼーションは、第２のＮ
型の領域に第２のウェルを接続している。第４のメタラ
イゼーションは、Ｐ型の領域と一体となる。

【００１４】本発明の一つの実施形態によれば、ウェル
は、Ｎ型のリングで囲まれている。

【００１５】本発明の一つの実施形態によれば、第２の
部分は、抵抗の端子に接続するべく設計された第１及び
第２の上面のメタライゼーションと、第１及び第３のメ
タライゼーションの間に接続されている第１及び第２の
前後が並列なサイリスタと、第１及び第２のサイリスタ
のゲートに対応している第２のメタライゼーションと、
第２及び第３のメタライゼーションの間に第１の極性を
有している第１のアバランシェダイオードと、第１及び
第２のメタライゼーションの一方と第３のメタライゼー
ションとの間に逆の極性を有する第２のアバランシェダ
イオードと、第１及び第２のダイオードの１つの状態
が、サイリスタの１つの状態となるように配置されてい
る第１及び第２のダイオードとを含んでいる。

【００１６】本発明の一つの実施形態によれば、第２の
部分は、第１の導電型の基板と、基板の上面に形成され
た第２の導電型の第１の領域と、基板のより低い面に形
成された第２の導電型の第２の領域と、第１の領域の表
面の実質上半分に形成された第１の導電型の第３の領域
と、第２の領域の表面の実質上半分に形成され、かつ第
３の領域を実質上補足している第１の導電型の第４の領
域と、第４の領域の部分を越えて第１の領域の部分に形
成された第１の導電型の第５の領域と、第１の領域と基
板との間のインタフェースに形成された第１の導電型の
第６の高くドープされた領域と、第４の領域の少なくと
も１つの部分に対向している第２の領域と基板との間の
インタフェースに形成された第１の導電型の第７の高く
ドープされた領域と、第３の領域及び第１の領域の実質
上全てを覆っている第１のメタライゼーションと、第３
及び第５の領域の近くの第１の領域の部分を覆っている
第２のメタライゼーションと、第２及び第４の領域を覆
っている第３のメタライゼーションとを含んでいる。

【００１７】本発明の前述した及び他の目的、特徴、態
様並びに効果は、添付図面に関連した本発明の以下の発
明の実施の形態から明らかとなるであろう。

【００１８】

【発明の実施の形態】図２に表しているように、図１の
装置ＩＩＩの機能を成すため、本発明の一つの実施形態
は、２つのダイオードＤ１及びＤ２並びに２つのトラン
ジスタＴ１及びＴ２を含む装置をＳＬＩＣに対する近接
保護装置として用いている。ダイオードＤ１及びＤ２
は、これらのアノードがそれぞれＳＬＩＣの入力端子Ｃ
及びＣ’に接続されており、これらのカソードがグラン
ドＧに共に接続されている。ＮＰＮ型トランジスタのエ
ミッタはそれぞれ、端子Ｃ及びＣ’に接続されている。
トランジスタのコレクタは、両方ともグランドＧに接続
されている。トランジスタのベースは、両方とも電圧Ｖ
_BAT に接続されている。図２の回路は、参照のためにこ
こに記載されているフランス特許出願９５／０５８７８
にも記述されている。

【００１９】この構造は、トランジスタのエミッタの電
圧が負の電圧Ｖ_BAT よりも低くなり、過負荷電流が電圧
Ｖ_BAT からでなくグランドから流れ込んでいるときに、
トランジスタの各々がトリガするという点で特に効果が
ある。従って、電圧源Ｖ_BATへの電流サージは、過負荷
の度合をトランジスタの利得で割ったものに対応してい
る。これは、ＳＬＩＣから得られる電圧Ｖ_BAT がキャパ
シタ間で発生する電圧であり、かつ現在の基準がＶ_BAT
からの最小電流サージに依存するので、効果的である。

【００２０】従って、本発明のこの実施形態は、図２に
説明されている回路の選択に基づいており、次の通りの
効果を維持すると共にこの回路をモノリシック部品の形
で実現する。 ・ダイオードＤ１及びＤ２が高速で低ピークオン電圧で
あること。 ・トランジスタＴ１及びＴ２が高速スイッチオンである
こと。 ・トランジスタＴ１及びＴ２が電圧源Ｖ_BAT から取り出
された電流を制限するために高い利得（５０−１５０）
であること。 ・トランジスタＴ１及びＴ２が逆基準電圧に耐えるよう
に適応した高エミッタ−ベース降伏電圧（およそ１００
Ｖ）を有していること。 ・トランジスタＴ１及びＴ２が、過電圧によって加熱及
び破壊されることから部品を防ぐように適応した導通状
態において低い抵抗を有していること。

【００２１】図３及び図４に表されているように、本発
明の一つの実施形態は、装置Ｉ及びＩＩの機能を成すた
め、参照のためにここに記載されている１９９４年５月
９日のフランス特許出願９４／０５９２５に記述されて
いるような単一の保護装置１０を用いている。２つのシ
ョックレーダイオード１１及び１２によって、図３の例
として表されている装置１０は、図１に説明されている
リレー２がオフしたときアクティブになる過電圧保護
と、リレー２がオンしたときアクティブになる過電流保
護と両方とも保証する。装置１０は、図１のブロックＩ
と同様にリレーの上流側に置かれており、かつラインＴ
に直列に接続された検出抵抗Ｒｄの両側に配置された端
子ＡとＢとの間、及びラインＲに直列に接続された検出
抵抗Ｒ’ｄの両側に配置された端子Ａ’とＢ’との間に
接続されている。起こりうる過負荷は、例えばグランド
に接続されている端子Ｇに向かって抽出される。過電流
の検出によって、端子ＡとＧとの間及び端子Ａ’とＧと
の間に配置されたスイッチ１３及び１４はそれぞれ、ス
イッチをオンされる。加えて、保護装置１１又は１２の
導通はまた、対応するスイッチ１３又は１４を直ちにス
イッチをオンにさせる。過電流保護装置の提供の効果
は、スイッチ２がオンされたとき、過電流がスイッチ２
に発生するのを防ぐことにあることに注意すべきであ
る。

【００２２】図４は、保護装置１０の半分の等価回路を
表している回路である。図４は、端子Ａ、Ｂ及びＧの間
に備えられている素子のみ表している。これら素子は、
端子Ａ’、Ｂ’及びＧの間のものと全く同じである。端
子Ａ及びＢの間で、カソードゲートサイリスタであるサ
イリスタＴｈ１及びアノードゲートサイリスタであるサ
イリスタＴｈ２はそれぞれ、逆方向に並列に接続されて
いる。ゲートは、共に端子Ｂに接続されている。従っ
て、電流が抵抗Ｒｄを介して流れたとき、電位差が、ゲ
ートと端子Ａに結合した対応する主電極との間で発生
し、電流の方向に依存してサイリスタＴｈ１又はＴｈ２
の導通を引き起こす。適切な極性を有するサイリスタ
は、そのゲートにおける電位が、対応する主電極とおよ
そ０．７Ｖ異なるときに、導通することになる。従っ
て、抵抗Ｒｄは、Ｒｄ×Ｉが約０．７Ｖのときに、保護
装置がトリガするように電流Ｉの値の関数として選択さ
れるであろう。従って、１００〜２００ｍＡの範囲の電
流Ｉに対して、抵抗Ｒｄは６Ω〜３Ωの範囲の値を有す
る。

【００２３】アバランシェダイオードｚ１はグランドと
端子Ｂとの間に、及びアバランシェダイオードｚ２はグ
ランドと端子Ａとの間に配置されている。実際の実施形
態において、以下に開示されているように、アバランシ
ェダイオードｚ１及びｚ２は、逆の極性を有するダイオ
ードｄ１及びｄ２に直列にそれぞれ接続されている。従
って、例えば正の過電圧が端子Ａ及びＢにおいて発生し
たときは、アバランシェダイオードｚ２が導通し、負の
過電圧が端子Ａ及びＢにおいて発生したときは、アバラ
ンシェダイオードｚ１が導通する。アバランシェダイオ
ードｚ１がトリガするとサイリスタＴｈ１が導通し、ア
バランシェダイオードｚ２がトリガするとサイリスタＴ
ｈ２が導通するように、アバランシェダイオードはサイ
リスタＴｈ１及びＴｈ２に関連して設計されている。従
って、過負荷がサイリスタＴｈ１及びＴｈ２によって管
理されているため、アバランシェダイオードｚ１及びｚ
２は高い電流が通らない。従って、アバランシェダイオ
ードｚ１及びｚ２は、小さいサイズのダイオードにする
ことができる。

【００２４】本発明の一つの実施形態は、端子Ａ、
Ａ’、Ｂ、Ｂ’、Ｃ、Ｃ’、Ｇ及びＶ_{BA T} に対応してい
るメタライゼーション並びに図２及び３−４に説明され
ているモノリシックに集積している複数の素子的部品を
有する一つの部品を提供する。

【００２５】図５は、本発明による部品の半分の概略的
な断面図である。例の通り概略的に半導体部品を表して
いるので、種々の半導体の層及び領域の厚さ及びサイズ
は、実尺で描かれていない。図５は、図２、３及び４に
説明されている回路と比較して、種々の素子的部品のお
よその位置を表している。

【００２６】本発明の一つの実施形態による部品は、以
下でＮ型と仮定している第１の導電型を有する基板から
形成されている。単一のメタライゼーションＧは、底面
を覆っている。部品は、Ｐ型の絶縁障壁２１によって２
つの部分２３及び２４に分けられており、絶縁障壁２２
によって囲まれるのが好ましい。部分２４は、図２に対
応している中間部分であるのが好ましい。

【００２７】図５の部分２３を、最初に説明していく。

【００２８】基板の上面はＰ型のウェルＰ１で形成さ
れ、基板の下面はＰ型の層Ｐ２で形成されている。Ｎ型
の領域Ｎ１は、ウェルＰ１の表面の実質上半分に形成さ
れ、Ｎ型の領域Ｎ２は、最初の半分を実質上補足するよ
うに、層Ｐ２の表面の実質上半分に形成されている。加
えて、全く別なＮ型の領域Ｎ３は、領域Ｐ１内に、反対
の表面に形成されている領域Ｎ２の部分に対向して形成
されている。高くドープされたＮ型の領域Ｎ４は、領域
Ｐ１と、領域Ｎ１−Ｐ１−Ｎ−Ｐ２に対応しているサイ
リスタＴｈ１の実質上ゲート接触領域の下の基板Ｎとの
間のインタフェースに形成されている。高くドープされ
たＮ型の領域Ｎ５は、領域Ｎ２の部分の上において領域
Ｐ２と基板Ｎとの間のインタフェースに形成されてい
る。メタライゼーションＭ１は、領域Ｎ１及びＰ１の上
面の領域の実質上全てを覆っている。メタライゼーショ
ンＭ３は、領域Ｎ１の近くで、かつ前述された領域Ｎ４
の上において領域Ｐ１の小さい部分を覆っている。メタ
ライゼーションＭ４は、領域Ｎ３を覆っている。メタラ
イゼーションＭ１は端子Ａに、メタライゼーションＭ３
及びＭ４は端子Ｂに接続されている。

【００２９】半導体領域を覆っている前述の領域以外の
領域において、メタライゼーションは、参照されていな
い薄い絶縁層（従来薄いシリコン酸化層）上に置かれ
る。好ましくは、ストップチャネルとして働いている高
くドープされたＮ型のリングが、基板内でウェルＰ１の
外側周辺に配置されている。

【００３０】本発明による部品の部分２３は、次の通り
の素子的部品と一体になる。 ・アノードがメタライゼーションＧに対応し、カソード
がメタライゼーションＭ１に対応し、ゲートがメタライ
ゼーションＭ３に対応している層Ｐ２−Ｎ−Ｐ１−Ｎ１
から形成された縦形サイリスタＴｈ１ ・アノードがメタライゼーションＭ１に対応し、カソー
ドがメタライゼーションＧに対応している層Ｐ１−Ｎ−
Ｐ２−Ｎ２から形成された縦形サイリスタＴｈ２であっ
て、逆方向に並列にサイリスタＴｈ１に接続されている
サイリスタＴｈ２。（サイリスタＴｈ２は、更にアノー
ドゲートを形成している領域Ｎ３を含んでいる。） ・アノードがメタライゼーションＭ３に対応し、カソー
ドがメタライゼーションＧに対応している接合Ｐ１−Ｎ
４に対応しているアバランシェダイオードｚ１。（この
アバランシェダイオードｚ１は、接合Ｎ−Ｐ２に対応し
ているダイオードｄ１と直列にある。） ・アノードがメタライゼーションＧに対応し、カソード
がメタライゼーションＭ１に対応している接合Ｐ２−Ｎ
５に対応しているアバランシェダイオードｚ２。（この
アバランシェダイオードｚ２は、接合Ｐ１−Ｎに対応し
ているダイオードｄ２と直列にある。）

【００３１】図５の部分２３は、図４に説明されている
等価ダイアグラムに対応している。端子Ａ’、Ｂ’及び
Ｇに接続されている素子的部品Ｔｈ’１、Ｔｈ’２、
ｚ’１、ｚ’２及びｄ’２は、同じ方法で得られ、例え
ば前述された素子と離隔せずに絶縁障壁によって基板の
対称的な表面を占有する。

【００３２】この装置は、次の通り動作する。

【００３３】リレースイッチ２がオフされ、グランドに
対して負の過電圧が端子ＡとＢとの間で発生したとき、
アバランシェダイオードｚ１はアバランシェし、かつキ
ャリアを接合Ｐ１−Ｎの近くで発生する。結果として、
サイリスタＴｈ１は導通し、過電圧はこのサイリスタＴ
ｈ１を介してグランドへ抽出される。

【００３４】リレースイッチ２がオフされ、グランドに
対して正の過電圧が端子ＡとＢとの間で発生したとき、
アバランシェダイオードｚ２はアバランシェする。この
アバランシェは、サイリスタＴｈ２の接合Ｎ−Ｐ２の近
くでキャリアを生成し、このサイリスタは導通する。

【００３５】リレースイッチ２がオンされ、負の過電流
がライン上に発生したとき、正の電圧が端子Ｂと端子Ａ
との間で発生する。この電圧がおよそ０．７Ｖに達した
とき、ゲート電流は接合Ｐ１−Ｎ１に流れ、当然にカソ
ードゲートサイリスタＴｈ１がトリガされる。

【００３６】リレースイッチ２がオンされ、正の過電流
がライン上に発生したとき、正の電流が端子Ａから端子
Ｂへ流れ、正の電圧が端子ＡとＢとの間で発生する。従
って、接合Ｐ１−Ｎ３は順方向へバイアスされ、ダイオ
ードＰ１−Ｎ３の順方向導通スレッショルド電圧（およ
そ０．７Ｖ）に達すると直ちに、電流が接合Ｐ１−Ｎ３
に流れ、接合Ｐ１−Ｎ３の近くにキャリアを発生し、か
つこれによってサイリスタＴｈ２（Ｐ１−Ｎ−Ｐ２−Ｎ
２）をトリガする。

【００３７】本発明の一つの実施形態による部品の一般
的な動作は、上記に開示されている。この部品は、種々
の感応及びその機能を適切に達成するための対称特性に
更に適応しなければならない。

【００３８】アバランシェダイオードｚ１又はｚ２を介
してサイリスタＴｈ１又はＴｈ２をトリガすることは、
いくつかの特別な問題を起こさない。例えば２５０Ｖで
設計されたアバランシェ電圧を得るためには、領域Ｎ４
及びＮ５のドーピングレベルの選択で十分である。加え
て、リレースイッチがオフしたときの過負荷の場合に、
過負荷の終端において、電圧はラインに現れず、過負荷
の間に導通しているサイリスタＴｈ１又はＴｈ２は自然
にトリガオフされる。

【００３９】装置が３つの制約を守らなければならない
ため、過電流によってトリガする場合に、この問題はよ
り複雑になる。

【００４０】第１の制約は、所定の電流、例えばおよそ
２００ｍＡの電流が抵抗Ｒに流れたとき、サイリスタは
トリガされなければならないことである。この結果得ら
れることは、サイリスタを導通するゲート電流は、例え
ばおよそ２０ｍＡの抵抗Ｒｄの電流に対して低くするべ
きである。結果として、サイリスタＴｈ１及びＴｈ２
は、比較的感度を有しなければならない。

【００４１】第２の制約は、装置はできる限り対称にす
べきであることである。すなわち、装置は、およそ同じ
正及び負の過電流スレッショルドでトリガしなければな
らない。

【００４２】第３の制約は、装置が電話線を保護するよ
うに設計されている場合に特に発生する。そのような場
合には、リレースイッチがオンしたとき、端子Ｇに対し
ておよそ−４８Ｖの電圧がリング端子（Ｒ）上に常に存
在している。アノードが端子Ｇに対応し、カソードがリ
ング端子に対応しているサイリスタ（Ｔｈ１又はＴｈ’
１）は、４８Ｖの電圧がこれら端子の間に存在すると
き、再びオフできなければならない。抵抗Ｒｄがサイリ
スタと直列に接続され、かつサイリスタの保持電流の制
約が実際には穏やかであるので、これはサイリスタＴｈ
１又はＴｈ’１に対していかなるクリティカルな問題も
引き起こさない。図５に参照しているものとは対照的
に、疑似サイリスタＰ２−Ｎ−Ｐ１−Ｎ３はまた、端子
Ｇに対応しているダイオードのアノード及び端子Ｂに対
応しているダイオードのカソードが、提供されている。
端子Ｂは、直接−４８Ｖ電圧に接続されている。従っ
て、疑似サイリスタＰ２−Ｎ−Ｐ１−Ｎ３は、過負荷の
一端において、導通性を残さないために、高い保持電流
を有すべきである。

【００４３】フランス特許出願９４／０５９２５に記述
されているように、種々の層の表面と、ゲート領域の配
置と、領域Ｎ１及びＮ２を介して形成されているエミッ
タ短絡回路の正孔の密度とを適切に選択することによっ
て、これら３つの制約に適応することができる。これら
の制約に適応するために用いられる手段が、本部品の部
分２４に達成に完全一致していることに注意すべきであ
る。

【００４４】図５の部分２４を、次に説明していく。

【００４５】部分２４において、基板Ｎの底面は、高く
ドープされたＮ型の層Ｎ６を含んでいる。上面は、比較
的高くドープされたＰ型のウェルＰ３及びより低くドー
プされたＰ型の半ウェルＰ４を含んでいる。高くドープ
されたＮ型の領域Ｎ７及び高くドープされたＰ型の半領
域Ｐ５は、ウェルＰ４内に形成されている。

【００４６】上面において、メタライゼーションＭ６
は、ウェルＰ３及び領域Ｎ７と接触し、メタライゼーシ
ョンＭ７は、領域Ｐ５と接触している。

【００４７】メタライゼーションＧはグランドへ、メタ
ライゼーションＭ６は端子Ｃへ、及びメタライゼーショ
ンＭ７は負の電圧ＶＢＡＴへ、それぞれ接続するべく設
計されている。メタライゼーションＭ６とＧとの間は、
アノードがウェルＰ３に対応し、カソードが基板に対応
しているダイオードＤ１と、エミッタが領域７に対応
し、ベースがウェルＰ４に対応し、コレクタが基板Ｎに
対応しているＮＰＮトランジスタＴ１とに接続されてい
る。メタライゼーションＭ７は、トランジスタＴ１及び
Ｔ２の共通のベースに対応している。部分２４は、ダイ
オードＤ２及びトランジスタＴ１を伴って共通のベース
を有するトランジスタＴ２を提供するために、図５の右
部分に位置する中心線に対して対称にされている。

【００４８】当業者によれば明らかであるように、種々
の修正は、前述で開示された好ましい実施形態にするこ
とができる。

【００４９】層の全ての導電型を逆にすることができる
けれども、感度と前述の保持電流との間で適切なやり取
りを保証するために、Ｎ型である基板内の説明した構造
を用いるのが好ましい。

【００５０】好ましくは、ストップチャネル機能を有す
る高くドープされたＮ型のリングは、基板内でウェルＰ
３及びＰ４の外側周辺に配置されている。また、ストッ
プチャネル機能を有する高くドープされたＰ型のリング
Ｐ６は、ウェルＰ５の内側周辺に配置されている。

【００５１】この部品において、接合Ｐ３−Ｎ及び対称
的構造から形成されたダイオードＤ１及びＤ２のピーク
オン電圧を最小にするために、その抵抗率ができるだけ
低くなるように、基板Ｎが選ばれる。これは、低くドー
プされたＰ^- ウェルＰ４の拡散（又は、注入／拡散）及
びそれによるＮＰＮトランジスタに対する高い利得を介
して実現が可能となる。

【００５２】ウェルＰ４のドーピングは、例えば１〜５
×１０¹⁵ａｔｏｍｓ／ｃｍ³ の範囲の表面濃度Ｃｓ及び
接合の深さがおよそ３０〜４０μＡの範囲で選択され
る。およそ８０〜１５０Ｖのエミッタ／ベース降伏電圧
（Ｂ_VBE ）は、高い利得（５０〜１５０）を維持すると
共に得られる。

【００５３】本発明の少なくとも一つの説明上の実施形
態についてこのように説明したが、種々の変更、修正及
び改良は、当業者によれば容易に行うことができる。こ
のような変更、修正及び改良は、本発明の技術思想及び
見地の範囲においてしようとするものである。従って、
前述したところは、例としてのみであり、制約しようと
するものではない。本発明は、請求の範囲及びその均等
物において限定するものにのみ制約される。

【図面の簡単な説明】

【図１】ＳＬＩＣの保護回路ダイアグラムを表してい
る。

【図２】ＳＬＩＣ用の回路を特別な近接保護装置の形に
表している。

【図３】図１のブロックＩ及びＩＩの機能を成すＳＬＩ
Ｃの近接保護装置のブロックダイアグラムを表してい
る。

【図４】図３の半分の回路の一つの実施形態を説明して
いる。

【図５】ＳＬＩＣの保護機能の全てを成す本発明によ
る、半分のモノリシック半導体部品の断面図である。

【符号の説明】

１ ＳＬＩＣ ２ ラインピックアップリレー １０ 保護装置 １１、１２ ショックレーダイオード １３、１４ スイッチ ２１、２２ 絶縁障壁 ２３、２４ 部分

Claims (5)

【特許請求の範囲】
1. 【請求項１】 底面が第１の一定のメタライゼーション
   （Ｇ）で覆われているＮ型の基板内に、Ｐ型の絶縁障壁
   で分けられた第１及び第２の部分を含んでいるＳＬＩＣ
   を保護するためのモノリシック部品であって、 該基板の底面に対応している共通のカソードを有する２
   つの縦形ダイオードと、共通のコレクタ及び共通のベー
   スを有し、該コレクタが基板の底面に対応している２つ
   の縦形トランジスタとを含んでいる該第１の部分（２
   ４）と、 逆方向に並列に接続された縦形サイリスタの一対と、該
   サイリスタの状態を制御するために逆方向に並列に接続
   された縦形ツェナーダイオードの一対とを含んでいる各
   々２つのセットを含んでいる該第２の部分（２３）とを
   含んでいることを特徴とする部品。
2. 【請求項２】 第１の部分は、 ・底面が第１のメタライゼーション（Ｇ）で覆われた高
   くドープされた層（Ｎ６）を含んでいる低くドープされ
   たＮ型半導体基板と、 ・基板の上面の側において、第１及び第２の高くドープ
   されたＰ型のウェル（Ｐ３）と、 ・第１及び第２のＮ型の領域（Ｎ７）及びＰ型の領域
   （Ｐ５）から形成されている第３の低くドープされたＰ
   型のウェル（Ｐ４）と、 ・該第１のＮ型の領域に該第１のウェルを接続している
   第２のメタライゼーション（Ｍ６）と、 ・該第２のＮ型の領域に該第２のウェルを接続している
   第３のメタライゼーションと、 ・該Ｐ型の領域（Ｐ５）を覆っている第４のメタライゼ
   ーション（Ｍ７）とを含んでいることを特徴とする請求
   項１に記載の部品。
3. 【請求項３】 各ウェルが、Ｎ型のリングで囲まれてい
   ることを特徴とする請求項２に記載の部品。
4. 【請求項４】 第２の部分は、 抵抗（Ｒｄ）の端子（Ａ、Ｂ）に接続するべく設計され
   た第１及び第２の上面のメタライゼーション（Ｍ１、Ｍ
   ３−Ｍ４）と、 前記第１及び第３のメタライゼーションの間に逆方向に
   並列に接続された第１及び第２のサイリスタ（Ｔｈ１、
   Ｔｈ２）と、該サイリスタのゲートに対応している前記
   第２のメタライゼーションと、 前記第２及び第３のメタライゼーションの間に第１の極
   性を有している第１のアバランシェダイオード（ｚ１）
   と、前記第１及び第２のメタライゼーションの一方と前
   記第３のメタライゼーションとの間に逆の極性を有する
   第２のアバランシェダイオード（ｚ２）と、前記第１及
   び第２のダイオードの１つの状態が、該サイリスタの１
   つの状態となるように配置されている該第１及び第２の
   ダイオードと、を含んでいることを特徴とする請求項１
   に記載の部品。
5. 【請求項５】 第１の導電型（Ｎ）の基板と、 該基板の上面に形成された第２の導電型（Ｐ１）の第１
   の領域と、 該基板のより低い面に形成された第２の導電型（Ｐ２）
   の第２の領域と、 該第１の領域（Ｐ１）の表面の実質上半分に形成された
   該第１の導電型（Ｎ１）の第３の領域と、 該第２の領域（Ｐ２）の表面の実質上半分に形成され、
   かつ該第３の領域（Ｎ１）を実質上補足している該第１
   の導電型（Ｎ２）の第４の領域と、 該第４の領域の部分を越えて該第１の領域（Ｐ１）の部
   分に形成された該第１の導電型（Ｎ３）の第５の領域
   と、 該第１の領域（Ｐ１）と該基板との間のインタフェース
   に形成された該第１の導電型（Ｎ４）の第６の高くドー
   プされた領域と、 該第４の領域（Ｎ２）の少なくとも１つの部分に対向し
   ている該第２の領域（Ｐ２）と該基板（Ｎ）との間のイ
   ンタフェースに形成された該第１の導電型（Ｎ５）の第
   ７の高くドープされた領域と、 該第３の領域（Ｎ１）及び該第１の領域（Ｐ１）の実質
   上全てを覆っている第１のメタライゼーション（Ｍ１）
   と、 該第３及び第５の領域（Ｎ３）の近くの該第１の領域
   （Ｐ１）の部分を覆っている第２のメタライゼーション
   （Ｍ３、Ｍ４）と、 該第２（Ｐ２）及び第４（Ｎ２）の領域を覆っている第
   ３のメタライゼーションとを含んでいることを特徴とす
   る請求項４に記載の部品。