JPH0927722A

JPH0927722A - ゲイン可変増幅装置

Info

Publication number: JPH0927722A
Application number: JP7200522A
Authority: JP
Inventors: Chikao Ikeda; 周穂池田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1995-07-12
Filing date: 1995-07-12
Publication date: 1997-01-28
Also published as: US5708376A

Abstract

(57)【要約】【目的】入力バイアス電圧を入力する時と、入力バイ
アス電圧に入力信号を重畳したものを入力する時とで、
ゲインを異なった値に切り換えるゲイン可変増幅装置に
おいて、コストを安くすると共に、出力へのノイズを低
減すること。【構成】ゲイン可変増幅装置全体のゲインは、スイッ
チ６，１０をオンすると０ｄＢとなり、スイッチ６，１
０をオフすると、コンデンサ４と１３との容量比で決ま
るゲインとなる。差動増幅器１４が分担するゲインは、
コンデンサ４と５との容量比で決まり、残りのゲインを
オペアンプ１１が受け持つように全体の負帰還が作用す
る。差動増幅器とオペアンプとの合計のゲインは、オペ
アンプ２個の場合より少ない。そのため、発振を防止す
るため位相余裕を確保するのに必要とされるコンデンサ
の容量が少なくて済み、製造コストが低減される。スイ
ッチ６の方を先にオフにすると、オフ時のノイズが実質
的には差動増幅器のみでしか増幅されないので、ノイズ
による出力レベルのシフトが少ない

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力バイアス電圧を入
力する時と、入力バイアス電圧に入力信号を重畳したも
のを入力する時とで、ゲインを異なった値に切り換える
ゲイン可変増幅装置に関するものである。

【０００２】

【従来の技術】増幅器で増幅しようとする入力信号に
は、しばしば直流分が含まれる。これをそのまま増幅す
ると、直流分で相当量のダイナミックレンジを占めてし
まうので、全体として大きなダイナミックレンジを必要
とする。特にオペアンプのような増幅率の大きい増幅器
の場合には、容易にダイナミックレンジを超えてしま
う。そこで、直流分は増幅せずに、信号分だけを増幅す
る方法の１つとして、２重相関サンプリングを利用した
方法が考えられている。これを実施するには、次に説明
するように、途中で増幅器のゲインを切り換える必要が
あるので、ゲイン可変増幅装置が用いられる。

【０００３】図３は、２重相関サンプリングを行うゲイ
ン可変増幅装置の１例を示す図である。図３において、
１は入力端子、Ｃ_iは入力側寄生容量、２はスイッチ、
３はバイアス電圧源、４，５はコンデンサ、６はスイッ
チ、７はオペアンプ、７−１は差動増幅段、７−２は出
力増幅段、１５は出力端子である。この例では、増幅器
としては、１つのオペアンプ７だけを用いている。

【０００４】一般に、オペアンプは２段の増幅段で構成
されている。オペアンプ７も、差動増幅段７−１と出力
増幅段７−２との２段の増幅段で構成されている。そし
て、２段目以降の増幅段に入るノイズは、全体にかけた
負帰還（ここではコンデンサ５やスイッチ６など）によ
り低減されるが、初段の増幅段にで発生するノイズは、
この負帰還によっては低減されない（これらのことは、
公知である）。従って、装置全体を低ノイズ化するため
に、初段増幅段である差動増幅段７−１の相互コンダク
タンスｇ_mが大とされている（ｇ_mを大にすると、ノイ
ズは低減される）。

【０００５】反転入力端子（−）には、アース（便宜上
アースとして描いてあるが、一般的には固定電位。他の
アースも同様）との間にコンデンサ４が接続され、出力
端子１５との間には負帰還回路を構成するコンデンサ５
およびスイッチ６が接続されている。スイッチ６で、ゲ
インが切り換えられる。スイッチ６がオンされると、負
帰還量は１００％であるから、周知のボルテージ・フォ
ロワ回路（バッファ回路）の接続構成となり、ゲインは
１倍（０ｄＢ）とされる。スイッチ６がオフされると、
ゲインはコンデンサ４，５の容量比で決まる値とされ
る。非反転入力端子（＋）は入力端子１に接続され、入
力信号が印加される端子とされるが、それには、スイッ
チ２を介してバイアス電圧源３が接続される。

【０００６】２重相関サンプリングは、次のようにして
行われる。最初にスイッチ２をオンし、暫くしてオフする。す
ると、入力側寄生容量Ｃ_iがバイアス電源３によって充
電され、ほぼそのバイアス電圧とされる。次に、スイッチ６をオンしてゲインを１倍とする
と、入力側寄生容量Ｃ_iの充電電圧が１倍に増幅されて
出力端子１５に現れる。その電圧が負帰還されてコンデ
ンサ４を充電するから、コンデンサ４の電圧も、ほぼバ
イアス電圧と等しくなる。

【０００７】次に、スイッチ６をオフしてゲインを
切り換えた状態で、入力端子１に入力信号を入力する
と、入力側寄生容量Ｃ_iの入力バイアス電圧に入力信号
が重畳されたものが、非反転入力端子（＋）に入力され
ることになる。反転入力端子（−）は既にバイアス電圧
とされているから、差動増幅段７−１には、それを差し
引いたもの（即ち、入力信号）が入力され、所定の倍率
で増幅される。従って、信号分だけが増幅される。

【０００８】ところで、コストダウンのため、一般にア
ナログスイッチをＭＯＳＦＥＴで構成した場合、オペア
ンプもＣＭＯＳＦＥＴで構成することが行われている
が、ＣＭＯＳＦＥＴでオペアンプを構成した場合、得ら
れるゲインは、差動増幅段で約４０ｄＢ（１００倍），
出力増幅段で約４０ｄＢで、合計約８０ｄＢ程度であ
る。従って、それ以上の高ゲインを必要とする場合は、
オペアンプを複数個縦続接続しなければならない。

【０００９】そのような高ゲインを必要とする場合とし
ては、例えば、イメージセンサで読みとった画像信号を
増幅する場合がある。アンプに負帰還をかけない場合の
ゲイン（オープンループの場合のゲイン＝開放利得）が
８０ｄＢのオペアンプを用いて画像信号を１００倍に増
幅しようとする場合、負帰還によってゲインを１００倍
（＝４０ｄＢ）にするから、その差であるところのルー
プ利得は、８０ｄＢから４０ｄＢを差し引いた４０ｄＢ
である。このループ利得は、増幅の精度に関係する。ル
ープ利得が４０ｄＢ（１００倍）である場合には、精度
は、１％のエラーを含む程度の精度であることが知られ
ている。増幅器の精度を良くするためには、ループ利得
が大であることが必要とされる

【００１０】イメージセンサで読みとった画像信号を、
８ビットのＡ／Ｄ変換器でディジタル値に変換するとい
う場合には、２５６段階の区別をすることが要求され
る。その要求を満たすためには、増幅時のエラーは１／
２５６以下にする必要がある。１／２５６は、０．４％
に相当するから、エラーは０．４％以下にすることが要
求される。そのためループ利得としては、エラー１％の
精度の時の４０ｄＢより大きい、約５０ｄＢ以上が必要
とされる。従って、増幅器自身に要求されるゲインは、
約９０ｄＢ（＝４０ｄＢ＋５０ｄＢ）以上となる。この
ようなゲインは、ＣＭＯＳＦＥＴのオペアンプ１個では
得られないから、２個縦続接続して得ることになる。

【００１１】図２は、増幅器自身のゲインとして高ゲイ
ンが要求された場合の従来のゲイン可変増幅装置を示す
図である。符号は図３のものに対応し、８，９はコンデ
ンサ、１０はスイッチ、１１はオペアンプ、１２は出力
端子、１３はコンデンサである。図２（イ）は、図３に
示したオペアンプを、そのまま縦続接続したものであ
る。個別のオペアンプでＮ倍するとすれば、合計でＮ×
Ｎ倍される。図２（ロ）は、負帰還用のコンデンサを個
別には設けず、全体として１個（コンデンサ１３）だけ
設けたものである。全体のゲインは、コンデンサ４と１
３の容量比で決まる。

【００１２】

【発明が解決しようとする課題】

（問題点）しかしながら、前記した図２のゲイン可変増
幅装置には、それぞれ次のような問題点があった。図２
（イ）のゲイン可変増幅装置の問題点は、全体に負帰還
がかけられていないので、後段の増幅段（オペアンプ１
１）で発生したノイズが抑圧されないという点である。
図２（ロ）のゲイン可変増幅装置の第１の問題点は、ル
ープ利得が過大となり、発振を防止するための位相余裕
を確保するために、大容量のコンデンサを必要とするた
め、コストが高くなるという点である。第２の問題点
は、ゲインを切り換える時のスイッチングノイズも縦続
して増幅されるため、出力レベルが大きくシフトされる
という点である。また、ＭＯＳＦＥＴを使用したいずれ
の装置についても言えることだが、低ノイズ化するため
に各オペアンプの初段増幅段である差動増幅段の相互コ
ンダクタンスｇ_mが大にされていると、出力増幅段のｇ
_mとの比が小さく、伝達関数のゼロ点が低周波数側に位
置し、位相余裕が少なくなり安定性が良くない（発振し
易い）という問題点がある。

【００１３】（問題点の説明）補足説明が必要と思われ
る問題点について、更に説明する。図２（ロ）のゲイン
可変増幅装置の第１の問題点について説明する。ＣＭＯ
ＳＦＥＴのオペアンプを２つ縦続接続するから、オペア
ンプのゲインは合計で約８０ｄＢ×２の約１６０ｄＢと
なる。増幅に４０ｄＢ使うとすると、ループ利得は約１
２０ｄＢ（＝１６０ｄＢ−４０ｄＢ）となる。しかし、
ループ利得が大となると位相余裕が確保しにくくなり、
発振防止のための位相補償用に、大容量のコンデンサを
必要とする。集積回路上で大容量のコンデンサを形成し
ようとすれば、広い面積を必要とするので、コストが高
くなる。なお、位相補償用のコンデンサを妥当なコスト
の範囲内に抑えようとすれば、許容されるループ利得は
せいぜい８０ｄＢ程度である。

【００１４】図２（ロ）のゲイン可変増幅装置の第２の
問題点であるが、最初のオペアンプ７に入力されたスイ
ッチングノイズをΔＳとし、各増幅段でＮ倍に増幅され
るとすると、出力端子１２にはΔＳ×Ｎ×Ｎとなって現
れ、これだけ出力レベルをシフトすることになる。な
お、オペアンプをＣＭＯＳＦＥＴで構成する場合、スイ
ッチもＣＭＯＳＦＥＴで構成されるが、そのようなスイ
ッチでのノイズとは、スイッチがオン・オフされる際
に、ゲートから寄生容量を通して注入されるインジェク
ションチャージに起因して生ずるノイズである。本発明
は、以上のような問題点を解決することを課題とするも
のである。

【００１５】

【課題を解決するための手段】前記課題を解決するた
め、本発明のゲイン可変増幅装置では、反転入力端子と
正側出力端子との間に負帰還用の第１コンデンサとゲイ
ン切り換え用の第１スイッチとを接続し、反転入力端子
と固定電位との間に第２コンデンサを接続し、非反転入
力端子に入力電圧を印加する差動増幅器と、反転入力端
子と出力端子との間にゲイン切り換え用の第２スイッチ
を接続し、反転入力端子と固定電位との間に第３コンデ
ンサを接続し、前記差動増幅器の正側出力を非反転入力
端子に入力したオペアンプと、前記差動増幅器の反転入
力端子と前記オペアンプの出力端子との間に負帰還用の
第４コンデンサを接続することとした。

【００１６】前記第１スイッチと第２スイッチとは、ア
ナログスイッチで構成することが出来る。また、第１ス
イッチをオフし第２スイッチをオンした状態での総合ゲ
インが、第１スイッチと第２スイッチとをオフした状態
での総合ゲインの平方根にほぼ等しくすることも出来
る。前記第１スイッチおよび第２スイッチをオフする際
には、最初に第１スイッチの方をオフすることが望まし
い。

【００１７】また、第５コンデンサと第１ＭＯＳＦＥＴ
とを直列接続してオペアンプの第１位相補償回路を構成
するに際し、該第１ＭＯＳＦＥＴとして、オペアンプの
ヌリングレジスターとして用いられているところのＭＯ
ＳＦＥＴを兼用して構成し、該第１ＭＯＳＦＥＴへのゲ
ートをゲイン切り換え用スイッチ信号で制御することも
出来る。その場合に、第５コンデンサに並列に第２ＭＯ
ＳＦＥＴを接続し、第１ＭＯＳＦＥＴをオフする時に第
２ＭＯＳＦＥＴをオンすることとしてもよい。更に、第
５コンデンサと第１ＭＯＳＦＥＴとを直列接続した第１
位相補償回路に対し、第６コンデンサと第３ＭＯＳＦＥ
Ｔとを直列接続した第２位相補償回路を並列接続し、該
第３ＭＯＳＦＥＴを常時オンとしてもよい。また、第２
位相補償回路をコンデンサのみで構成してもよい。

【００１８】

【作用】本発明では、ゲイン可変増幅装置を差動増
幅器だけの前部増幅段とオペアンプの後部増幅段との縦
続接続で構成し、全体に負帰還をかけると共に、差動増
幅器にも負帰還をかける。そのため、全体の負帰還で全
体のゲインが設定され、差動増幅器の負帰還で差動増幅
器の前部増幅段のゲインが設定され、オペアンプは両者
の差のゲインを発生するよう動作する。

【００１９】オペアンプを２つ縦続接続するのでなく、
前部増幅段を差動増幅器としたので、差動増幅器とオペ
アンプとの合計ゲイン（開放利得の合計）から、増幅に
使用したゲイン（負帰還をかけているために合計の開放
利得より低くなっている）を差し引いたループ利得は、
必要以上に大となることはない。そのため、発振を防止
するための位相余裕を確保するためのコンデンサの容量
は、オペアンプを２つ用いた場合に比して少なくて済
む。従って、コンデンサを形成する面積は狭くてよく、
コストアップを防止することが可能となる。

【００２０】また、全体に負帰還がかけられているの
で、後段の増幅段で発生したノイズは抑圧される。更
に、ゲイン切り換えのためにスイッチをオフする時は、
後部増幅段のオペアンプのゲイン切り換えスイッチはオ
ンに保ったまま（ゲイン１倍）、差動増幅器の方のスイ
ッチを先にオフするので、オフ時のノイズは実質的に差
動増幅器でのみ増幅されるだけである。これは、前部，
後部増幅段で縦続して増幅される場合に比べて、大幅に
少ない。後部増幅段であるオペアンプのゲイン切り換え
スイッチは、その後でオフにするが、そのノイズはオペ
アンプでのみ増幅されるだけである。従って、スイッチ
ングノイズによる出力レベルのシフトは、小さく抑える
ことが可能となる。

【００２１】また、低ノイズ化するために差動増幅段の
相互コンダクタンスｇ_mが大にされても、発振し易いゲ
イン１倍の時に差動増幅段で１００％の負帰還が行われ
るため、これを通した開放ゲインがオペアンプ単体での
値と略等しくなり、位相余裕が確保でき安定性が良くな
り、発振しにくくなる。更に、オペアンプの位相補償回
路をゲイン切り換えと共に切り換えるので、ゲインを大
に切り換えた時でも、遮断周波数が低下することが防止
できる。

【００２２】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明にかかわるゲイン可変増幅
装置である。符号は図２のものに対応し、１４は差動増
幅器である。差動増幅器１４は、ＣＭＯＳＦＥＴで構成
する。従って、差動増幅器１４は、オペアンプ１１のよ
うなＣＭＯＳＦＥＴで構成したオペアンプの内の、差動
増幅段と同様のものである。従って、そのゲインは、Ｃ
ＭＯＳＦＥＴで構成したオペアンプの半分の約４０ｄＢ
である（図３およびそれに関連する説明部分参照）。

【００２３】本発明のゲイン可変増幅装置では、反転入
力端子と正側出力端子との間に負帰還用のコンデンサ５
とスイッチ６とを接続し、反転入力端子とアース（固定
電位）との間にコンデンサ４を接続し、非反転入力端子
に入力電圧を印加する差動増幅器１４と、反転入力端子
と出力端子との間にスイッチ１０を接続し、反転入力端
子とアースとの間にコンデンサ８を接続したオペアンプ
１１とを縦続接続し、差動増幅器１４の反転入力端子と
オペアンプ１１の出力端子１２との間に負帰還用のコン
デンサ１３を接続した構成とする。

【００２４】スイッチ６，１０が共にオンされている時
は、差動増幅器１４の増幅段のゲイン（Ｇ₁₄）もオペア
ンプ１１の増幅段のゲイン（Ｇ₁₁）も１倍であるから、
ゲイン可変増幅装置全体のゲイン（Ｇ_T）も、勿論１倍
である。スイッチ６，１０が共にオフされている時は、
ゲイン可変増幅装置全体のゲイン（Ｇ_T）は、コンデン
サ４とコンデンサ１３との容量比で決定され、差動増幅
器１４の増幅段でのゲイン（Ｇ₁₄）は、コンデンサ４と
コンデンサ５との容量比で決定される。そして、オペア
ンプ１１の増幅段のゲイン（Ｇ₁₁）は、全体の負帰還作
用により、全体のゲインから差動増幅器１４の増幅段の
ゲインを差し引いたゲインとなる（即ち、Ｇ₁₁＝Ｇ_T−
Ｇ₁₄）。

【００２５】次に、このゲイン可変増幅装置の動作を、
（１）バイアス電圧を取り込む場合と、（２）バイアス
電圧に入力信号を重畳したものを取り込む場合とに分け
て説明する。図７は、図１のゲイン可変増幅装置の動作
を説明するタイムチャートである。

【００２６】（１）バイアス電圧を取り込む場合の動作当初の状態ではスイッチ２がオンされ、入力側寄生容量
Ｃ_iはバイアス電源３により充電され、バイアス電圧に
ほぼ等しい電圧Ｖ_iになっているとする。そして、この
時の出力端子の電圧Ｖ₁₂は、Ｖ_Oであったとする。時間
ｔ₀でスイッチ２をオフしても、非反転入力端子（＋）
には、依然として入力側寄生容量Ｃ_iの充電電圧が印加
されているから、出力電圧Ｖ₁₂は変化しない。この状態
で時間ｔ₁にスイッチ６，１０をオンすると、差動増幅
器１４の増幅段およびオペアンプ１１の増幅段のゲイン
は１倍となるから、各増幅段の出力電圧は入力されて来
た電圧Ｖ_iと同じとなり、コンデンサ４，８は電圧Ｖ_i
に充電される。

【００２７】次に時間ｔ₂で、専用の負帰還コンデンサ
を有する増幅段の方のゲイン切り換えスイッチだけを、
オフする。即ち、スイッチ１０はオンにしたままスイッ
チ６をオフにすると、オペアンプ１１の増幅段のゲイン
は１倍であるから、ゲイン可変増幅装置全体のゲイン
は、コンデンサ４とコンデンサ５との容量比で決まる値
（即ち、差動増幅器１４の増幅段のゲインＧ₁₄）とな
る。スイッチ６をオフした時に発生したノイズは、この
時のゲインで増幅され出力端子１２に現れる。この増幅
されたノイズが、図７（ホ）のタイムチャートではΔＶ
₆として表されている。

【００２８】時間ｔ₃で、スイッチ１０をオフする。ス
イッチ１０をオフした時に発生したノイズは、オペアン
プ１１の増幅段で増幅されて出力端子１２に現れる。こ
の増幅されたノイズが、図７（ホ）のタイムチャートで
はΔＶ₁₀として表されている。従って、スイッチ１０が
オフされた段階で出力端子１２に現れている電圧は、図
７（ホ）中のＶ₀₁₂（＝Ｖ_i＋ΔＶ₆＋ΔＶ₁₀）とな
る。そのうち、ノイズが増幅された分は、ΔＶ₆＋ΔＶ
₁₀である。この分だけ増幅器のダイナミックレンジを使
ってしまっているから、ダイナミックレンジを狭めるこ
とになるが、本発明の装置によると、次に述べるよう
に、この狭める量が少ない。

【００２９】もし、スイッチ６よりも前にスイッチ１０
をオフしていれば、スイッチ６をオフした時のノイズ
は、スイッチ６，１０をオフした状態での装置全体のゲ
インＧ_Tで増幅されるから、ΔＶ₆より遙かに大きくな
ってしまう（ΔＶ₆が、更にＧ₁₁倍されたものにな
る）。従って、スイッチ６の方を先にオフすることによ
り、出力電圧に及ぼすノイズの影響を小さくすることが
出来る。

【００３０】出力端子１２に現れるノイズ出力の合計Ｖ
₀₁₂を最小とするためには、以下に述べるように、スイ
ッチ６，１０をオフした時に各増幅段が分担するゲイン
を、等しくすればいい（Ｇ₁₄＝Ｇ₁₁）。発生した段階で
のノイズをΔＳとすれば、ΔＶ₆＝ΔＳ×Ｇ₁₄×１，Δ
Ｖ₁₀＝ΔＳ×Ｇ₁₁であるから、Ｖ₀₁₂＝ΔＳ×Ｇ₁₄＋Δ
Ｓ×Ｇ₁₁＝ΔＳ（Ｇ₁₄＋Ｇ₁₁）となる。一方、Ｇ₁₄×Ｇ
₁₁＝Ｇ_T（一定）という条件がある。積が一定な２つの
数の和が最小となるのは、２つの数が等しい時であるか
ら、Ｇ₁₄＋Ｇ₁₁が最小となるのはＧ₁₄＝Ｇ₁₁の時と求め
られる。

【００３１】即ち、スイッチ６，１０をオフしている場
合に、前部増幅段と後部増幅段とのゲインが等しくなる
ように設定するのが好ましい。言い換えれば、スイッチ
６をオフしスイッチ１０をオンした状態での総合ゲイン
が、スイッチ６とスイッチ１０とをオフした状態での総
合ゲインの平方根に等しくなるように設定するのが好ま
しい。因みに、Ｇ₁₄＝１０，Ｇ₁₁＝１０，Ｇ_T＝１００
とした場合、ノイズの影響は１００倍ではなく、１０＋
１０の２０倍で済む。

【００３２】（２）バイアス電圧に入力信号を重畳した
ものを取り込む場合の動作時間ｔ₄で、バイアス電圧に重畳して入力信号ΔＶが入
力されると、入力側のコンデンサ４でバイアス電圧が相
殺されるから、入力信号ΔＶのみがゲイン可変増幅装置
全体のゲインＧ_Tで増幅される。出力端子１２には、Ｖ
₀₁₂にＧ_T×ΔＶが重畳された電圧が現れる。

【００３３】なお、図１に示したゲイン可変増幅装置
は、前段が差動増幅器１段のみで構成されているため、
２段で構成されている場合に比し開放利得が小さく、発
振しない位相余裕が得られ易い。従って、この差動増幅
器には位相補償をする必要がなく、オペアンプを２つ用
いた場合よりも位相補償用のコンデンサが少なくなり、
コストが安くなる。また、低ノイズ化のために初段増幅
段である差動増幅器の相互コンダクタンスｇ_mが大にさ
れても、最も発振し易いゲイン１倍（０ｄＢ）の時に、
差動増幅段で負帰還がされているため、安定性が確保さ
れる。

【００３４】図８に、本発明のゲイン可変増幅装置の具
体的回路例を示す。符号は図１のものに対応し、１６−
１，１６−２、１７−１，１７−２、１８−１，１８−
２は、それぞれ対になっているスイッチ信号線、２１は
信号用アース、２２は電源用アース、２３は位相補償回
路、２４はＭＯＳＦＥＴ、２５はコンデンサである。対
になっている各スイッチ信号線にはハイまたはローの信
号が与えられるが、一方にハイが与えられている時に
は、他方にはローの信号が与えられる。

【００３５】ＣＭＯＳＦＥＴで構成されたスイッチのオ
ン，オフ動作を、スイッチ２の場合を例にとって説明す
る。スイッチ信号線１６−１にハイ、スイッチ信号線１
６−２にローの信号が与えられた時にスイッチ２はオン
し、それとは逆の極性の信号が与えられた時にはオフす
る。

【００３６】位相補償回路２３は、ＭＯＳＦＥＴ２４と
コンデンサ２５とで構成されている。ＭＯＳＦＥＴ２４
は、そのゲートに電源電圧Ｖ_DDを印加し、抵抗体として
用いている。ＣＭＯＳＦＥＴを使用したオペアンプで
は、伝達関数のゼロ点をｓ平面上で左半平面に移動する
ため、位相補償容量と直列に抵抗体（ヌリングレジスタ
ー）を接続することが一般に行われるが、ＭＯＳＦＥＴ
２４はそれを兼ねるようにすることも出来る。

【００３７】図６は、ＭＯＳＦＥＴの等価的作用を説明
する図である。図６（イ）はｎチャンネルのＭＯＳＦＥ
Ｔ１９であり、等価的にはスイッチ１９Ｓと抵抗１９Ｒ
との直列接続体と見ることが出来る。ゲートにハイのゲ
ート電圧が印加された時には、図６（ロ）のようにスイ
ッチ１９Ｓがオンされ、ＭＯＳＦＥＴ１９は抵抗１９Ｒ
として振る舞う。また、ゲートにローのゲート電圧が印
加された時には、図６（ハ）のようにスイッチ１９Ｓは
オフされ、回路から切り離される。

【００３８】（位相補償回路の連動切り換え）ところ
で、ゲイン可変増幅装置の中のオペアンプ１１に施され
ている位相補償回路２３が、１種類の位相補償しかしな
いものであると、ゲインを大の方に切り換えた状態で
は、遮断周波数ｆ_Cが低下してしまう。つまり、所定の
ゲインで増幅できる周波数帯域が狭くなる。その原理
を、まず、図４によって説明する。

【００３９】図４は、オペアンプのゲイン特性曲線を示
す図である。横軸は対数目盛りでとった周波数，縦軸は
ゲイン（ｄＢ）である。負帰還をかけていない時のＣＭ
ＯＳＦＥＴのオペアンプのゲインを８０ｄＢとし、この
時のゲイン特性曲線を、Ａ→Ｂ→Ｃ→Ｄ→Ｅ→Ｆの曲線
とする。曲線の折れ曲がり点Ｃのところで極を有し、そ
の極の周波数はｆ_cとする。８０ｄＢという一定のゲイ
ンでの増幅は、周波数ｆ_cまでしか出来ない（遮断周波
数＝ｆ_c）。

【００４０】曲線Ａ→Ｂ→Ｈ→Ｊ→Ｋは、このオペアン
プに位相補償回路を設けた時の特性曲線である。このよ
うな曲線になる理由は、位相補償回路により極の周波数
が、元のｆ_Cよりも低い周波数ｆ_Bに移されるため、点
Ｃがあたかも点Ｂに移ったようになるからである。即
ち、特性曲線のうちの傾斜している部分は、位相補償を
施すと矢印ロのように移動し、その位相補償を解除する
と矢印イのように移動する。

【００４１】負帰還をかけると、周知のようにゲインは
低下する。位相補償回路を設けないオペアンプに、４０
ｄＢとなるような負帰還をかけた場合、ゲイン特性曲線
はＧ→Ｈ→Ｄ→Ｅ→Ｆとなり、０ｄＢとなるような負帰
還をかけた場合、Ｌ→Ｊ→Ｅ→Ｆとなる。位相補償回路
を設けたオペアンプに、４０ｄＢとなるような負帰還を
かけた場合、ゲイン特性曲線はＧ→Ｈ→Ｊ→Ｋとなり、
０ｄＢとなるような負帰還をかけた場合、Ｌ→Ｊ→Ｋと
なる。

【００４２】ゲイン可変増幅装置が、ゲインを４０ｄＢ
と０ｄＢの２つに切り換えるものである場合には、ゲイ
ンが４０ｄＢとなる負帰還回路と０ｄＢとなる負帰還回
路とを設けておき、それらを切り換えるが、次に述べる
ように、切り換えに伴い遮断周波数（言い換えれば増幅
器の周波数帯域）が大きく変化するという問題が生ず
る。

【００４３】因みに、位相補償回路を施さない状態でゲ
インを４０ｄＢにした時の特性曲線は、Ｇ→Ｈ→Ｄ→Ｅ
→Ｆとなり、遮断周波数は点Ｄに対応した周波数ｆ_Dで
あるが、同じ状態でゲインを０ｄＢにした時の特性曲線
は、Ｌ→Ｅ→Ｆとなり、遮断周波数は点Ｅに対応した周
波数ｆ_Eである。ｆ_E＞ｆ_Dであるが、横軸は対数目盛
りであるので、両者の相違は相当大きい。即ち、ゲイン
を大きい方に切り換えた場合、遮断周波数が大幅に低下
するという問題が生ずる。これは、位相補償回路を施し
た状態でゲインを切り換えた場合も同様である。ゲイン
４０ｄＢの時の遮断周波数はｆ_Hであり、０ｄＢの時の
遮断周波数はｆ_Jとなり、ｆ_J＞ｆ_Hである。

【００４４】図８に示したように、位相補償回路２３が
１種類の位相補償しかしないものである限り、ゲイン切
り換え時に遮断周波数が大きく変化するという問題は解
消しない。遮断周波数が大きく変化しても構わないとい
うのであれば、図８のゲイン可変増幅装置のままで良い
が、遮断周波数の変化を出来るだけ少なくしたいという
要求は、当然予想される。そのような要求に応えるた
め、本発明では、以下に述べるように、ゲイン切り換え
と同時に位相補償回路も切り換えるようにしたゲイン可
変増幅装置も提案する。まず、ゲイン切り換えと同時に
位相補償回路も切り換えると、遮断周波数の変化を少な
くすることが出来る原理を図４によって説明し、次に、
具体的な回路例を示す。

【００４５】図４によれば、ゲイン０ｄＢの時に矢印ロ
のような位相補償を施すと、遮断周波数は点Ｊに対応す
るｆ_Jとなり、ゲイン４０ｄＢに切り換えた時に矢印イ
のように位相補償を解除すると、遮断周波数は点Ｄに対
応するｆ_Dとなる。ｆ_Jとｆ_Dとは近い値である。従っ
て、遮断周波数は、位相補償を切り換えないままでゲイ
ンを切り換えた場合に比して、変化が少なくなる。

【００４６】ところで、位相補償回路を切り換えるとい
う場合、まず考えられるのは、複数個の位相補償回路を
用意しておき、それらをスイッチでオン，オフするもの
である。図５は、そのような位相補償回路を示す図であ
る。２３Ａは第１位相補償回路、２３Ｂは第２位相補償
回路、２３−１，２３−２はスイッチ、２３−３，２３
−４はＭＯＳＦＥＴ、２３−５，２３−６はコンデンサ
である。ＭＯＳＦＥＴは、ここでは抵抗体として用いて
いる。例えば、ゲインを４０ｄＢに切り換える時には、
スイッチ２３−１をオンして第１位相補償回路２３Ａを
使用し、０ｄＢに切り換える時にはスイッチ２３−２を
オンして第２位相補償回路２３Ｂを使用する。

【００４７】しかし、この位相補償回路では、専用のス
イッチ２３−１，２３−２を設ける必要があり、回路素
子の数が増える。そこで、以下に提案する本発明では、
ヌリングレジスターとしてのＭＯＳＦＥＴを、位相補償
回路の回路素子および切り換え素子として兼用するよう
にしている。

【００４８】図９は、ゲインと共に位相補償回路を切り
換えるオペアンプの第１の例を示す図である。符号は図
８のものに対応し、２６はコンデンサ、２７はＭＯＳＦ
ＥＴ、２８はコンデンサである。コンデンサ２８は、必
要に応じてオペアンプ１１に付け得る負帰還回路であ
る。これを付けた場合、スイッチ１０をオンにする時
（即ち、ゲインを０ｄＢにする時）は短絡され、スイッ
チ１０をオフにする時、負帰還作用を行う。

【００４９】この例の位相補償回路２３は、ＭＯＳＦＥ
Ｔ２７が並列に接続されたコンデンサ２５とＭＯＳＦＥ
Ｔ２４とで構成される第１の位相補償回路に対し、コン
デンサ２６で構成される第２の位相補償回路が並列接続
されて構成されている。第２の位相補償回路であるコン
デンサ２６は接続されたままにされ、第１の位相補償回
路だけが、ゲイン切り換えと共に接続されたり解除され
たりする。ＭＯＳＦＥＴ２４，２７のゲートには、ゲイ
ン切り換え用のスイッチ１０を制御するスイッチ信号が
入力され、ゲイン切り換えと同時に切り換えられる。

【００５０】ゲインを０ｄＢにする時この時には、スイッチ信号線１８−１にハイ，スイッチ
信号線１８−２にローのスイッチ信号を与え、スイッチ
１０をオンする。前記ハイのスイッチ信号はＭＯＳＦＥ
Ｔ２４のゲートにも与えられているから、ＭＯＳＦＥＴ
２４はオンとなり抵抗体として働く。また、ＭＯＳＦＥ
Ｔ２７のゲートには前記ローのスイッチ信号が与えられ
るから、オフとなる。従って、この時には、第１，第２
の位相補償回路が並列に接続された回路で、位相補償が
行われる。

【００５１】ゲインを４０ｄＢにする時この時には、スイッチ信号線１８−１にロー，スイッチ
信号線１８−２にハイのスイッチ信号を与え、スイッチ
１０をオフする。前記ローのスイッチ信号はＭＯＳＦＥ
Ｔ２４のゲートにも与えられているから、ＭＯＳＦＥＴ
２４はオフとなる。従って、この時には、第２の位相補
償回路のコンデンサ２６だけで、位相補償が行われる。
また、ＭＯＳＦＥＴ２７のゲートには前記ハイのスイッ
チ信号が与えられるから、オンとなりコンデンサ２５の
両端子は短絡される。

【００５２】ＭＯＳＦＥＴ２４をオフし、例えば、その
直後、出力端子１２の電位がマイナス側にシフトし、そ
れと同時に、コンデンサ２５のｎチャンネルＭＯＳＦＥ
Ｔ２４側の端子電圧が、ローのゲート電圧から更にＭＯ
ＳＦＥＴ２４のしきい値電圧よりも低くなると、完全に
オフ出来ず、コンデンサ２５と共に従来と同様の位相補
償を継続する。ということは、ゲインが高い方に切り換
えられたわけであるから、遮断周波数を低下するように
働いてしまう。それを防止するために、ＭＯＳＦＥＴ２
７が接続されている。この時、ＭＯＳＦＥＴ２７がオン
してコンデンサ２５を短絡するので、ＭＯＳＦＥＴ２４
は完全にオフとなり、上記の位相補償作用は阻止され、
遮断周波数の低下が防止される。なお、切り換え直後に
遮断周波数の低下があっても構わない場合は、ＭＯＳＦ
ＥＴ２７は省略することが出来る。

【００５３】図１０は、ゲインと共に位相補償回路を切
り換えるオペアンプの第２の例を示す図である。符号は
図９のものに対応し、２９はＭＯＳＦＥＴである。ＭＯ
ＳＦＥＴ２９のゲートには、電源電圧Ｖ_DDが印加され、
固定抵抗体として用いられている。図９と異なる第１の
点は、第２の位相補償回路を、コンデンサ２６に直列に
ＭＯＳＦＥＴ２９を接続して構成した点である。第２の
点は、ＭＯＳＦＥＴ２７を省略した点である。

【００５４】図１１は、ゲインと共に位相補償回路を切
り換えるオペアンプの第３の例を示す図である。符号は
図１０のものに対応している。図１０と相違する点は、
ＭＯＳＦＥＴ２９を固定抵抗体としてではなく、スイッ
チ１０をオンする時（スイッチ信号線１８−２のスイッ
チ信号がローの時）にはオフとなり、スイッチ１０をオ
フする時（スイッチ信号線１８−２のスイッチ信号がハ
イの時）には抵抗体となるというように、ゲイン切り換
えと共に使い分けるようにした点である。

【００５５】図１２は、ゲインと共に位相補償回路を切
り換えるオペアンプの第４の例を示す図である。符号は
図１１のものに対応している。３０，３１はＣＭＯＳＦ
ＥＴである。位相補償回路２３は、ゲイン切り換えと共
に、コンデンサ２５またはコンデンサ２６のいずれか一
方に切り換えられる。

【００５６】図１３は、ゲインと共に位相補償回路を切
り換えるオペアンプの第５の例を示す図である。符号は
図１２のものに対応している。ＣＭＯＳＦＥＴ３１を構
成する各ＭＯＳＦＥＴのゲートは、ｎチャンネル，ｐチ
ャンネル各々にオンのゲート電圧を与える電源電圧
Ｖ_DD，アース２２に接続され、常時オンとされているか
ら、コンデンサ２６はＣＭＯＳＦＥＴ３１を介して接続
されたままである。従って、位相補償回路２３は、ゲイ
ン切り換えと共に、コンデンサ２６だけにされたり、コ
ンデンサ２５，２６の並列回路とされたりする。

【００５７】図１４は、ゲインと共に位相補償回路を切
り換えるオペアンプの第６の例を示す図である。符号は
図１３のものに対応している。図１３と相違する点は、
コンデンサ２６が直接接続されている点である。

【００５８】

【発明の効果】以上述べた如く、本発明のゲイン可変増
幅装置によれば、次のような効果を奏する。位相余裕を確保するためのコンデンサの容量が少な
くて済む。オペアンプを２つ縦続接続するのでなく、差
動増幅器とオペアンプとを縦続接続したので、差動増幅
器とオペアンプとの合計ゲイン（開放利得の合計）か
ら、負帰還を施して得た実際の増幅ゲインを差し引いた
ところのループ利得が、過大となることはない。そのた
め、発振防止用の位相余裕を確保するためのコンデンサ
容量は、オペアンプを２つ用いた場合に比して少なくて
済む。従って、コンデンサを形成する面積は狭くてよ
く、コストアップを防止することが出来る。

【００５９】スイッチングノイズによる出力レベル
のシフトを、小さく抑えることが出来る。ゲイン切り換
えのためにスイッチをオフする時は、後部増幅段のオペ
アンプのゲイン切り換えスイッチはオンに保ったまま
（ゲイン１倍）、前部増幅段の方のスイッチを先にオフ
するので、オフ時のノイズは実質的に前部増幅段でのみ
増幅されるだけである。これは、前部，後部増幅段で縦
続して増幅される場合に比べて、大幅に減少する。後部
増幅段のゲイン切り換えスイッチは、その後でオフにす
るが、そのノイズは後部増幅段でのみ増幅されるだけで
ある。従って、スイッチングノイズによる出力レベルの
シフトは小さく、それだけダイナミックレンジを広くす
ることが出来る。

【００６０】全体に負帰還がかけられているので、
後段の増幅段で発生したノイズは抑圧される。低ノイズ化するために差動増幅段の相互コンダクタ
ンスｇ_mが大にされても、発振し易いゲイン１倍の時に
差動増幅段で負帰還が行われるため、位相余裕が確保で
き安定性が良くなり、発振しにくくなる。後部増幅段であるオペアンプの位相補償回路を、ゲ
イン切り換えと共に切り換えるので、ゲインを大に切り
換えた時でも、遮断周波数の変化が少ない。位相補償回路をコンデンサとオペアンプのヌリング
レジスターとの直列接続で構成し、ヌリングレジスター
をゲイン切り換えスイッチ信号で制御すると、位相補償
回路を切り換えるのに、専用スイッチを設ける必要がな
くなる。

【図面の簡単な説明】

【図１】本発明にかかわるゲイン可変増幅装置

【図２】高ゲインが要求された場合の従来のゲイン可
変増幅装置

【図３】２重相関サンプリングを行うゲイン可変増幅
装置の１例を示す図

【図４】オペアンプのゲイン特性曲線を示す図

【図５】切り換え可能な位相補償回路を示す図

【図６】ＭＯＳＦＥＴの等価的作用を説明する図

【図７】図１のゲイン可変増幅装置の動作を説明する
タイムチャート

【図８】本発明のゲイン可変増幅装置の具体的回路例

【図９】ゲインと共に位相補償回路を切り換えるオペ
アンプの第１の例

【図１０】ゲインと共に位相補償回路を切り換えるオペ
アンプの第２の例

【図１１】ゲインと共に位相補償回路を切り換えるオペ
アンプの第３の例

【図１２】ゲインと共に位相補償回路を切り換えるオペ
アンプの第４の例

【図１３】ゲインと共に位相補償回路を切り換えるオペ
アンプの第５の例

【図１４】ゲインと共に位相補償回路を切り換えるオペ
アンプの第６の例

【符号の説明】

１…入力端子、２…スイッチ、３…バイアス電圧源、
４，５…コンデンサ、６…スイッチ、７…オペアンプ、
７−１…差動増幅段、７−２…出力増幅段、８，９…コ
ンデンサ、１０…スイッチ、１１…オペアンプ、１２…
出力端子、１３…コンデンサ、１４…差動増幅器、１８
…出力端子、１９…ＭＯＳＦＥＴ、２１…信号用アー
ス、２２…電源用アース、２３…位相補償回路、２４…
ＭＯＳＦＥＴ、２５，２６…コンデンサ、２７…ＭＯＳ
ＦＥＴ、２８…コンデンサ、２９，３０，３１…ＣＭＯ
ＳＦＥＴ

Claims

【特許請求の範囲】

【請求項１】反転入力端子と正側出力端子との間に負
帰還用の第１コンデンサとゲイン切り換え用の第１スイ
ッチとを接続し、反転入力端子と固定電位との間に第２
コンデンサを接続し、非反転入力端子に入力電圧を印加
する差動増幅器と、反転入力端子と出力端子との間にゲ
イン切り換え用の第２スイッチを接続し、反転入力端子
と固定電位との間に第３コンデンサを接続し、前記差動
増幅器の正側出力を非反転入力端子に入力したオペアン
プと前記差動増幅器の反転入力端子と前記オペアンプの
出力端子との間に負帰還用の第４コンデンサを接続した
ことを特徴とするゲイン可変増幅装置。
【請求項２】第１スイッチと第２スイッチとを、ＭＯ
ＳＦＥＴアナログスイッチで構成したことを特徴とする
請求項１記載のゲイン可変増幅装置。
【請求項３】第１スイッチをオフし第２スイッチをオ
ンした状態での総合ゲインが、第１スイッチと第２スイ
ッチとをオフした状態での総合ゲインの平方根にほぼ等
しくしたことを特徴とする請求項１または２記載のゲイ
ン可変増幅装置。
【請求項４】第１スイッチおよび第２スイッチをオフ
する際、最初に第１スイッチの方をオフすることを特徴
とする請求項１または２または３記載のゲイン可変増幅
装置。
【請求項５】第５コンデンサと第１ＭＯＳＦＥＴとを
直列接続してオペアンプの第１位相補償回路を構成する
に際し、該第１ＭＯＳＦＥＴとして、オペアンプのヌリ
ングレジスターとして用いられているところのＭＯＳＦ
ＥＴを兼用して構成し、該第１ＭＯＳＦＥＴへのゲート
をゲイン切り換え用スイッチ信号で制御することを特徴
とする請求項１または２または３または４記載のゲイン
可変増幅装置。
【請求項６】第５コンデンサに並列に第２ＭＯＳＦＥ
Ｔを接続し、第１ＭＯＳＦＥＴをオフする時に第２ＭＯ
ＳＦＥＴをオンすることを特徴とする請求項５記載のゲ
イン可変増幅装置。
【請求項７】第５コンデンサと第１ＭＯＳＦＥＴとを
直列接続した第１位相補償回路に対し、第６コンデンサ
と第３ＭＯＳＦＥＴとを直列接続した第２位相補償回路
を並列接続し、該第３ＭＯＳＦＥＴを常時オンとしたこ
とを特徴とする請求項５記載のゲイン可変増幅装置。
【請求項８】第２位相補償回路をコンデンサのみで構
成したことを特徴とする請求項７記載のゲイン可変増幅
装置。